KR100502351B1 - 어드레스-디스플레이 혼합 구동 방법을 수행하는 플라즈마디스플레이 패널의 구동 장치 - Google Patents

어드레스-디스플레이 혼합 구동 방법을 수행하는 플라즈마디스플레이 패널의 구동 장치 Download PDF

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Abstract

본 발명에 따른 플라즈마 디스플레이 패널의 구동 장치의 Y 구동부는 스위칭 출력 회로, 리셋/유지 회로, 상부 주사 회로, 하부 주사 회로, 제1 스위칭 회로, 및 제2 스위칭 회로를 포함한다. 스위칭 출력 회로에서는, 위쪽 및 아래쪽 트랜지스터들이 배열되어, 각 위쪽 트랜지스터 및 각 아래쪽 트랜지스터의 공통 출력 라인이 각각의 Y 전극 라인에 대응되도록 연결된다. 리셋/유지 회로는 리셋 및 디스플레이-유지 단계에서 필요한 구동 신호들을 출력한다. 제1 스위칭 회로는 스위칭 출력 회로의 모든 위쪽 트랜지스터들의 공통 전원 라인을 리셋/유지 회로의 출력 단자와 연결하거나 차단한다. 제2 스위칭 회로는 스위칭 출력 회로의 모든 아래쪽 트랜지스터들의 공통 전원 라인을 리셋/유지 회로의 출력 단자와 연결하거나 차단한다.

Description

어드레스-디스플레이 혼합 구동 방법을 수행하는 플라즈마 디스플레이 패널의 구동 장치{Apparatus for driving a plasma display panel which performs driving method of address-display mixing}
본 발명은, 3-전극 플라즈마 디스플레이 패널의 구동 장치에 관한 것으로서, 보다 상세하게는, X 전극 라인들 및 Y 전극 라인들이 교대로 나란하게 배열되어 XY 전극 라인쌍들을 이루고 이 XY 전극 라인쌍들에 대하여 어드레스 전극 라인들이 교차되는 영역에서 디스플레이 셀들이 설정되는 3-전극 면방전 구조의 플라즈마 디스플레이 패널의 구동 장치에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, AG1, ..., AGm, A Bm), 유전층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(15)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 앞쪽에서 전면(全面) 도포된다. 아래쪽 유전층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm )과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은, 격벽(17)들 사이에서 형성된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 기본적으로 적용되는 구동 방법에서는, 리셋(reset), 어드레스(address), 및 디스플레이-유지(display-sustain) 단계들이 단위 서브필드에서 순차적으로 수행된다. 리셋 단계에서는 모든 디스플레이 셀들의 전하 상태들이 균일해진다. 어드레싱 단계에서는, 선택된 디스플레이 셀들에 소정의 벽전압이 생성된다. 디스플레이-유지 단계에서는, 모든 XY 전극 라인쌍들에 소정의 교류 전압이 인가됨으로써 어드레싱 단계에서 상기 벽전압이 형성된 디스플레이 셀들이 디스플레이-유지 방전을 일으킨다. 이 디스플레이-유지 단계에 있어서, 디스플레이-유지 방전을 일으키는 선택된 디스플레이 셀들의 방전 공간(14) 즉, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(도 1의 16)이 여기되어 빛이 발생된다.
도 3을 참조하면, 도 1의 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(66), 제어부(62), 어드레스 구동부(63), X 구동부(64) 및 Y 구동부(65)를 포함한다. 영상 처리부(66)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(62)는 영상 처리부(66)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, S X)을 발생시킨다. 어드레스 구동부(63)는, 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 디스플레이 데이터 신호를 발생시키고, 발생된 디스플레이 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(64)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(65)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
상기와 같은 플라즈마 디스플레이 패널(1)의 구동 장치에 의하여 수행되는 통상적인 구동 방법들에 있어서, 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 들 수 있다(미국 특허 제5,541,618호 참조). 이 어드레스-디스플레이 분리 구동 방법에서는, 단위 프레임(frame)에 포함된 각 서브-필드(sub-field)에서 어드레싱 주기와 디스플레이-유지(display-sustain) 주기의 시간 영역들이 서로 분리되어 있다. 따라서, 어드레싱 주기에서 각 XY 전극 라인쌍이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들이 모두 어드레싱될 때까지 기다려야 한다. 이와 같이 어드레싱이 수행된 후의 대기 시간의 존재로 인하여 각 디스플레이 셀의 벽전하 상태가 흐트러져, 어드레싱 주기의 종료 시점에서 시작되는 디스플레이-유지 주기에서 디스플레이-유지 방전의 정확도가 떨어지는 문제점이 있다.
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도 4를 참조하면, 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 수행하는 통상적인 구동 장치의 Y 구동부(도 3의 65)는 리셋/유지 회로(RSC), 주사 구동 회로(AC) 및 스위칭 출력 회로(SIC)를 포함한다. 리셋/유지 회로(RSC)는 리셋 주기 및 디스플레이-유지 주기에서 Y 전극 라인들(Y1, ...Yn)에 인가될 구동 신호들을 발생시킨다. 주사 구동 회로(AC)는 어드레싱 주기에서 Y 전극 라인들(Y1, ...Yn)에 인가될 구동 신호들을 발생시킨다. 스위칭 출력 회로(SIC)에서는, 위쪽 트랜지스터들(YU1, ..., YUn) 및 아래쪽 트랜지스터들(YL1, ..., YLn)이 배열되어, 각 위쪽 트랜지스터 및 각 아래쪽 트랜지스터의 공통 출력 라인이 각각의 Y 전극 라인(Y1, ..., Yn)에 대응되도록 연결되어 있다. 도 1 및 4를 참조하여, 도 4의 Y 구동부의 동작 과정을 살펴보면 다음과 같다.
리셋 주기 및 디스플레이-유지 주기에 있어서, 리셋/유지 회로(RSC)로부터의 구동 신호들(ORS)은 주사 구동 회로(AC)의 A점, 스위칭 출력 회로(SIC)의 아래쪽 트랜지스터들(YL1, ..., YLn)을 통하여 3-전극 플라즈마 디스플레이 패널(1)의 Y 전극 라인들에 인가된다. 이 경우, 주사 구동 회로(AC)의 모든 대전력 트랜지스터들(SSC1, SSC2, SSSP, SSCL)이 턴 오프(turn off)된다. 또한, 리셋/유지 회로(RSC)로부터의 구동 신호들(ORS)은 주사 구동 회로(AC)의 A점, 제3 대전력 트랜지스터(SSP) 및 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)을 통하여 3-전극 플라즈마 디스플레이 패널(1)의 Y 전극 라인들에 인가될 수 있다. 이 경우, 주사 구동 회로(AC)에서 대전력 트랜지스터(SSP)를 제외한 나머지 대전력 트랜지스터들(SSC1, SSC2, SSCL)이 턴 오프(turn off)된다.
어드레싱 주기에 있어서, 주사 구동 회로(AC)의 제3 대전력 트랜지스터(SSP)를 제외한 나머지 대전력 트랜지스터들(SSC1, SSC2, SSCL)이 턴 온(turn on)된다. 이에 따라, 주사용 바이어스 전압(VSCAN)이 제1 및 제2 대전력 트랜지스터들(SSC1, S SC2)을 통하여 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)에 인가된다. 또한, 접지 전압이 제4 대전력 트랜지스터(SSCL)를 통하여 스위칭 출력 회로(SIC)의 아래쪽 트랜지스터들(YL1, ..., YLn)에 인가된다. 여기서, 주사될 한 Y 전극 라인에 연결된 아래쪽 트랜지스터가 턴 온(turn on)되고 위쪽 트랜지스터가 턴 오프(turn off)된다. 또한, 주사되지 않을 나머지 모든 Y 전극 라인들에 연결된 아래쪽 트랜지스터들이 턴 오프(turn off)되고 위쪽 트랜지스터들이 턴 온(turn on)된다. 이에 따라, 주사될 한 Y 전극 라인에는 주사용 접지 전압이 인가되고, 주사되지 않을 나머지 모든 Y 전극 라인들에는 주사용 바이어스 전압(VSCAN)이 인가된다.
어드레싱 주기(PA)에 있어서, 주사될 한 Y 전극 라인에 주사용 접지 전압이 인가되는 시점, 어드레스 전극 라인들(AR1, ..., ABm)에 디스플레이 데이터 신호가 인가되는 시점, 어드레스 전극 라인들(AR1, ..., ABm)에 디스플레이 데이터 신호의 인가가 종료되는 시점, 및 주사될 한 Y 전극 라인에 주사용 접지 전압이 인가됨이 종료되는 시점에서의 전류 통로들을 살펴보면 다음과 같다.
첫째, 주사될 한 Y 전극 라인에 주사용 접지 전압(VG)이 인가되는 시점에서는, 주사될 한 Y 전극 라인에 연결된 디스플레이 셀들(전기적 캐페시터들)로부터 스위칭 출력 회로(SIC)의 한 아래쪽 트랜지스터 및 주사 구동 회로(AC)의 제4 대전력 트랜지스터(SSCL)를 통하여 접지 단자로 전류가 흐른다.
둘째, 어드레스 전극 라인들(AR1, ..., ABm)에 디스플레이 데이터 신호가 인가되는 시점에서는, 선택 전압이 인가된 어드레스 전극 라인들로부터 주사중인 한 Y 전극 라인으로 방전 전류가 흐를 뿐만 아니라, 주사되지 않은 나머지 모든 Y 전극 라인들, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, 주사 구동 회로(AC)의 제1 및 제2 대전력 트랜지스터들(SSC1, SSC2)를 통하여 주사용 바이어스 전압(V SCAN)의 단자로 전류가 흐른다.
셋째, 어드레스 전극 라인들(AR1, ..., ABm)에 디스플레이 데이터 신호의 인가가 종료되는 시점에서는, 주사용 바이어스 전압(VSCAN)의 단자로부터 주사 구동 회로(AC)의 제1 및 제2 대전력 트랜지스터들(SSC1, SSC2), 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, Y 전극 라인들을 통하여 어드레스 전극 라인들(AR1, ..., ABm)로 전류가 흐른다.
그리고 넷째, 주사될 한 Y 전극 라인에 주사용 접지 전압(VG)이 인가됨이 종료되는 시점에서는, 주사용 바이어스 전압(VSCAN)의 단자로부터 주사 구동 회로(AC)의 제1 및 제2 대전력 트랜지스터들(SSC1, SSC2), 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, Y 전극 라인들을 통하여 디스플레이 셀들(전기적 캐페시터들)로 전류가 흐른다.
따라서, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들의 공통 라인과 주사용 바이어스 전압(VSCAN)의 단자 사이에는 스위칭을 위한 대전력 트랜지스터가 연결되어야 함을 알 수 있다. 여기서, 한 대전력 트랜지스터(SSC1 또는 SSC2)만이 연결되는 경우 다음과 같은 문제점들이 발생하므로, 두 대전력 트랜지스터들(SSC1 및 SSC2)이 필요하다.
첫째, 제2 대전력 트랜지스터(SSC2)만이 연결되는 경우, 리셋 주기(PR) 및 디스플레이-유지 주기(PS)에서 리셋/유지 회로(RSC)로부터의 구동 신호들(ORS)이 제2 대전력 트랜지스터(SSC2)의 내부 다이오드를 통하여 주사용 바이어스 전압(VSCAN)의 단자에 인가되어, 전류가 흐른다. 이에 따라, 리셋 주기(PR) 및 디스플레이-유지 주기(PS)에서의 구동이 불안정해지고 소비 전력이 높아진다.
둘째, 제1 대전력 트랜지스터(SSC1)만이 연결되는 경우, 주사용 바이어스 전압(VSCAN)의 단자로부터의 예기치 않은 오버슈트(over-shoot) 펄스가 제1 대전력 트랜지스터(SSC1)의 내부 다이오드를 통하여 스위칭 출력 회로(SIC)의 모든 위쪽 트랜지스터들(YU1, ..., YUn)에 인가될 수 있다. 이에 따라 모든 주기에서의 구동이 불안정해질 수 있다.
한편, 제3 대전력 트랜지스터(SSP)가 연결되지 않아 위쪽 및 아래쪽 공통 라인들이 단순히 단절된 경우, 리셋 주기(PR) 및 디스플레이-유지 주기(PS)에서 리셋/유지 회로(RSC)로부터의 구동 신호들(ORS)이 스위칭 출력 회로(SIC)의 모든 아래쪽 트랜지스터들(YL1, ..., YLn)을 통하여 모든 Y 전극 라인들(Y1, ..., Yn)에 인가될 뿐만 아니라, 위쪽 트랜지스터들(YU1, ..., YUn)의 내부 다이오드들, 및 주사 구동 회로(AC)의 제2 대전력 트랜지스터(SSC2)를 통하여 제1 대전력 트랜지스터(SSC1 )에 인가된다. 이에 따라 제1 대전력 트랜지스터(SSC1)의 성능 및 수명이 짧아질 수 있다. 하지만, 제3 대전력 트랜지스터(SSP)가 있는 경우, 제3 대전력 트랜지스터(SSP)에서 소정의 전압이 강하되므로, 제1 대전력 트랜지스터(SSC1)에 인가되는 전압을 낮출 수 있다.
상기와 같은 Y 구동부를 가진 통상적인 구동 장치에 의하면, 스위칭 출력 회로(SIC)의 모든 아래쪽 트랜지스터들(YL1, ..., YLn)이 턴-오프(tyrn off)되더라도, 리셋/유지 회로(RSC)로부터의 구동 신호들(ORS)이 아래쪽 공통 라인 및 모든 아래쪽 트랜지스터들(YL1, ..., YLn)의 내부 다이오드들을 통하여 모든 Y 전극 라인들(Y1, ..., Yn)에 인가된다. 따라서, 상기와 같은 Y 구동부를 가진 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 장치에 의하면, 단위 프레임(frame)에 포함된 각 서브-필드(sub-field)에서 어드레싱 주기와 디스플레이-유지(display-sustain) 주기의 시간 영역들이 서로 분리되어야만 한다. 따라서, 어드레싱 주기에서 각 XY 전극 라인쌍이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들이 모두 어드레싱될 때까지 기다려야 한다. 이와 같이 어드레싱이 수행된 후의 대기 시간의 존재로 인하여 각 디스플레이 셀의 벽전하 상태가 흐트러져, 어드레싱 주기의 종료 시점에서 시작되는 디스플레이-유지 주기에서 디스플레이-유지 방전의 정확도가 떨어지는 문제점이 있다.
본 발명의 목적은, 디스플레이 셀들이 어드레싱된 후에 다른 XY 전극 라인쌍들이 모두 어드레싱될 때까지 기다리는 대기 시간을 줄임에 따라, 디스플레이-유지 방전의 정확도를 높일 수 있는 플라즈마 디스플레이 패널의 구동 장치를 제공하는 것이다.
상기 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 패널의 구동 장치는, 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호를 발생시키는 영상 처리부; 상기 영상 처리부로부터의 내부 영상 신호에 따라 구동 제어 신호들을 발생시키는 제어부; 상기 제어부로부터의 어드레스 신호를 처리하여 디스플레이 데이터 신호를 발생시키고, 발생된 디스플레이 데이터 신호를 어드레스 전극 라인들에 인가하는 어드레스 구동부; 상기 제어부로부터의 X 구동 제어 신호를 처리하여 X 전극 라인들에 인가하는 X 구동부; 및 상기 제어부로부터의 Y 구동 제어 신호를 처리하여 Y 전극 라인들에 인가하는 Y 구동부를 포함한다. 또한, 모든 디스플레이 셀들의 전하 상태들을 균일하게 하는 리셋 단계, 선택된 디스플레이 셀들에 소정의 벽전압을 생성하는 어드레싱 단계, 및 상기 벽전압이 형성된 디스플레이 셀들이 소정 시간에 디스플레이-유지 방전을 일으키게 하는 디스플레이-유지 단계를 수행한다. 여기서, 상기 Y 구동부가, 스위칭 출력 회로, 리셋/유지 회로, 상부 주사 회로, 하부 주사 회로, 제1 스위칭 회로, 및 제2 스위칭 회로를 포함한다.
상기 스위칭 출력 회로에서는, 위쪽 및 아래쪽 트랜지스터들이 배열되어, 각 위쪽 트랜지스터 및 각 아래쪽 트랜지스터의 공통 출력 라인이 상기 각각의 Y 전극 라인에 대응되도록 연결된다. 상기 리셋/유지 회로는 상기 리셋 및 디스플레이-유지 단계에서 필요한 구동 신호들을 출력한다. 상기 상부 주사 회로는, 상기 스위칭 출력 회로의 모든 위쪽 트랜지스터들의 공통 전원 라인에 연결되어, 상기 어드레싱 단계에서 주사되지 않는 Y 전극 라인들에 주사용 바이어스 전압을 인가한다. 상기 하부 주사 회로는 상기 스위칭 출력 회로의 모든 아래쪽 트랜지스터들의 공통 전원 라인에 연결되어, 상기 어드레싱 단계에서 주사되는 Y 전극 라인들에 주사 전압을 인가한다. 상기 제1 스위칭 회로는 상기 스위칭 출력 회로의 모든 위쪽 트랜지스터들의 공통 전원 라인을 상기 리셋/유지 회로의 출력 단자와 연결하거나 차단한다. 상기 제2 스위칭 회로는 상기 스위칭 출력 회로의 모든 아래쪽 트랜지스터들의 공통 전원 라인을 상기 리셋/유지 회로의 출력 단자와 연결하거나 차단한다.
본 발명의 상기 플라즈마 디스플레이 패널의 구동 장치에 의하면, 상기 Y 구동부에서 상기 제1 및 제2 스위칭 회로에 의하여 상기 공통 전원 라인들과 상기 리셋/유지 회로의 출력 단자가 연결되거나 차단된다. 이에 따라, 상기 리셋/유지 회로로부터의 구동 신호들이 상기 공통 전원 라인들 및 상기 스위칭 출력 회로의 모든 트랜지스터들의 내부 다이오드들을 통하여 상기 Y 전극 라인들 모두에 인가됨이 제어될 수 있다. 이에 따라, 적어도 한 XY 전극-라인쌍을 포함한 각각의 XY 전극-라인쌍 그룹에 디스플레이-유지 신호들이 선택적으로 인가될 수 있다. 예를 들어, 각각의 서브-필드에서, 어드레싱과 디스플레이-유지 방전이 교호하게 수행되되 어드레싱이 완료된 XY 전극-라인쌍 그룹들에만 디스플레이-유지 신호들이 인가될 수 있다. 따라서, 어느 한 XY 전극-라인쌍 그룹이 어드레싱된 후에 다른 XY 전극-라인쌍 그룹들이 모두 어드레싱될 때까지 기다리는 시간이 짧아지므로, 디스플레이-유지 방전의 정확도가 높아질 수 있다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다.
도 5는 도 3의 구동 장치의 Y 구동부(65)에 있어서 본 발명의 일 실시예의 주사 구동 회로(AC) 및 스위칭 출력 회로(SIC)를 보여준다.
도 3 및 5를 참조하면, 본 발명의 일 실시예의 플라즈마 디스플레이 패널(1)의 구동 장치는 영상 처리부(66), 제어부(62), 어드레스 구동부(63), X 구동부(64) 및 Y 구동부(65)를 포함한다. 영상 처리부(66)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(62)는 영상 처리부(66)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(63)는, 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 디스플레이 데이터 신호를 발생시키고, 발생된 디스플레이 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(64)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(65)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들(Y1, ..., Yn)에 인가한다.
상기와 같은 기본 구성을 가진 본 발명의 일 실시예의 플라즈마 디스플레이 패널(1)의 구동 장치는 단위 서브-필드마다 리셋, 어드레싱, 및 디스플레이-유지 단계들을 수행한다. 리셋 단계에서는 모든 디스플레이 셀들의 전하 상태들이 균일해진다. 어드레싱 단계에서는 선택된 디스플레이 셀들에 소정의 벽전압이 생성된다. 디스플레이-유지 단계에서는 상기 벽전압이 형성된 디스플레이 셀들이 소정 시간에 디스플레이-유지 방전을 일으킨다.
Y 구동부(65)는 스위칭 출력 회로(SIC), 리셋/유지 회로(RSC), 및 주사 구동 회로(AC)를 포함한다. 주사 구동 회로(AC)는 상부 주사 회로(DU, SSCH), 하부 주사 회로(SSCL), 제1 스위칭 회로(SSSU1, SSSU2), 및 제2 스위칭 회로(SSSL)를 포함한다.
스위칭 출력 회로(SIC)에서는, 위쪽 트랜지스터들(YU1, ..., YUn) 및 아래쪽 트랜지스터들(YL1, ..., YLn)이 배열되어, 각 위쪽 트랜지스터 및 각 아래쪽 트랜지스터의 공통 출력 라인이 각각의 Y 전극 라인(Y1, ..., Yn)에 대응되도록 연결되어 있다. 스위칭 출력 회로(SIC)의 모든 트랜지스터들(YU1, ..., YUn, YL1, ..., YLn)은 전계 효과 트랜지스터들(Field Effect Transistors)이다. 각각의 전계 효과 트랜지스터(YU1, ..., YUn, YL1, ..., YLn)에는 내부 다이오드가 형성된다. 이 내부 다이오드의 에노드는 전계 효과 트랜지스터의 소오스에 접속된다. 내부 다이오드의 캐소드는 전계 효과 트랜지스터의 드레인에 접속된다. 스위칭 출력 회로(SIC)의 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 소오스, 및 모든 아래쪽 트랜지스터들(YL1, ..., YLn)의 드레인이 각각의 Y 전극 라인(Y1, ..., Yn)에 대응되도록 연결된다.
리셋/유지 회로(RSC)는 리셋 및 디스플레이-유지 단계에서 필요한 구동 신호들(ORS)을 출력한다.
상부 주사 회로(DU, SSCH)와 하부 주사 회로(SSCL) 사이에는 캐페시터(C SP)가 연결된다. 캐페시터(CSP)의 충전에 의한 전압은 상부 주사 회로(DU, SSCH )의 전계 효과 트랜지스터(SSCH)를 통하여 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 인가된다.
상부 주사 회로(DU, SSCH)는, 스위칭 출력 회로(SIC)의 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 연결되어, 어드레싱 단계에서 주사되지 않는 Y 전극 라인들에 주사용 바이어스 전압(VSC_H)을 인가한다. 이 주사용 바이어스 전압(VSC_H)은 접지 전압보다 조금 더 높다. 상부 주사 회로(DU, SSCH )의 전계 효과 트랜지스터(SSCH)는, 스위칭 출력 회로(SIC)의 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인을 주사용 바이어스 전압(VSC_H)의 단자와 연결하거나 차단한다. 전계 효과 트랜지스터(SSCH)에는 내부 다이오드가 형성되어 있다. 이 내부 다이오드의 에노드는 전계 효과 트랜지스터(SSCH)의 소오스에 접속되고, 내부 다이오드의 캐소드는 전계 효과 트랜지스터(SSCH)의 드레인에 접속된다. 전계 효과 트랜지스터(SSCH)의 소오스는 스위칭 출력 회로(SIC)의 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 연결된다. 전계 효과 트랜지스터(SSCH)의 드레인과 주사용 바이어스 전압(VSC_H)의 단자 사이에는 일방향 전류 제어 소자로서의 다이오드(DU)가 연결된다. 이 다이오드(DU)의 캐소드, 캐페시터(CSP)의 일단, 및 전계 효과 트랜지스터(SSCH)의 드레인은 공통으로 연결된다.
하부 주사 회로(SSCL)는 스위칭 출력 회로(SIC)의 모든 아래쪽 트랜지스터들(YL1, ..., YLn)의 공통 전원 라인에 연결되어, 어드레싱 단계에서 주사되는 Y 전극 라인들에 부극성의 주사 전압(VSC)을 인가한다. 보다 상세하게는, 캐페시터(CSP)의 타단과 주사 전압(VSC)의 단자 사이에는 전계 효과 트랜지스터(S SCL)가 연결된다. 이 전계 효과 트랜지스터(SSCL)에는 내부 다이오드가 형성된다. 내부 다이오드의 에노드는 전계 효과 트랜지스터(SSCL)의 소오스에 접속되고, 내부 다이오드의 캐소드는 전계 효과 트랜지스터(SSCL)의 드레인에 접속된다. 전계 효과 트랜지스터(SSCL)의 소오스는 주사 전압(VSC)의 단자에 연결되고, 전계 효과 트랜지스터(SSCL)의 드레인은 캐페시터(CSP)의 타단에 연결된다.
제1 스위칭 회로(SSSU1, SSSU2)는 스위칭 출력 회로(SIC)의 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인을 리셋/유지 회로(RSC)의 출력 단자와 연결하거나 차단한다. 제1 스위칭 회로(SSSU1, SSSU2)는 스위칭 출력 회로(SIC)의 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인과 리셋/유지 회로(RSC)의 출력 단자 사이에 연결된 제1 및 제2 트랜지스터들(SSSU1, SSSU2)을 포함한다. 전계 효과 트랜지스터들인 제1 및 제2 트랜지스터들(SSSU1, SSSU2) 각각에는 내부 다이오드가 형성된다. 이 내부 다이오드들 각각의 에노드는 제1 및 제2 전계 효과 트랜지스터들(SSSU1, SSSU2) 각각의 소오스에 접속된다. 내부 다이오드들 각각의 캐소드는 제1 및 제2 전계 효과 트랜지스터들(SSSU1, SSSU2) 각각의 드레인에 접속된다. 제1 전계 효과 트랜지스터(SSSU1)의 드레인은 리셋/유지 회로(RSC)의 출력 단자에 연결된다. 제2 전계 효과 트랜지스터(SSSU2)의 드레인은 스위칭 출력 회로(SIC)의 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 연결된다. 제1 전계 효과 트랜지스터(SSSU1)의 소오스는 제2 전계 효과 트랜지스터(SSSU2)의 소오스에 연결된다. 한편, 제1 및 제2 전계 효과 트랜지스터들(SSSU1, SSSU2)이 턴 오프(turn off)되는 어드레싱 단계에 있어서, 제1 전계 효과 트랜지스터(SSSU1)의 내부 다이오드는 주사 전압(VSC)이 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 인가되지 않게 하고, 제2 전계 효과 트랜지스터(SSSU2)의 내부 다이오드는 주사용 바이어스 전압(VSC_H)이 모든 아래쪽 트랜지스터들(YL1, ..., YLn)의 공통 전원 라인에 인가되지 않게 한다. 따라서, 제1 스위칭 회로(SSSU1, SSSU2)는 두 개의 트랜지스터들(SSSU1, SSSU2)이 필요하다.
제2 스위칭 회로(SSSL)는 스위칭 출력 회로(SIC)의 모든 아래쪽 트랜지스터들(YL1, ..., YLn)의 공통 전원 라인을 리셋/유지 회로(RSC)의 출력 단자와 연결하거나 차단한다. 이에 따라, 리셋/유지 회로(RSC)로부터의 구동 신호들(ORS)이 스위칭 출력 회로(SIC)의 모든 아래쪽 트랜지스터들(YL1, ..., YLn)의 내부 다이오드들을 통하여 Y 전극 라인들(Y1, ..., Yn) 모두에 인가됨이 제어될 수 있다. 예를 들어, 제2 스위칭 회로(SSSL)가 차단되고, 리셋/유지 회로(RSC)로부터의 정극성 펄스들이 제1 스위칭 회로(SSSU1, SSSU2)를 통하여 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 인가되며, 위쪽 트랜지스터들(YU1, ..., YUn)이 선택적으로 턴 온(turn on)되는 경우, 적어도 한 XY 전극-라인쌍을 포함한 각각의 XY 전극-라인쌍 그룹에 디스플레이-유지 신호들이 선택적으로 인가될 수 있다. 이에 따라, 각각의 서브-필드에서, 어드레싱과 디스플레이-유지 방전이 교호하게 수행되되 어드레싱이 완료된 XY 전극-라인쌍 그룹들에만 디스플레이-유지 신호들이 인가될 수 있다. 따라서, 어느 한 XY 전극-라인쌍 그룹이 어드레싱된 후에 다른 XY 전극-라인쌍 그룹들이 모두 어드레싱될 때까지 기다리는 시간이 짧아지므로, 디스플레이-유지 방전의 정확도가 높아질 수 있다.
제2 스위칭 회로(SSSL)는 스위칭 출력 회로(SIC)의 모든 아래쪽 트랜지스터들(YL1, ..., YLn)의 공통 전원 라인과 리셋/유지 회로(RSC)의 출력 단자 사이에 연결된 전계 효과 트랜지스터(SSSL)를 포함한다. 이 전계 효과 트랜지스터(SSSL)에는 내부 다이오드가 형성되고, 이 내부 다이오드의 에노드는 전계 효과 트랜지스터(SSSL)의 소오스에 접속되며, 내부 다이오드의 캐소드는 전계 효과 트랜지스터(SSSL)의 드레인에 접속된다. 전계 효과 트랜지스터(SSSL)의 소오스는 스위칭 출력 회로(SIC)의 모든 아래쪽 트랜지스터들(YL1, ..., YLn)의 공통 전원 라인에 연결되고, 드레인은 리셋/유지 회로(RSC)의 출력 단자에 연결된다.
도 7은 도 5 및 6의 회로의 동작에 의하여 어느 한 서브-필드(SF4)에서 각 전극 라인들에 인가되는 구동 신호들의 전압 파형들을 보여준다. 도 7에서 참조 부호 SAR1..ABm은 어드레스 구동부(도 3의 63)로부터 어드레스 전극 라인들(도 1의 AR1 내지 ABm)에 인가되는 디스플레이 데이터 신호들을, SX1 내지 SXn은 X 구동부(도 3의 64)로부터 모든 X 전극 라인들(도 1의 X1, ..., Xn)에 인가되는 구동 신호를, SYG1 내지 SYG3은 Y 구동부(도 3의 65)로부터 각 Y 전극 그룹에 인가되는 구동 신호들을, R4는 리셋 주기를, A4MS4는 어드레싱 주기와 혼합 디스플레이-유지 주기가 공존하는 주기를, CS4는 공통 디스플레이-유지 주기를, 그리고 AS4는 보정 디스플레이-유지 주기를 각각 가리킨다.
도 5 및 7을 참조하여, 도 5의 Y 구동부의 동작 과정을 살펴보면 다음과 같다.
리셋 주기(R4) 및 공통 디스플레이-유지 주기(CS4)에 있어서, 하부 주사 회로(SSCL)의 전계 효과 트랜지스터(SSCL), 상부 주사 회로(DU, S SCH)의 전계 효과 트랜지스터(SSCH), 및 제1 스위칭 회로(SSSU1, SSSU2)의 전계 효과 트랜지스터들(SSSU1, SSSU2)이 턴 오프(turn off)된다. 또한, 제2 스위칭 회로(SSSL)의 전계 효과 트랜지스터(SSSL)가 턴 온(turn on)된다. 이에 따라, 리셋/유지 회로(RSC)로부터의 구동 신호들(ORS)이 스위칭 출력 회로(SIC)의 모든 아래쪽 트랜지스터들(YL1, ..., YLn)의 공통 전원 라인에 인가된다. 또한, 스위칭 출력 회로(SIC)의 모든 아래쪽 트랜지스터들(YL1, ..., YLn)이 턴 온(turn on)되고 모든 위쪽 트랜지스터들(YU1, ..., YUn)이 턴 오프(turn off)된다. 이에 따라, 리셋/유지 회로(RSC)로부터의 구동 신호들(ORS)이 모든 아래쪽 트랜지스터들(YL1, ..., YLn)을 통하여 모든 Y 전극 라인들(Y1, ..., Yn)에 인가된다.
서로 동일한 시간 영역(A4MS4)을 가진 어드레싱 주기와 혼합 디스플레이-유지 주기에 있어서, 어드레싱 주기에서의 어드레싱 동작과 혼합 디스플레이-유지 주기에서의 디스플레이-유지 동작은 교호하게 이루어진다. 예를 들어, 제1 단위 시간에서는 제1 Y 전극 그룹에 대한 어드레싱 단계(AG1)가 진행된다. 제2 단위 시간에서는 어드레싱이 완료된 제1 Y 전극 그룹에 대한 디스플레이-유지 단계(S11)가 진행된다. 제3 단위 시간에서는 제2 Y 전극 그룹에 대한 어드레싱 단계(AG2)가 진행된다. 제4 단위 시간에서는 어드레싱이 완료된 제1 및 제2 Y 전극 그룹들에 대한 디스플레이-유지 단계들(S12, S21)이 동시에 진행된다. 제5 단위 시간에서는 제3 Y 전극 그룹에 대한 어드레싱 단계(AG3)가 진행된다. 제6 단위 시간에서는 어드레싱이 완료된 제1 내지 제3 Y 전극 그룹들에 대한 디스플레이-유지 단계들(S13, S22, S31)이 동시에 진행된다. 이와 같은 과정을 일반화하여 보면, 서로 동일한 시간 영역(A4MS4)을 가진 어드레싱 주기와 혼합 디스플레이-유지 주기에 있어서, 홀수번째 단위 시간마다 각각의 Y 전극 그룹에 대하여 어드레싱 동작이 수행되고, 어드레싱 동작이 완료된 Y 전극 그룹 또는 그룹들에 대하여 짝수번째 단위 시간마다 디스플레이-유지 동작이 수행된다.
따라서, 어드레싱 동작이 수행되는 홀수번째 단위 시간에서는, 상부 주사 회로(DU, SSCH)의 전계 효과 트랜지스터(SSCH), 하부 주사 회로(S SCL)의 전계 효과 트랜지스터(SSCL), 및 제2 스위칭 회로(SSSL)의 전계 효과 트랜지스터(SSSL )가 턴 온(turn on)된다. 또한, 제1 스위칭 회로(SSSU1, SSSU2)의 전계 효과 트랜지스터들(S SSU1, SSSU2)이 턴 오프(turn off)된다. 이에 따라, 캐페시터(CSP)의 충전에 의한 주사용 바이어스 전압(VSC_H)이 상부 주사 회로(DU, SSCH)를 통하여 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 인가된다. 이 주사용 바이어스 전압(VSC_H)은 접지 전압(VG)보다 조금 더 높다. 또한, 부극성의 주사 전압(V SC)이 하부 주사 회로(SSCL) 및 제2 스위칭 회로(SSSL)를 통하여 스위칭 출력 회로(SIC)의 아래쪽 트랜지스터들(YL1, ..., YLn)에 인가된다. 여기서, 주사될 한 Y 전극 라인에 연결된 아래쪽 트랜지스터가 턴 온(turn on)되고 위쪽 트랜지스터가 턴 오프(turn off)된다. 또한, 주사되지 않을 나머지 모든 Y 전극 라인들에 연결된 아래쪽 트랜지스터들이 턴 오프(turn off)되고 위쪽 트랜지스터들이 턴 온(turn on)된다. 이에 따라, 주사될 한 Y 전극 라인에는 부극성의 주사 전압(VSC)이 인가되고, 주사되지 않을 나머지 모든 Y 전극 라인들에는 주사용 바이어스 전압(VSC_H)이 인가된다.
이와 같이 홀수번째 단위 시간에서 수행되는 어드레싱 동작에 있어서, 주사될 한 Y 전극 라인에 부극성의 주사 전압(VSC)이 인가되는 시점, 어드레스 전극 라인들(AR1, ..., ABm)에 디스플레이 데이터 신호가 인가되는 시점, 어드레스 전극 라인들(AR1, ..., ABm)에 디스플레이 데이터 신호의 인가가 종료되는 시점, 및 주사될 한 Y 전극 라인에 부극성의 주사 전압(VSC)이 인가됨이 종료되는 시점에서의 전류 통로들을 살펴보면 다음과 같다.
첫째, 주사될 한 Y 전극 라인에 부극성의 주사 전압(VSC)이 인가되는 시점에서는, 주사될 한 Y 전극 라인에 연결된 디스플레이 셀들(전기적 캐페시터들)로부터 스위칭 출력 회로(SIC)의 한 아래쪽 트랜지스터 및 제2 스위칭 회로(SSSL)를 통하여 하부 주사 회로(SSCL)로 전류가 흐른다.
둘째, 어드레스 전극 라인들(AR1, ..., ABm)에 디스플레이 데이터 신호가 인가되는 시점에서는, 선택 전압이 인가된 어드레스 전극 라인들로부터 주사중인 한 Y 전극 라인으로 방전 전류가 흐를 뿐만 아니라, 주사되지 않은 나머지 모든 Y 전극 라인들, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, 상부 주사 회로(DU, SSCH )의 전계 효과 트랜지스터(SSCH), 캐페시터(CSP)를 통하여 하부 주사 회로(S SCL)로 전류가 흐른다.
셋째, 어드레스 전극 라인들(AR1, ..., ABm)에 디스플레이 데이터 신호의 인가가 종료되는 시점에서는, 주사 구동 회로(AC)의 캐페시터(CSP)로부터 상부 주사 회로(DU, SSCH)의 전계 효과 트랜지스터(SSCH), 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, Y 전극 라인들을 통하여 어드레스 전극 라인들(AR1, ..., ABm)로 전류가 흐른다.
그리고 넷째, 주사될 한 Y 전극 라인에 부극성의 주사 전압(VSC)이 인가됨이 종료되는 시점에서는, 주사 구동 회로(AC)의 캐페시터(CSP)로부터 상부 주사 회로(DU, SSCH)의 전계 효과 트랜지스터(SSCH), 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, Y 전극 라인들을 통하여 디스플레이 셀들(전기적 캐페시터들)로 전류가 흐른다.
이와 같이 주사 구동 회로(AC)의 캐페시터(CSP)에 일정한 전압이 유지되면서 작용하므로, 대전력 트랜지스터들의 개수를 줄이면서도(종래 기술인 도 4에 비교하면, 대전력 트랜지스터들 SSC1, SSC2, SSP이 제거됨) 구동이 불안정해지지 않고 소비 전력이 높아지지 않는다.
한편, 어드레싱 주기와 함께 동일한 시간 영역(A4MS4)을 가진 혼합 디스플레이-유지 주기에 있어서, 디스플레이-유지 동작은 짝수번째 단위 시간마다 수행된다. 이 혼합 디스플레이-유지 주기와 보정 디스플레이-유지 주기(AS4)에 있어서, 하부 주사 회로(SSCL)의 전계 효과 트랜지스터(SSCL), 상부 주사 회로(DU, SSCH)의 전계 효과 트랜지스터(SSCH), 및 제2 스위칭 회로(SSSL)의 전계 효과 트랜지스터(SSSL)가 턴 오프(turn off)된다. 또한, 제1 스위칭 회로(SSSU1, SSSU2)의 전계 효과 트랜지스터들(SSSU1, SSSU2)이 턴 온(turn on)된다. 이에 따라, 리셋/유지 회로(RSC)로부터의 디스플레이-유지 구동 신호(ORS)가 제1 스위칭 회로(SSSU1, SSSU2)를 통하여 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 인가된다.
또한, 스위칭 출력 회로(SIC)의 모든 아래쪽 전계 효과 트랜지스터들(YL1, ..., YLn)이 턴 오프(turn off)되고, 스위칭 출력 회로(SIC)의 선택된 위쪽 전계 효과 트랜지스터들이 턴 온(turn on)된다. 예를 들어, 혼합 시간 영역(A4MS4)의 제2 단위 시간에서는 제1 Y 전극 그룹에 대응되는 위쪽 전계 효과 트랜지스터들이 턴 온(turn on)된다. 이에 따라, 제1 Y 전극 그룹에 디스플레이-유지 구동 신호(ORS)가 인가되어, 제1 Y 전극 그룹의 XY 전극 라인쌍들에 교류 전압이 인가된다. 물론, 모든 X 전극 라인들(X1, ..., Xn)에도 디스플레이-유지 구동 신호가 인가되지만, 제1 Y 전극 그룹에만 디스플레이-유지 구동 신호(ORS)가 인가되므로, 제1 Y 전극 그룹의 XY 전극 라인쌍들에만 교류 전압이 인가된다. 이에 따라, 제1 Y 전극 그룹의 XY 전극 라인쌍들의 선택된 디스플레이 셀들에서만 디스플레이-유지 방전이 수행된다.
도 6은 도 5의 리셋/유지 회로(RSC)를 보여준다. 도 6에서 제3 내지 제6 트랜지스터들(ST3, ..., ST6) 및 제9 트랜지스터(ST9)는 리셋 주기(도 5의 경우, R1 내지 R5)에서 Y 전극 라인들에 인가될 구동 신호(ORS)를 발생시킨다. 또한, 전력 재생용 캐페시터(CSY), 제1 내지 제5 트랜지스터들(ST1, ..., ST5), 및 동조 코일(LY)은 혼합 디스플레이-유지 주기들, 공통 디스플레이-유지 주기들, 및 보정 디스플레이-유지 주기들에서 Y 전극 라인들에 인가될 구동 신호(ORS)를 발생시킨다. 제8 트랜지스터(ST8)는 어드레싱 주기에서 출력 구동 신호(ORS)가 플로팅(floating) 상태가 되게 한다. 도 6 내지 8b를 참조하여 도 6의 리셋/유지 회로(RSC)의 동작을 설명하면 다음과 같다.
리셋 주기(R4)에 있어서, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 접지 전압(VG)으로부터 디스플레이-유지 전압(VS)과 동일한 제2 전압(VS)까지 지속적으로 상승되는 시간 동안에는 제4, 제5, 및 제8 트랜지스터들(ST4, ST5, ST8)만이 턴 온(turn on)된다. 이에 따라, 모든 Y 전극 라인들(Y1, ..., Yn)에는 접지 전압(V G)이 인가된다.
다음에, 제3, 제6, 및 제8 트랜지스터들(ST3, ST6, ST8)만이 턴 온(turn on)되고, 제6 트랜지스터(ST6)의 드레인에는 제3 전압(VSET)이 인가된다. 여기서, 제6 트랜지스터(ST6)의 게이트에 지속적으로 상승되는 제어 전압이 인가되므로, 제6 트랜지스터(ST6)의 채널 저항값은 지속적으로 줄어든다. 또한, 제3 트랜지스터(ST3)의 소오스에 제2 전압(VS)이 인가되어 있으므로, 제3 트랜지스터(ST3)의 소오스와 제6 트랜지스터(ST6)의 드레인 사이에 연결된 캐페시터의 작용으로 인하여, 제6 트랜지스터(ST6)의 드레인에는 제2 전압(VS)으로부터 최고 전압(VSET+VS)까지 지속적으로 상승되는 전압이 인가된다. 이에 따라, 모든 Y 전극 라인들(Y1, ..., Yn)에는 제2 전압(VS)으로부터 최고 전압(VSET+VS)까지 지속적으로 상승되는 전압이 인가된다. 여기서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이에 더욱 약한 방전이 일어난다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이의 방전보다 Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이의 방전이 더 강해지는 이유는, X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성되어 있었기 때문이다. 이에 따라, Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., Xn) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다(도 8a 참조).
다음에, 제3, 제5, 및 제8 트랜지스터들(ST3, ST5, ST8)만이 턴 온(turn on)되어 제2 전압(VS)이 모든 Y 전극 라인들(Y1, ..., Yn)에 인가된다.
다음에, 제5, 제7, 제8, 및 제9 트랜지스터들(ST5, ST7, ST8, ST9)만이 턴 온(turn on)되되, 제7 및 제9 트랜지스터들(ST7, ST9)의 게이트에 지속적으로 상승되는 제어 전압이 인가되므로, 제9 트랜지스터(ST7)의 채널 저항값은 지속적으로 줄어든다. 이에 따라, 모든 Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS)으로부터 접지 전압(VG)까지 지속적으로 하강된다. 이 상태에서, 제5, 제7, 및 제8 트랜지스터들(ST5, ST7, ST8)이 턴 오프(turn off)되어, 모든 Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 접지 전압(VG)으로부터 주사 전압과 동일한 부극성 전압(VSC)까지 지속적으로 하강된다. 여기서, 모든 X 전극 라인들(X1, ..., Xn)에 제2 전압(VS)이 인가되고, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다(도 11b 참조). 또한, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가되므로, 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들이 약간 증가한다(도 8b 참조).
혼합 시간 영역(A4MS4)의 홀수번째 단위 시간에 수행되는 어드레싱 주기(PA)에서는 리셋/유지 회로(RSC)의 모든 트랜지스터들이 턴 오프(turn off)되어, 리셋/유지 회로(RSC)의 출력이 전기적인 플로팅(floating) 상태가 된다.
혼합 시간 영역(A4MS4)의 짝수번째 단위 시간에 수행되는 혼합 디스플레이-유지 주기들, 공통 디스플레이-유지 주기(CS4), 및 보정 디스플레이-유지 주기(AS4)에서 모든 또는 선택된 Y 전극 라인들에 인가되는 단위 펄스에 있어서, 디스플레이-유지 전압으로서의 제2 전압(VS)으로부터 접지 전압(VG)까지 하강하는 시간에서 제2, 제5, 및 제8 트랜지스터들(ST2, ST5, ST8)만이 턴 온(turn on)된다. 이에 따라, 디스플레이 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 전력 재생용 캐페시터(CSY)에 수집된다. 이와 같이 수집된 전하들은 접지 전압(VG )으로부터 제2 전압(VS)까지 상승하는 시간에서 모든 또는 선택된 Y 전극 라인들에 인가되어 재활용된다. 이에 대하여 단계적으로 설명하면 다음과 같다.
혼합 시간 영역(A4MS4)의 짝수번째 단위 시간에 수행되는 혼합 디스플레이-유지 주기들, 공통 디스플레이-유지 주기(CS4), 및 보정 디스플레이-유지 주기(AS4)에서 모든 또는 선택된 Y 전극 라인들에 인가되는 단위 펄스에 있어서, 접지 전압(VG)으로부터 제2 전압(VS)까지 상승하는 시간에서 제1, 제5, 및 제8 트랜지스터들(ST2, ST5, ST8)만이 턴 온(turn on)된다. 이에 따라, 전력 재생용 캐페시터(CSY)에 수집되었던 전하들이 모든 또는 선택된 Y 전극 라인들(Y1, ..., Y n)에 인가된다.
다음에, 제3, 제5, 및 제8 트랜지스터들(ST3, ST5, ST8)만이 턴 온(turn on)되어, 디스플레이-유지 전압으로서의 제2 전압(VS)이 모든 또는 선택된 Y 전극 라인들에 인가된다.
다음에, 제2 전압(VS)으로부터 접지 전압(VG)까지 하강하는 시간에서 제2 및 제5, 및 제8 트랜지스터들(ST2, ST5, ST8) 트랜지스터들만이 턴 온(turn on)된다. 이에 따라, 디스플레이 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 전력 재생용 캐페시터(CSY)에 수집된다.
최종적으로, 제4, 제5, 및 제8 트랜지스터들(ST4, ST5, ST8)만이 턴 온(turn on)되어, 접지 전압(VG)이 모든 또는 선택된 Y 전극 라인들에 인가된다.
이상 설명된 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동 장치에 의하면, Y 구동부에서 제1 스위칭 회로(SSSU1, SSSU2), 및 제2 스위칭 회로(SSSL)에 의하여 스위칭 출력 회로(SIC)의 공통 전원 라인들과 리셋/유지 회로(RSC)의 출력 단자가 연결되거나 차단된다. 이에 따라, 리셋/유지 회로(RSC)로부터의 구동 신호들이 스위칭 출력 회로(SIC)의 공통 전원 라인들 및 스위칭 출력 회로(SIC)의 모든 트랜지스터들의 내부 다이오드들을 통하여 Y 전극 라인들 모두에 인가됨이 제어될 수 있다. 예를 들어, 제2 스위칭 회로(SSSL)가 차단되고, 리셋/유지 회로(RSC)로부터의 정극성 펄스들이 제1 스위칭 회로(SSSU1, SSSU2)를 통하여 모든 위쪽 트랜지스터들(YU1, ..., YUn)의 공통 전원 라인에 인가되며, 위쪽 트랜지스터들(YU1, ..., YUn)이 선택적으로 턴 온(turn on)되는 경우, 적어도 한 XY 전극-라인쌍을 포함한 각각의 XY 전극-라인쌍 그룹에 디스플레이-유지 신호들이 선택적으로 인가될 수 있다. 이에 따라, 각각의 서브-필드에서, 어드레싱과 디스플레이-유지 방전이 교호하게 수행되되 어드레싱이 완료된 XY 전극-라인쌍 그룹들에만 디스플레이-유지 신호들이 인가될 수 있다. 따라서, 어느 한 XY 전극-라인쌍 그룹이 어드레싱된 후에 다른 XY 전극-라인쌍 그룹들이 모두 어드레싱될 때까지 기다리는 시간이 짧아지므로, 디스플레이-유지 방전의 정확도가 높아질 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여주는 단면도이다.
도 3은 도 1의 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여주는 블록도이다.
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도 4는 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 수행하는 통상적인 구동 장치의 Y 구동부의 주사 구동 회로 및 스위칭 출력 회로를 보여주는 도면이다.
도 5는 도 3의 구동 장치의 Y 구동부에 있어서 본 발명의 일 실시예의 주사 구동 회로 및 스위칭 출력 회로를 보여주는 도면이다.
도 6은 도 5의 본 발명의 Y 구동부에 포함된 리셋/유지 회로를 보여주는 도면이다.
도 7은 도 5 및 6의 회로의 동작에 의하여 어느 한 서브-필드에서 각 전극 라인들에 인가되는 구동 신호들의 전압 파형들을 보여주는 타이밍도이다.
도 8a는 도 7의 리셋 주기에서 Y 전극 라인들에 점진적인 상승 전압이 인가된 직후 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
도 8b는 도 7의 리셋 주기의 종료 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광층, 17...격벽,
X1, ..., Xn...X 전극 라인들, Y1, ..., Yn...Y 전극 라인들,
AR1, ..., ABm...어드레스 전극 라인들, Xna, Yna...투명 전극 라인들,
Xnb, Ynb...금속 전극 라인들, SF1, ...SF5...서브-필드,
SY1, ..., SY123...Y 전극 구동 신호들, 62...논리 제어부,
SX1, ..., SXn...X 전극 구동 신호들, 63..어드레스 구동부,
SAR1..ABm...디스플레이 데이터 신호들, 64...X 구동부,
65...Y 구동부, 66...영상 처리부,
RSC...리셋/유지 회로, AC...주사 구동 회로,
SIC...스위칭 출력 회로, DU, SSCH...상부 주사 회로,
SSCL...하부 주사 회로, SSSU1, SSSU2...제1 스위칭 회로,
SSSL...제2 스위칭 회로.

Claims (13)

  1. 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호를 발생시키는 영상 처리부; 상기 영상 처리부로부터의 내부 영상 신호에 따라 구동 제어 신호들을 발생시키는 제어부; 상기 제어부로부터의 어드레스 신호를 처리하여 디스플레이 데이터 신호를 발생시키고, 발생된 디스플레이 데이터 신호를 어드레스 전극 라인들에 인가하는 어드레스 구동부; 상기 제어부로부터의 X 구동 제어 신호를 처리하여 X 전극 라인들에 인가하는 X 구동부; 및 상기 제어부로부터의 Y 구동 제어 신호를 처리하여 Y 전극 라인들에 인가하는 Y 구동부를 포함하여,
    모든 디스플레이 셀들의 전하 상태들을 균일하게 하는 리셋 단계, 선택된 디스플레이 셀들에 소정의 벽전압을 생성하는 어드레싱 단계, 및 상기 벽전압이 형성된 디스플레이 셀들이 소정 시간에 디스플레이-유지 방전을 일으키게 하는 디스플레이-유지 단계를 수행하는 플라즈마 디스플레이 패널의 구동 장치에 있어서,
    상기 Y 구동부가,
    위쪽 및 아래쪽 트랜지스터들이 배열되어, 각 위쪽 트랜지스터 및 각 아래쪽 트랜지스터의 공통 출력 라인이 상기 각각의 Y 전극 라인에 대응되도록 연결되는 스위칭 출력 회로;
    상기 리셋 및 디스플레이-유지 단계에서 필요한 구동 신호들을 출력하는 리셋/유지 회로;
    상기 스위칭 출력 회로의 모든 위쪽 트랜지스터들의 공통 전원 라인에 연결되어, 상기 어드레싱 단계에서 주사되지 않는 Y 전극 라인들에 주사용 바이어스 전압을 인가하는 상부 주사 회로;
    상기 스위칭 출력 회로의 모든 아래쪽 트랜지스터들의 공통 전원 라인에 연결되어, 상기 어드레싱 단계에서 주사되는 Y 전극 라인들에 주사 전압을 인가하는 하부 주사 회로;
    상기 스위칭 출력 회로의 모든 위쪽 트랜지스터들의 공통 전원 라인을 상기 리셋/유지 회로의 출력 단자와 연결하거나 차단하는 제1 스위칭 회로; 및
    상기 스위칭 출력 회로의 모든 아래쪽 트랜지스터들의 공통 전원 라인을 상기 리셋/유지 회로의 출력 단자와 연결하거나 차단하는 제2 스위칭 회로를 포함한 플라즈마 디스플레이 패널의 구동 장치.
  2. 제1항에 있어서,
    상기 스위칭 출력 회로의 모든 트랜지스터들이 전계 효과 트랜지스터들 Field Effect Transistors)이고,
    상기 각각의 전계 효과 트랜지스터에 내부 다이오드가 형성되며,
    상기 내부 다이오드의 에노드가 상기 전계 효과 트랜지스터의 소오스에 접속되고,
    상기 내부 다이오드의 캐소드가 상기 전계 효과 트랜지스터의 드레인에 접속되며,
    상기 스위칭 출력 회로의 모든 위쪽 트랜지스터들의 소오스, 및 상기 모든 아래쪽 트랜지스터들의 드레인이 상기 각각의 Y 전극 라인에 대응되도록 연결되는 플라즈마 디스플레이 패널의 구동 장치.
  3. 제2항에 있어서, 상기 제1 스위칭 회로가,
    상기 스위칭 출력 회로의 모든 위쪽 트랜지스터들의 공통 전원 라인과 상기 리셋/유지 회로의 출력 단자 사이에 연결된 제1 및 제2 트랜지스터들을 포함한 플라즈마 디스플레이 패널의 구동 장치.
  4. 제3항에 있어서, 상기 제1 스위칭 회로에서,
    상기 제1 및 제2 트랜지스터들이 전계 효과 트랜지스터들이고,
    상기 제1 및 제2 전계 효과 트랜지스터들 각각에 내부 다이오드가 형성되며,
    상기 내부 다이오드들 각각의 에노드가 상기 제1 및 제2 전계 효과 트랜지스터들 각각의 소오스에 접속되고,
    상기 내부 다이오드들 각각의 캐소드가 상기 제1 및 제2 전계 효과 트랜지스터들 각각의 드레인에 접속되며,
    상기 제1 전계 효과 트랜지스터의 드레인이 상기 리셋/유지 회로의 출력 단자에 연결되고,
    상기 제2 전계 효과 트랜지스터의 드레인이 상기 스위칭 출력 회로의 모든 위쪽 트랜지스터들의 공통 전원 라인에 연결되며,
    상기 제1 전계 효과 트랜지스터의 소오스가 상기 제2 전계 효과 트랜지스터의 소오스에 연결된 플라즈마 디스플레이 패널의 구동 장치.
  5. 제2항에 있어서, 상기 제2 스위칭 회로가,
    상기 스위칭 출력 회로의 모든 아래쪽 트랜지스터들의 공통 전원 라인과 상기 리셋/유지 회로의 출력 단자 사이에 연결된 트랜지스터를 포함한 플라즈마 디스플레이 패널의 구동 장치.
  6. 제5항에 있어서, 상기 제2 스위칭 회로에서,
    상기 트랜지스터가 전계 효과 트랜지스터이고,
    상기 전계 효과 트랜지스터에 내부 다이오드가 형성되며,
    상기 내부 다이오드의 에노드가 상기 전계 효과 트랜지스터의 소오스에 접속되고,
    상기 내부 다이오드의 캐소드가 상기 전계 효과 트랜지스터의 드레인에 접속되며,
    상기 전계 효과 트랜지스터의 소오스가 상기 스위칭 출력 회로의 모든 아래쪽 트랜지스터들의 공통 전원 라인에 연결되고,
    상기 전계 효과 트랜지스터의 드레인이 상기 리셋/유지 회로의 출력 단자에 연결된 플라즈마 디스플레이 패널의 구동 장치.
  7. 제2항에 있어서,
    상기 상부 주사 회로와 하부 주사 회로 사이에 연결된 캐페시터를 더 포함한 플라즈마 디스플레이 패널의 구동 장치.
  8. 제7항에 있어서, 상기 상부 주사 회로가,
    상기 스위칭 출력 회로의 모든 위쪽 트랜지스터들의 공통 전원 라인을 상기 주사용 바이어스 전압의 단자와 연결하거나 차단하는 트랜지스터를 포함한 플라즈마 디스플레이 패널의 구동 장치.
  9. 제8항에 있어서, 상기 상부 주사 회로에서,
    상기 트랜지스터가 전계 효과 트랜지스터이고,
    상기 전계 효과 트랜지스터에 내부 다이오드가 형성되며,
    상기 내부 다이오드의 에노드가 상기 전계 효과 트랜지스터의 소오스에 접속되고,
    상기 내부 다이오드의 캐소드가 상기 전계 효과 트랜지스터의 드레인에 접속되며,
    상기 전계 효과 트랜지스터의 소오스가 상기 스위칭 출력 회로의 모든 위쪽 트랜지스터들의 공통 전원 라인에 연결된 플라즈마 디스플레이 패널의 구동 장치.
  10. 제9항에 있어서, 상기 상부 주사 회로가,
    상기 전계 효과 트랜지스터의 드레인과 상기 주사용 바이어스 전압의 단자 사이에 연결된 일방향 전류 제어 소자를 더 포함한 플라즈마 디스플레이 패널의 구동 장치.
  11. 제10항에 있어서, 상기 상부 주사 회로에서,
    상기 일방향 전류 제어 소자가 다이오드이고,
    상기 다이오드의 에노드가 상기 주사용 바이어스 전압의 단자에 연결되며,
    상기 다이오드의 캐소드, 상기 캐페시터의 일단, 및 상기 전계 효과 트랜지스터의 드레인이 공통으로 연결된 플라즈마 디스플레이 패널의 구동 장치.
  12. 제11항에 있어서, 상기 하부 주사 회로가,
    상기 캐페시터의 타단과 상기 주사 전압의 단자 사이에 연결된 트랜지스터를 포함한 플라즈마 디스플레이 패널의 구동 장치.
  13. 제12항에 있어서, 상기 하부 주사 회로에서,
    상기 트랜지스터가 전계 효과 트랜지스터이고,
    상기 전계 효과 트랜지스터에 내부 다이오드가 형성되며,
    상기 내부 다이오드의 에노드가 상기 전계 효과 트랜지스터의 소오스에 접속되고,
    상기 내부 다이오드의 캐소드가 상기 전계 효과 트랜지스터의 드레인에 접속되며,
    상기 전계 효과 트랜지스터의 소오스가 상기 주사 전압의 단자에 연결되고,
    상기 전계 효과 트랜지스터의 드레인이 상기 캐페시터의 타단에 연결된 플라즈마 디스플레이 패널의 구동 장치.
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