KR101046815B1 - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

플라즈마 디스플레이 장치에 있어서, 주사 전극 구동 회로(43)를 구성하는 스위칭 소자의 내압을 높이지 않고, 상기 주사 전극 구동 회로(43)의 출력 임피던스를 낮춘다. 유지 펄스 발생 회로(62)의 클램프부(70)는, 고전압측(Vsus)으로 출력을 클램핑하는 제 1 클램프 스위치(Q71)와, 노드(N1)에서 상기 제 1 클램프 스위치(Q71)와 백투백으로 접속된 제 1 분리 스위치(Q72)와, 저전압측(GND)으로 출력을 클램핑하는 제 2 클램프 스위치(Q74)와, 노드(N3)에서 상기 제 2 클램프 스위치(Q74)와 백투백으로 접속된 제 2 분리 스위치(Q73)를 구비한다. 하강 경사 파형 전압을 발생하는 제 1 파형 발생 회로(66)의 출력은 상기 노드(N1)에 접속되고, 상승 경사 파형 전압을 발생하는 제 2 파형 발생 회로(64)의 출력은 상기 노드(N3)에 접속된다.

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY DEVICE}
본 발명은 플라즈마 디스플레이 패널을 이용한 화상 표시 장치인 플라즈마 디스플레이 장치에 관한 것이다.
플라즈마 디스플레이 패널(이하, 패널이라고 약기함)로서 대표적인 교류 면 방전형 패널은 대향 배치된 전면판과 배면판 사이에 다수의 방전 셀이 형성되어 있다. 전면판은, 1쌍의 주사 전극과 유지 전극으로 이루어지는 표시 전극이 전면 유리 기판 상에 서로 평행하게 복수쌍 형성되고, 그들 표시 전극을 덮도록 유전체층 및 보호층이 형성되어 있다. 배면판은, 배면 유리 기판 상에 복수의 평행한 데이터 전극과, 그들을 덮도록 유전체층과, 또 그 위에 데이터 전극과 평행하게 복수의 격벽이 각각 형성되고, 유전체층의 표면과 격벽의 측면과 형광체층이 형성되어 있다. 그리고, 표시 전극과 데이터 전극이 입체 교차하도록 전면판과 배면판이 대향 배치되어 밀봉되고, 내부의 방전 공간에는 방전 가스가 봉입(封入)되어 있다. 여기서, 표시 전극과 데이터 전극이 대향하는 부분에 방전 셀이 형성된다. 이러한 구성의 패널에 있어서, 각 방전 셀 내에서 가스 방전에 의해 자외선을 발생시켜, 이 자외선으로 RGB 각 색의 형광체를 여기 발광시켜서 컬러 표시를 행하고 있다.
패널을 구동하는 방법으로서는 서브필드법, 즉, 1필드 기간을 복수의 서브필드로 분할한 뒤에, 발광시킬 서브필드의 조합에 의해 계조 표시를 행하는 방법이 일반적이다. 서브필드는 초기화 기간, 기입 기간 및 유지 기간을 갖는다. 초기화 기간에서는, 각 전극에 초기화 전압을 인가하여, 그것에 연속되는 기입 동작에 필요한 벽 전하를 형성한다. 기입 기간에서는, 주사 전극에 주사 펄스를 인가함과 아울러 데이터 전극에 기입 펄스를 인가하여, 표시를 행해야 할 방전 셀에서 기입 방전을 일으킨다. 그리고, 유지 기간에서는, 주사 전극 및 유지 전극에 교대로 유지 펄스를 인가하여, 기입 방전을 일으킨 방전 셀에서 유지 방전을 발생시켜, 대응하는 방전 셀의 형광체층을 발광시키는 것에 의해 화상 표시를 행한다.
이와 같이 플라즈마 디스플레이 장치는, 패널의 각 전극을 구동하기 위해 각 전극에 대한 구동 회로가 마련되고, 그들 전극 구동 회로는 많은 스위칭 소자를 이용하여 구성되어 있다. 특히 주사 전극을 구동하는 주사 전극 구동 회로는 복잡한 구동 파형을 발생시킬 필요가 있어, 초기화 전압 발생 회로, 유지 펄스 발생 회로, 주사 펄스 발생 회로 등을 조합시켜 구성되어 있다. 그리고, 그들 회로가 서로 간섭하지 않도록 그들의 회로 사이에 필요에 따라 분리 스위치가 마련되어 있다(예컨대, 특허 문헌 1 참조).
그러나, 이러한 분리 스위치를 전류 경로에 마련함으로써 주사 전극 구동 회로의 출력 임피던스가 커져, 유지 방전에 수반되는 큰 전류에 의한 큰 전력 손실을 동반하고 있었다. 또 출력 임피던스와 전극 용량 등의 공진에 의해 유지 펄스에 링잉(ringing)이 중첩되거나, 또는, 출력 임피던스에 의한 전압 강하의 값이 전류량에 의존하기 때문에 방전 셀에 가해지는 유지 펄스 전압도 전류량에 의존하는 등, 큰 출력 임피던스는 방전을 불안정하게 하는 요인으로도 되어 있었다. 또한, 이들 분리 스위치에는 높은 전압이 인가되기 때문에, 고내압의 스위칭 소자를 이용하여 분리 스위치를 구성해야 하여, 고내압의 스위칭 소자의 온(on) 저항이 높으므로 많은 스위칭 소자를 병렬로 접속하여 출력 임피던스를 낮출 필요가 있었다.
이들 과제를 해결하기 위해서, 주사 전극 구동 회로의 출력 임피던스를 낮춤과 아울러 분리 스위치의 내압을 낮출 수 있는 신규한 주사 전극 구동 회로가 제안되어 있다(예컨대, 특허 문헌 2 참조).
특허 문헌 2에 기재된 주사 전극 구동 회로에 의하면, 분리 스위치의 내압을 낮출 수는 있지만, 주사 전극 구동 회로를 구성하는 그 이외의 스위칭 소자의 내압이 높아져, 그들 스위칭 소자의 임피던스가 높아진다고 하는 과제가 있었다.
특허 문헌 1: 일본 특허 공개 제2005-266460호 공보
특허 문헌 2: 일본 특허 공개 제2006-201735호 공보
발명의 개시
본 발명의 플라즈마 디스플레이 장치는, 주사 전극과 유지 전극과 데이터 전극을 갖는 플라즈마 디스플레이 패널과, 주사 전극에 인가하는 구동 파형을 발생하는 주사 전극 구동 회로를 구비한 플라즈마 디스플레이 장치로서, 주사 전극 구동 회로는, 주사 전극에 인가하는 유지 펄스를 발생하는 유지 펄스 발생 회로와, 초기화 기간에서 주사 전극에 인가하는 전압을 하강시키는 제 1 파형 발생 회로와, 초기화 기간에서 주사 전극에 인가하는 전압을 상승시키는 제 2 파형 발생 회로를 구비하고 있다. 그리고, 유지 펄스 발생 회로는, 유지 펄스를 발생시키는 유지 전원의 고(高)전압측의 전압으로 출력을 클램핑(clamping)하는 제 1 클램프 스위치와, 제 1 클램프 스위치에 직렬로 접속된 제 1 분리 스위치와, 유지 전원의 저전압측의 전압으로 출력을 클램핑하는 제 2 클램프 스위치와, 상기 제 2 클램프 스위치에 직렬로 접속된 제 2 분리 스위치를 구비하고 있다. 그리고, 제 1 파형 발생 회로의 출력을 유지 펄스 발생 회로로부터 유지 펄스가 출력되는 노드(節點; node)에 접속하고, 제 2 파형 발생 회로의 출력을 제 2 클램프 스위치와 제 2 분리 스위치의 노드에 접속하고 있다.
이러한 구성에 의해, 주사 전극 구동 회로를 구성하는 스위칭 소자의 내압을 높이지 않고, 또한 출력 임피던스를 낮춘 주사 전극 구동 회로를 구비한 플라즈마 디스플레이 장치를 제공할 수 있다.
또한, 본 발명의 플라즈마 디스플레이 장치는, 주사 전극과 유지 전극과 데이터 전극을 갖는 플라즈마 디스플레이 패널과, 주사 전극에 인가하는 구동 파형을 발생하는 주사 전극 구동 회로를 구비한 플라즈마 디스플레이 장치로서, 주사 전극 구동 회로는, 주사 전극에 인가하는 유지 펄스를 발생하는 유지 펄스 발생 회로와, 초기화 기간에서 주사 전극에 인가하는 전압을 하강시키는 제 1 파형 발생 회로와, 초기화 기간에서 주사 전극에 인가하는 전압을 상승시키는 제 2 파형 발생 회로를 구비하고 있다. 그리고, 유지 펄스 발생 회로는, 유지 펄스를 발생시키는 유지 전원의 고전압측의 전압으로 출력을 클램핑하는 제 1 클램프 스위치와, 상기 제 1 클램프 스위치에 직렬로 접속된 제 1 분리 스위치와, 유지 전원의 저전압측의 전압으로 출력을 클램핑하는 제 2 클램프 스위치와, 제 2 클램프 스위치에 직렬로 접속된 제 2 분리 스위치를 구비하고 있다. 그리고, 제 1 파형 발생 회로의 출력을 상기 제 1 클램프 스위치와 제 1 분리 스위치의 노드에 접속하고, 제 2 파형 발생 회로의 출력을 제 2 클램프 스위치와 제 2 분리 스위치의 노드에 접속하여도 좋다.
도 1은 본 발명의 실시 형태 1에 있어서의 플라즈마 디스플레이 장치에 이용하는 패널의 구조를 나타내는 분해 사시도,
도 2는 동(同) 플라즈마 디스플레이 장치에 이용하는 패널의 전극 배열도,
도 3은 동 플라즈마 디스플레이 장치의 회로 블럭도,
도 4는 동 플라즈마 디스플레이 장치의 주사 전극 구동 회로의 상세를 나타내는 회로도,
도 5는 동 플라즈마 디스플레이 장치의 패널의 각 전극에 인가하는 구동 전압 파형도,
도 6은 동 플라즈마 디스플레이 장치의 주사 전극 구동 회로의 각 노드의 전압 파형을 나타내는 도면,
도 7은 동 플라즈마 디스플레이 장치의 주사 전극 구동 회로의 각 노드의 전 압 파형을 나타내는 도면,
도 8은 본 발명의 실시 형태 2에 있어서의 플라즈마 디스플레이 장치의 주사 전극 구동 회로의 상세를 나타내는 회로도,
도 9는 본 발명의 실시 형태 2에 있어서의 플라즈마 디스플레이 장치의 주사 전극 구동 회로의 노드의 전압 파형을 나타내는 도면,
도 10은 본 발명의 실시 형태 3에 있어서의 플라즈마 디스플레이 장치의 주사 전극 구동 회로의 상세를 나타내는 회로도이다.
부호의 설명
10 : 패널
22 : 주사 전극
23 : 유지 전극
24 : 표시 전극쌍
32 : 데이터 전극
41 : 화상 신호 처리 회로
42 : 데이터 전극 구동 회로
43, 143, 243 : 주사 전극 구동 회로
44 : 유지 전극 구동 회로
45 : 타이밍 발생 회로
60 : 주사 펄스 발생 회로
62 : 유지 펄스 발생 회로
64 : 제 2 파형 발생 회로
66 : 제 1 파형 발생 회로
70 : 클램프부
75 : 전력 회수부
Cp : 전극간 용량
C71 : 보호용 콘덴서
C76 : 전력 회수용 콘덴서
C77 : 제 1 댐퍼 콘덴서(first damper capacitor)
C78 : 제 2 댐퍼 콘덴서(second damper capacitor)
D77 : 역류 방지용 다이오드
D78 : 역류 방지용 다이오드
L77 : 제 1 회수 인덕터
L78 : 제 2 회수 인덕터
N0, N1, N3, N7, N8 ; 노드
Q71 : 트랜지스터(제 1 클램프 스위치)
Q72 : 트랜지스터(제 1 분리 스위치)
Q73 : 트랜지스터(제 2 분리 스위치)
Q74 : 트랜지스터(제 2 클램프 스위치)
Q77 : 트랜지스터(제 1 회수 스위치)
Q78 : 트랜지스터(제 2 회수 스위치)
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 실시 형태에 있어서의 플라즈마 디스플레이 장치에 대해서, 도면을 이용하여 설명한다.
(실시 형태 1)
도 1은 본 발명의 실시 형태 1에 있어서의 플라즈마 디스플레이 장치에 이용하는 패널(10)의 구조를 나타내는 분해 사시도이다. 유리제의 전면 기판(21) 상에는, 주사 전극(22)과 유지 전극(23)으로 이루어지는 표시 전극쌍(24)이 복수 형성되어 있다. 그리고, 표시 전극쌍(24)을 덮도록 유전체층(25)이 형성되고, 그 유전체층(25) 상에 보호층(26)이 형성되어 있다. 배면 기판(31) 상에는 데이터 전극(32)이 복수 형성되고, 데이터 전극(32)을 덮도록 유전체층(33)이 형성되며, 또 그 위에 우물 정(井)자 형상의 격벽(34)이 형성되어 있다. 그리고, 격벽(34)의 측면 및 유전체층(33) 상에는 적색, 녹색 및 청색의 각 색으로 발광하는 형광체층(35)이 마련되어 있다.
이들 전면 기판(21)과 배면 기판(31)은, 미소한 방전 공간을 사이에 두고 표시 전극쌍(24)과 데이터 전극(32)이 교차하도록 대향 배치되고, 그 외주부(peripheral portions)를 유리 프릿(glass frit) 등의 밀봉재에 의해 밀봉되어 있다. 그리고, 방전 공간에는, 예컨대 제논을 포함하는 방전 가스가 봉입되어 있 다. 방전 공간은 격벽(34)에 의해 복수의 구획으로 구획되어 있고, 표시 전극쌍(24)과 데이터 전극(32)이 교차하는 부분에 방전 셀이 형성되어 있다. 그리고, 이들 방전 셀이 방전, 발광하는 것에 의해 화상이 표시된다.
또, 패널(10)의 구조는 상술한 것에 한정되는 것은 아니며, 예컨대 스트라이프 형상의 격벽을 구비한 것이더라도 좋다.
도 2는 본 발명의 실시 형태 1에 있어서의 플라즈마 디스플레이 장치에 이용하는 패널(10)의 전극 배열도이다. 패널(10)에는, 행 방향으로 긴 n개의 주사 전극 SC1~주사 전극 SCn(도 1의 주사 전극(22)) 및 n개의 유지 전극 SU1~유지 전극 SUn(도 1의 유지 전극(23))이 배열되고, 열 방향으로 긴 m개의 데이터 전극 D1~Dm(도 1의 데이터 전극(32))이 배열되어 있다. 그리고, 1쌍의 주사 전극 SCi(i=1~n) 및 유지 전극 SUi와 하나의 데이터 전극 Dj(j=1~m)가 교차한 부분에 방전 셀이 형성되고, 방전 셀은 방전 공간 내에 m×n개 형성되어 있다. 또, 도 1, 도 2에 나타낸 바와 같이, 주사 전극 SCi와 유지 전극 SUi는 서로 평행하게 쌍을 이루어 형성되어 있기 때문에, 주사 전극 SC1~주사 전극 SCn과 유지 전극 SU1~SUn 사이에 큰 전극간 용량 Cp가 존재한다.
다음으로, 본 실시 형태에 있어서의 플라즈마 디스플레이 장치의 구성 및 그 동작에 대하여 설명한다.
도 3은 본 발명의 실시 형태 1에 있어서의 플라즈마 디스플레이 장치의 회로 블럭도이다. 플라즈마 디스플레이 장치는 패널(10), 화상 신호 처리 회로(41), 데이터 전극 구동 회로(42), 주사 전극 구동 회로(43), 유지 전극 구동 회로(44), 타이밍 발생 회로(45), 각 회로 블럭에 필요한 전원을 공급하는 전원 회로(도시하지 않음)를 구비하고 있다.
화상 신호 처리 회로(41)는, 화상 신호를 패널(10)에서 표시할 수 있는 화소 수 및 계조 수의 화상 신호로 변환하고, 또 서브필드 각각에서의 발광·비발광을 디지털 신호의 각각의 비트의 「1」,「0」에 대응시킨 화상 데이터로 변환한다. 데이터 전극 구동 회로(42)는, 화상 데이터를 각 데이터 전극 D1~데이터 전극 Dm에 대응하는 기입 펄스로 변환하여, 각 데이터 전극 D1~데이터 전극 Dm에 인가한다.
타이밍 발생 회로(45)는 수평 동기 신호, 수직 동기 신호를 기초로 하여, 각 회로 블럭의 동작을 제어하는 각종 타이밍 신호를 발생해서, 각각의 회로 블럭으로 공급한다. 주사 전극 구동 회로(43), 유지 전극 구동 회로(44)는, 각각의 타이밍 신호에 근거하여 구동 전압 파형을 발생시켜, 주사 전극 SC1~주사 전극 SCn, 유지 전극 SU1~유지 전극 SUn의 각각에 인가한다.
도 4는 본 발명의 실시 형태 1에 있어서의 플라즈마 디스플레이 장치의 주사 전극 구동 회로(43)의 상세를 나타내는 회로도이다. 주사 전극 구동 회로(43)는, 주사 펄스를 발생하기 위한 주사 펄스 발생 회로(60)와, 주사 전극 SC1~주사 전극 SCn에 인가하는 유지 펄스를 발생함과 아울러, 주사 펄스 발생 회로(60)의 노드 N0의 전압에 그 유지 펄스를 중첩하는 유지 펄스 발생 회로(62)와, 초기화 기간에서 주사 전극 SC1~주사 전극 SCn에 인가하는 전압을 상승시키는 제 2 파형 발생 회로(64)와, 초기화 기간에서 주사 전극 SC1~주사 전극 SCn에 인가하는 전압을 하강시키는 제 1 파형 발생 회로(66)를 구비하고 있다. 또, 본 실시 형태에 있어서는, 유지 전원의 고전압측의 전압은 유지 펄스 전압 Vsus이고, 유지 전원의 저전압측의 전압은 접지 전압(이하, GND라고 기재함), 즉 0(V)이다.
주사 펄스 발생 회로(60)는, 노드 N0의 전압에 중첩된 전압 Vsc의 전원 E51과, 주사 전극 SC1~주사 전극 SCn의 각각에 주사 펄스 전압을 출력하는 스위치부 OUT1~스위치부 OUTn을 구비하고 있다. 전원 E51은 DC-DC 컨버터를 이용하여 구성하여도 되지만, 부트스트랩(bootstrap) 회로를 이용하여 구성하여도 된다. 스위치부 OUT1~스위치부 OUTn의 각각은, 노드 N0의 전압을 출력하기 위한 트랜지스터 QL1~트랜지스터 QLn과, 노드 N0의 전압에 중첩된 전압 Vsc를 출력하기 위한 트랜지스터 QH1~트랜지스터 QHn을 갖고 있다.
유지 펄스 발생 회로(62)는 클램프부(70)와 전력 회수부(75)를 구비하고 있다. 그리고, 클램프부(70)는, 유지 펄스를 발생시키는 유지 전원의 고전압측의 전압으로 출력을 클램핑하는 제 1 클램프 스위치로서의 트랜지스터 Q71과, 제 1 클램프 스위치에 백투백(back-to-back)으로 직렬로 접속된 제 1 분리 스위치로서의 트랜지스터 Q72와, 유지 전원의 저전압측의 전압으로 출력을 클램핑하는 제 2 클램프 스위치로서의 트랜지스터 Q74와, 제 2 클램프 스위치에 백투백으로 직렬로 접속된 제 2 분리 스위치로서의 트랜지스터 Q73을 구비하고 있다. 즉, 제 1 클램프 스위치로서의 트랜지스터 Q71과 제 1 분리 스위치로서의 트랜지스터 Q72를 직렬로, 또한 제어하는 전류의 방향이 서로 반대로 되도록, 유지 전원의 전압 Vsus와 노드 N0 사이에 접속하고 있다. 또한, 제 2 클램프 스위치로서의 트랜지스터 Q74와 제 2 분리 스위치로서의 트랜지스터 Q73을 직렬로, 또한 제어하는 전류의 방향이 서로 반대로 되도록, GND와 노드 N0 사이에 접속하고 있다.
제 1 클램프 스위치, 제 1 분리 스위치, 제 2 클램프 스위치, 제 2 분리 스위치로서는, 각각 절연 게이트 바이폴라 트랜지스터 또는 전계 효과 트랜지스터를 이용할 수 있다. 즉, 제 1 클램프 스위치의 에미터 또는 소스와 제 1 분리 스위치의 에미터 또는 소스를 접속하고, 제 2 클램프 스위치의 콜렉터 또는 드레인과 제 2 분리 스위치의 콜렉터 또는 드레인을 접속하면 된다.
본 실시 형태에 있어서는 트랜지스터 Q71~Q74로서 IGBT를 이용하고 있고, 트랜지스터 Q71의 에미터와 트랜지스터 Q72의 에미터를 접속하며, 트랜지스터 Q73의 콜렉터와 트랜지스터 Q74의 콜렉터를 접속하고 있다. 이하, 트랜지스터 Q71의 에미터와 트랜지스터 Q72의 에미터를 접속한 노드를 「노드 N1」이라고 칭하고, 트랜지스터 Q73의 콜렉터와 트랜지스터 Q74의 콜렉터를 접속한 노드를 「노드 N3」이라고 칭한다.
또한, 트랜지스터 Q71, 트랜지스터 Q72, 트랜지스터 Q73, 트랜지스터 Q74 각각에 대하여, 에미터로부터 콜렉터로 향하는 전류를 바이패스시키기 위한 다이오드 D71, 다이오드 D72, 다이오드 D73, 다이오드 D74를 병렬로 접속하고 있다. 따라서, 트랜지스터 Q71을 온으로 하는 것에 의해 트랜지스터 Q71 및 다이오드 D72를 통해 전압 Vsus의 유지 전원으로부터 노드 N0로 향하여 전류를 흘릴 수 있다. 또한, 트랜지스터 Q72를 온으로 하는 것에 의해 트랜지스터 Q72 및 다이오드 D71을 통해 노드 N0으로부터 유지 전원으로 향하여 전류를 흘릴 수 있다. 또한, 트랜지스터 Q74를 온으로 하는 것에 의해 다이오드 D73 및 트랜지스터 Q74를 통해 노드 N0으로부터 GND로 향하여 전류를 흘릴 수 있다. 또한, 트랜지스터 Q73을 온으로 하는 것에 의해 다이오드 D74 및 트랜지스터 Q73을 통해 GND로부터 노드 N0으로 향하여 전류를 흘릴 수 있다.
또, 스위칭 소자로서 전계 효과 트랜지스터를 이용하는 경우에는, 전계 효과 트랜지스터의 보디 다이오드(a body diode)가 역방향의 전류를 바이패스시키기 때문에, 대응하는 다이오드를 생략하여도 좋다.
전술한 바와 같이, 유지 펄스 발생 회로(62)는 클램프부(70)와 전력 회수부(75)를 구비하고 있다. 그리고, 전력 회수부(75)는, 전력 회수용 콘덴서 C76과, 전력 회수용 콘덴서 C76으로부터 주사 전극 SC1~주사 전극 SCn으로 전류를 흘리는 전류 경로를 형성하기 위해 직렬로 접속된 제 1 회수 스위치로서의 트랜지스터 Q77, 역류 방지용 다이오드 D77 및 제 1 회수 인덕터 L77과, 주사 전극 SC1~주사 전극 SCn으로부터 전력 회수용 콘덴서 C76으로 전류를 흘리는 전류 경로를 형성하기 위해 직렬로 접속된 제 2 회수 스위치로서의 트랜지스터 Q78, 역류 방지용 다이오드 D78 및 제 2 회수 인덕터 L78을 갖고 있다. 그리고, 패널(10)의 전극간 용량 Cp와 제 1 회수 인덕터 L77 또는 제 2 회수 인덕터 L78을 LC 공진시켜 유지 펄스의 상승 및 하가을 행한다. 또, 역류 방지용 다이오드 D77과 제 1 회수 인덕터 L77을 접속한 노드를 「노드 N7」이라고 칭하고, 역류 방지용 다이오드 D78과 제 2 회수 인덕터 L78을 접속한 노드를 「노드 N8」이라고 칭한다. 또한, 전력 회수부(75)는 링잉을 억제하기 위해서, 제 1 회수 스위치와 제 1 회수 인덕터 L77의 노드 N7에 접속된 제 1 댐퍼 콘덴서 C77과, 제 2 회수 스위치와 제 2 회수 인덕터 L78의 노드 N8에 접속된 제 2 댐퍼 콘덴서 C78을 갖는다. 그리고, 역류 방지용 다이오드 D77, 역류 방지용 다이오드 D78에 과대(過大)한 전압이 인가되지 않도록 링잉을 억제한다. 또, 전력 회수용 콘덴서 C76은 전극간 용량 Cp에 비하여 충분히 큰 용량을 가져서, 전력 회수부(75)의 전원으로서 기능하도록, 전압 Vsus의 절반인 약 Vsus/2로 충전되어 있다.
제 2 파형 발생 회로(64)는, 본 실시 형태에 있어서는, 전계 효과 트랜지스터 Q64와 콘덴서 C64와 저항 R64와 제너 다이오드 D64를 갖고 전압 Vset의 전원에 접속된 미러 적분 회로로 구성되며, 노드 N0의 전압을 완만하게 상승시키는 상승 경사 파형 전압을 발생한다. 그리고, 트랜지스터 Q64의 드레인은 전압 Vset의 전원에 접속되고, 트랜지스터 Q64의 소스는 트랜지스터 Q73과 트랜지스터 Q74의 접속점, 즉 노드 N3에 접속되어 있다. 이렇게 해서, 제 2 파형 발생 회로(64)는 초기화 기간에서 주사 전극 SC1~주사 전극 SCn에 인가하는 전압을 상승시킨다.
제 1 파형 발생 회로(66)는, 전계 효과 트랜지스터 Q66과 콘덴서 C66과 저항 R66을 갖고 전압 Vad에 접속된 미러 적분 회로를 가지며, 노드 N0의 전압을 완만하게 하강시키는 하강 경사 파형 전압을 발생시킨다. 그리고, 트랜지스터 Q66의 소스는 전압 Vad의 전원에 접속되고, 트랜지스터 Q66의 드레인은 트랜지스터 Q71과 트랜지스터 Q72의 접속점, 즉 노드 N1에 접속되어 있다. 또한, 제 1 파형 발생 회로(66)는, 전압 Vad에 접속된 트랜지스터 Q68 및 다이오드 D68을 갖고, 노드 N0의 전압을 부(負)의 전압 Vad로 클램핑한다. 그리고, 트랜지스터 Q68의 에미터는 전압 Vad의 전원에 접속되고, 트랜지스터 Q68의 콜렉터는 트랜지스터 Q71과 트랜지스 터 Q72의 노드 N1에 접속되어 있다. 이렇게 해서, 제 1 파형 발생 회로(66)는 초기화 기간에서 주사 전극 SC1~주사 전극 SCn에 인가하는 전압을 하강시킨다.
이와 같이, 주사 전극 구동 회로(43)에서는, 제 1 파형 발생 회로(66)의 출력을 제 1 클램프 스위치와 제 1 분리 스위치의 노드 N1에 접속하고, 제 2 파형 발생 회로(64)의 출력을 제 2 클램프 스위치와 제 2 분리 스위치의 노드 N3에 접속한 구성으로 하고 있다. 따라서, 주사 전극 구동 회로(43)를, 이러한 구성으로 함으로써, 노드 N0의 전압을 상승 경사 파형 전압, 하강 경사 파형 전압, 전압 Vsus, 부의 전압 Vad, 0(V) 등의 전압으로 설정할 수 있다.
다음으로, 주사 전극 구동 회로(43)의 동작을 패널(10)의 구동 방법과 함께 설명한다. 패널(10)은 서브필드법, 즉 1필드 기간을 복수의 서브필드로 분할하고, 서브필드마다 각 방전 셀의 발광·비발광을 제어하는 것에 의해 계조 표시를 행한다. 각각의 서브필드는 초기화 기간, 기입 기간 및 유지 기간을 갖는다.
초기화 기간에서는 초기화 방전을 발생하여, 연속하는 기입 방전에 필요한 벽전하를 각 전극 상에 형성한다. 기입 기간에서는, 기입 전압으로서 주사 전극 SC1~SCn에 주사 펄스를 인가함과 아울러 데이터 전극 D1~데이터 전극 Dm에 선택적으로 기입 펄스를 인가하여, 발광시켜야 할 방전 셀에서 선택적으로 기입 방전을 발생해서 벽전하를 형성한다. 그리고, 유지 기간에서는, 휘도 가중치에 따른 수의 유지 펄스를 표시 전극쌍에 교대로 인가하여, 기입 방전을 발생한 방전 셀에서 유지 방전을 발생시켜 발광시킨다.
도 5는 본 발명의 실시 형태 1에 있어서의 플라즈마 디스플레이 장치의 패 널(10)의 각 전극에 인가하는 구동 전압 파형도이며, 2개의 서브필드의 구동 전압 파형을 나타내고 있다. 또한, 도 6은 본 발명의 실시 형태 1에 있어서의 플라즈마 디스플레이 장치의 주사 전극 구동 회로(43)의 노드 N0, 노드 N1, 노드 N3의 전압 파형을 나타내는 도면이다.
초기화 기간의 전반부에서는, 데이터 전극 D1~데이터 전극 Dm, 유지 전극 SU1~유지 전극 SUn에 각각 0(V)을 인가함과 아울러, 주사 전극 SC1~주사 전극 SCn에는 완만하게 상승하는 상승 경사 파형 전압을 인가한다.
주사 전극 SC1~주사 전극 SCn에 상승 경사 파형 전압을 인가하기 위해서는, 트랜지스터 Q73, 트랜지스터 Q74를 온으로 하여 노드 N0의 전압 VN0을 0(V)로 하고, 스위치부 OUT1~스위치부 OUTn의 트랜지스터 QH1~트랜지스터 QHn을 온으로 하여 주사 전극 SC1~주사 전극 SCn에 전압 Vsc를 인가한다. 다음으로, 트랜지스터 Q74를 오프로 함과 아울러 트랜지스터 Q64를 온으로 하여 미러 적분 회로를 동작시킨다. 그렇게 하면, 노드 N3의 전압 VN3은 제너 다이오드 D64의 제너 전압 Vz만큼의 전압 상승 후, 전압 Vset으로 향하여 완만하게 상승한다. 분리 스위치인 트랜지스터 Q73이 온이기 때문에, 노드 N0의 전압 VN0도 노드 N3의 전압 VN3과 마찬가지로 전압 Vset으로 향하여 완만하게 상승한다. 이렇게 해서 스위치부 OUT1~스위치부 OUTn의 각각이 노드 N0의 전압 VN0에 전압 Vsc를 중첩한 전압을 출력하기 때문에, 주사 전극 SC1~주사 전극 SCn에 전압(Vsc+Vset)으로 향하여 완만하게 상승하는 경사 파형 전압이 인가된다.
여기서, 전력 회수부(75)의 노드 N7, 노드 N8의 전압 VN7, 전압 VN8도 노드 N0과 마찬가지로 전압 Vset으로 향하여 완만하게 상승한다. 가령 이들 노드 N7, 노드 N8이 다이오드로 전압 Vsus로 클램프되어 있다고 가정하면 노드 N0의 전압 VN0은 전압 Vsus 이상으로 상승하는 것은 불가능하다. 그러나, 본 실시 형태에서는, 노드 N7, 노드 N8에는 각각 제 1 댐퍼 콘덴서 C77, 제 2 댐퍼 콘덴서 C78이 접속되어 있을 뿐이기 때문에, 노드 N7, 노드 N8의 전압 VN7, 전압 VN8을 전압 Vsus 이상으로 상승시킬 수 있어, 노드 N0의 전압 VN0도 전압 Vset으로 향하여 완만하게 상승시킬 수 있다.
이 경사 파형 전압이 상승하는 동안에, 주사 전극 SC1~주사 전극 SCn과 유지 전극 SU1~유지 전극 SUn, 데이터 전극 D1~데이터 전극 Dm의 사이에서 각각 미약한 초기화 방전이 일어나 각각의 전극 상에 벽전압이 축적된다. 여기서, 전극 상의 벽전압이란 전극을 덮는 유전체층 상, 보호층 상, 형광체층 상 등에 축적된 벽전하에 의해 발생하는 전압을 나타낸다.
초기화 기간의 후반부에서는, 유지 전극 SU1~유지 전극 SUn에 정(正)의 전압 Ve1을 인가함과 아울러, 주사 전극 SC1~주사 전극 SCn에는 완만하게 하강하는 하강 경사 파형 전압을 인가한다.
주사 전극 SC1~주사 전극 SCn에 하강 경사 파형 전압을 인가하기 전에, 우선 트랜지스터 Q64를 오프로 한다. 그리고, 트랜지스터 Q71, 트랜지스터 Q72를 온으로 하여 노드 N0의 전압 VN0을 전압 Vsus로 변경한다. 그 후, 스위치부 OUT1~스위치부 OUTn의 트랜지스터 QH1~트랜지스터 QHn을 오프, 트랜지스터 QL1~QLn을 온으로 하여 주사 전극 SC1~SCn에 노드 N0의 전압, 즉 전압 Vsus를 인가한다. 그리고 그 후, 트랜지스터 Q71, 트랜지스터 Q73을 오프로 함과 아울러 트랜지스터 Q66을 온으로 하여 미러 적분 회로를 동작시킨다. 그렇게 하면 노드 N1의 전압 VN1은 전압 Vad로 향하여 완만하게 하강한다. 분리 스위치인 트랜지스터 Q72가 온이기 때문에, 노드 N0의 전압 VN0도 노드 N1의 전압 VN1과 마찬가지로 전압 Vad로 향하여 완만하게 하강한다. 이렇게 해서 전압 Vad로 향하여 완만하게 하강하는 경사 파형 전압을 주사 전극 SC1~주사 전극 SCn에 인가한다.
여기서, 전력 회수부(75)의 노드 N7, 노드 N8의 전압 VN7, 전압 VN8도 노드 N0과 마찬가지로 전압 Vad로 향하여 완만하게 하강한다. 가령 이들 노드 N7, 노드 N8이 다이오드에서 GND로 클램핑되어 있다고 가정하면 노드 N0의 전압 VN0은 0(V) 이하로 하강하는 것은 불가능하다. 그러나, 본 실시 형태에서는 노드 N7, 노드 N8에는 각각 제 1 댐퍼 콘덴서 C77, 제 2 댐퍼 콘덴서 C78이 접속되어 있을 뿐이기 때문에, 노드 N7, 노드 N8의 전압 VN7, 전압 VN8을 0(V) 이하로 하강시킬 수 있어, 노드 N0의 전압 VN0도 전압 Vad로 향하여 완만하게 하강시킬 수 있다.
그렇게 하면, 이 경사 파형 전압이 하강하는 동안에, 주사 전극 SC1~주사 전극 SCn과 유지 전극 SU1~유지 전극 SUn, 데이터 전극 D1~데이터 전극 Dm의 사이에서 재차 미약한 초기화 방전이 일어나, 각 전극 상의 벽전압은 기입 동작에 적합한 값으로 조정된다. 또, 본 실시 형태에 있어서는, 벽전압을 미세 조정하기 위해서, 주사 전극 SC1~주사 전극 SCn에 인가하는 전압이 전압 Vad에 도달하기 직전에 전압의 강하를 정지하고 있다.
이렇게 해서 초기화 기간에서는 초기화 방전을 발생하여, 연속하는 기입 방 전에 필요한 벽전하를 각 전극 상에 형성한다. 또, 도 5의 제 2 서브필드의 초기화 기간에 나타낸 바와 같이, 초기화 기간의 전반부를 생략하여도 좋다. 이 경우에는, 직전의 서브필드의 유지 기간에 유지 방전을 행한 방전 셀에서 선택적으로 초기화 방전이 발생한다.
연속하는 기입 기간에서는, 우선 유지 전극 SU1~유지 전극 SUn에 전압 Ve2를 인가하고, 주사 전극 SC1~주사 전극 SCn에 전압(Vad+Vsc)을 인가한다. 그 후, 주사 전극 SC1에 부의 주사 펄스 전압 Vad를 인가함과 아울러, 데이터 전극 D1~데이터 전극 Dm 중 1행째에 발광시켜야 할 방전 셀의 데이터 전극 Dk(k=1~m)에 정의 기입 펄스 전압 Vd를 인가한다.
주사 전극 SC1에 주사 펄스 전압 Vad를 인가하기 위해서는, 우선 트랜지스터 Q68을 온으로 하여 노드 N1의 전압 VN1을 부의 전압 Vad로 한다. 분리 스위치인 트랜지스터 Q72가 온이기 때문에, 노드 N0의 전압 VN0도 노드 N1의 전압 VN1과 마찬가지로 부의 전압 Vad로 된다. 그리고, 스위치부 OUT1~스위치부 OUTn의 트랜지스터 QH1~트랜지스터 QHn을 온, 트랜지스터 QL1~트랜지스터 QLn을 오프로 하여 주사 전극 SC1~주사 전극 SCn에 전압(Vad+Vsc)을 인가한다. 다음으로, 트랜지스터 QH1을 오프로 하고, 트랜지스터 QL1을 온으로 하는 것에 의해, 1행째의 주사 전극 SC1에 부의 주사 펄스 전압 Vad를 인가한다.
그렇게 하면 1행째의 방전 셀 중 기입 펄스를 인가한 방전 셀에서는 기입 방전이 일어나, 각 전극 상에 벽전압을 축적하는 기입 동작이 행해진다. 한편, 기입 펄스 전압 Vd를 인가하지 않은 방전 셀에서는 기입 방전은 발생하지 않는다. 이렇 게 하여 선택적으로 기입 동작을 행한다.
다음으로, 트랜지스터 QH1을 온, 트랜지스터 QL1을 오프로 되돌리고, 트랜지스터 QH2를 오프로 하고, 트랜지스터 QL2를 온으로 하여 2행째의 주사 전극 SC2에 주사 펄스 전압 Vad를 인가함과 아울러, 데이터 전극 D1~데이터 전극 Dm 중 2행째에 발광시켜야 할 방전 셀의 데이터 전극 Dk에 기입 펄스 전압 Vd를 인가한다. 그렇게 하면 2행째의 방전 셀에서 선택적으로 기입 방전이 일어난다. 이상의 기입 동작을 n행째의 방전 셀에 이를 때까지 행한다.
그 후, 트랜지스터 Q68을 오프로 한다. 그리고 트랜지스터 Q73, 트랜지스터 Q74를 온으로 하여 노드 N3의 전압 VN3, 노드 N0의 전압 VN0을 0(V)로 한다. 또 스위치부 OUT1~스위치부 OUTn의 트랜지스터 QH1~트랜지스터 QHn을 오프, 트랜지스터 QL1~트랜지스터 QLn을 온으로 하여 주사 전극 SC1~주사 전극 SCn에 0(V)를 인가한다.
연속하는 유지 기간에서는, 유지 전극 SU1~유지 전극 SUn에 0(V)를 인가하고, 주사 전극 SC1~주사 전극 SCn에 유지 펄스 전압 Vsus를 인가한다. 도 7은 본 발명의 실시 형태 1에 있어서의 플라즈마 디스플레이 장치의 주사 전극 구동 회로(43)의 노드 N0, 노드 N7, 노드 N8의 전압 파형을 나타내는 도면이며, 특히 유지 기간의 전압 파형의 상세를 나타내고 있다.
주사 전극 SC1~주사 전극 SCn에 유지 펄스 전압 Vsus를 인가하기 위해서는, 우선 도 7에 나타낸 시각 t1에서 트랜지스터 Q77을 온으로 한다. 그렇게 하면, 노드 N7의 전압 VN7은 전력 회수용 콘덴서 C76의 전압 Vsus/2와 동일해진다. 그 결 과, 전력 회수용 콘덴서 C76으로부터 트랜지스터 Q77, 역류 방지용 다이오드 D77, 제 1 회수 인덕터 L77 및 트랜지스터 QL1~트랜지스터 QLn을 통해 전류가 흐르기 시작한다. 그리고, 주사 전극 SC1~주사 전극 SCn의 전압이 상승하기 시작한다. 제 1 회수 인덕터 L77과 전극간 용량 Cp는 공진 회로를 형성하고 있기 때문에, 공진 주기의 1/2 시간 경과 후에는 주사 전극 SC1~주사 전극 SCn의 전압이 전압 Vsus 부근까지 상승한다.
여기서 주의해야 할 것은, 전력 회수용 콘덴서 C76과 주사 전극 SCi 사이에 개재되는 스위칭 소자는 트랜지스터 Q77, 트랜지스터 QLi, 및 역류 방지용 다이오드 D77뿐이며, 분리 스위치는 개재되어 있지 않는 점이다. 그렇게 전류 경로에 개재되는 스위칭 소자의 수를 매우 작게 함으로써, 주사 전극 구동 회로(43)의 출력 임피던스를 억제하여, 전력 손실을 억제하고 있다.
그리고, 시각 t2에 있어서, 트랜지스터 Q71을 온으로 한다. 그렇게 하면 노드 N1, 노드 N0의 전압 VN1, 전압 VN0이 전압 Vsus로 되어, 주사 전극 SC1~주사 전극 SCn에 전압 Vsus가 인가된다. 또한, 노드 N7의 전압 VN7도 상승하여 전압 Vsus로 된다.
여기서 주의해야 할 것은, 전원 Vsus와 주사 전극 SCi 사이에 개재되는 스위칭 소자는, 트랜지스터 Q71, 트랜지스터 QLi, 및 다이오드 D72, 또는 트랜지스터 Q71, 트랜지스터 Q72, 트랜지스터 QLi뿐이며, 그 이상의 스위칭 소자는 개재되어 있지 않은 점이다. 이와 같이 전류 경로에 개재되는 스위칭 소자의 수를 매우 적게 함으로써, 주사 전극 구동 회로(43)의 출력 임피던스를 억제하고 있다.
또한, 노드 N0의 전압 VN0이 급격히 전압 Vsus까지 상승하기 때문에 역류 방지용 다이오드 D77이 차단되지만, 제 1 회수 인덕터 L77에는 제 1 댐퍼 콘덴서 C77을 통해 계속 전류가 공급되기 때문에, 노드 N7에 큰 링잉이 발생하는 일은 없다. 가령 제 1 댐퍼 콘덴서 C77이 없다고 가정하면, 제 1 회수 인덕터 L77에 큰 전압이 발생하여, 도 7에 파선으로 나타낸 바와 같은 큰 링잉이 발생한다. 그러나, 본 실시 형태에 있어서는 제 1 댐퍼 콘덴서 C77을 구비함으로써 링잉을 억제하여, 역류 방지용 다이오드 D77에 과대한 전압이 인가되는 일이 없어진다.
이렇게 하여 주사 전극 SC1~주사 전극 SCn의 전압은 강제적으로 전압 Vsus까지 상승하여, 기입 방전을 일으킨 방전 셀에서 유지 방전이 발생한다. 그 후, 트랜지스터 Q77, 트랜지스터 Q71을 오프로 한다.
계속해서 주사 전극 SC1~주사 전극 SCn에 0(V)를 인가하고, 유지 전극 SU1~유지 전극 SUn에 유지 펄스 전압 Vsus를 인가한다.
주사 전극 SC1~주사 전극 SCn에 0(V)를 인가하기 위해서는, 우선 도 7에 나타낸 시각 t3에서 트랜지스터 Q78을 온으로 한다. 그렇게 하면, 노드 N8의 전압 VN8은 전력 회수용 콘덴서 C76의 전압 Vsus/2과 동일해진다. 그 결과, 주사 전극 SC1~주사 전극 SCn으로부터 트랜지스터 QL1~트랜지스터 QLn, 제 2 회수 인덕터 L78, 역류 방지용 다이오드 D78, 트랜지스터 Q78을 통해 전력 회수용 콘덴서 C76으로 전류가 흐르기 시작한다. 그리고, 주사 전극 SC1~주사 전극 SCn의 전압이 하강하기 시작한다. 제 2 회수 인덕터 L78과 전극간 용량 Cp는 공진 회로를 형성하고 있기 때문에, 공진 주기의 1/2 시간 경과 후에는 주사 전극 SC1~주사 전극 SCn의 전압은 0(V) 부근까지 저하된다.
여기서도, 주사 전극 SCi와 전력 회수용 콘덴서 C76 사이에 개재되는 스위칭 소자는 트랜지스터 Q78, 트랜지스터 QLi, 및 역류 방지용 다이오드 D78뿐이며, 분리 스위치는 개재되어 있지 않다. 그렇게 전류 경로에 개재되는 스위칭 소자의 수를 극력 적게 하여 주사 전극 구동 회로(43)의 출력 임피던스를 억제하고 있다.
다음으로, 시각 t4에 있어서, 트랜지스터 Q74를 온으로 한다. 그렇게 하면 노드 N3, 노드 N0의 전압 VN3, 전압 VN0이 전압 0(V)로 되어, 주사 전극 SC1~SCn에 전압 0(V)가 인가된다. 또한, 노드 N8의 전압 VN8도 저하되어 전압 0(V)로 된다.
여기서도, GND와 주사 전극 SCi 사이에 개재되는 스위칭 소자는 트랜지스터 Q74, 트랜지스터 QLi, 및 다이오드 D73, 또는 트랜지스터 Q74, 트랜지스터 Q73, 트랜지스터 QLi뿐이며, 그 이상의 스위칭 소자는 개재되어 있지 않다. 이와 같이 전류 경로에 개재되는 스위칭 소자의 수를 극력 적게 함으로써, 주사 전극 구동 회로(43)의 출력 임피던스를 억제하고 있다.
또한, 노드 N0의 전압 VN0이 급격히 전압 0(V)까지 저하되기 때문에 역류 방지용 다이오드 D78이 차단되지만, 제 2 회수 인덕터 L78에는 제 2 댐퍼 콘덴서 C78을 통해 계속 전류가 공급되기 때문에, 도 7에 파선으로 나타낸 바와 같은 큰 링잉이 노드 N8에 발생하는 일은 없다. 이와 같이 제 2 댐퍼 콘덴서 C78을 구비함으로써 링잉을 억제하여, 역류 방지용 다이오드 D78에 과대한 전압이 인가되지 않게 되어, 내압 열화되는 일이 없어진다.
또, 제 1 댐퍼 콘덴서 C77, 제 2 댐퍼 콘덴서 C78의 용량값을 크게 하는 것 에 의해, 링잉을 억제하는 효과도 커진다. 그러나, 이들의 용량값을 크게 하면 전력 회수의 효율이 저하되어, 무효 전력이 증가한다. 따라서, 제 1 댐퍼 콘덴서 C77, 제 2 댐퍼 콘덴서 C78의 용량은 제 1 회수 인덕터 L77, 제 2 회수 인덕터 L78의 인덕턴스, 역류 방지용 다이오드 D77, 역류 방지용 다이오드 D78의 기생 용량, 리커버리(recovery) 특성 등에 의해 최적으로 설정하는 것이 바람직하다. 본 실시 형태에 있어서는, 제 1 댐퍼 콘덴서 C77, 제 2 댐퍼 콘덴서 C78의 용량을 200㎊~3000㎊ 사이, 예컨대 1000㎊으로 설정하고 있다.
이렇게 하여 주사 전극 SC1~주사 전극 SCn에 0(V)를 인가한다. 그리고, 유지 전극 SU1~SUn에 유지 펄스 전압 Vsus를 인가하면, 기입 방전을 일으킨 방전 셀에서 유지 방전이 발생한다. 그 후, 트랜지스터 Q78, 트랜지스터 Q74를 오프로 한다.
이하 마찬가지로, 주사 전극 SC1~주사 전극 SCn과 유지 전극 SU1~유지 전극 SUn에 교대로 휘도 가중치에 따른 수의 유지 펄스를 인가하여, 표시 전극쌍의 전극간에 전위차를 부여하는 것에 의해, 기입 기간에 있어서 기입 방전을 일으킨 방전 셀에서 유지 방전이 계속하여 행해진다. 또, 본 실시 형태에 있어서는, 유지 기간 동안은 트랜지스터 Q72, 트랜지스터 Q73을 온으로 하고 있다. 계속되는 서브필드의 동작도 거의 동일하기 때문에 설명을 생략한다.
이상에 설명한 바와 같이, 본 실시 형태에 있어서의 주사 전극 구동 회로(43)에서는, 전력 회수용 콘덴서 C76과 주사 전극 SCi 사이에 개재되는 스위칭 소자는 2개의 트랜지스터와 하나의 다이오드뿐이다. 또한, 전압 Vsus의 전원과 주 사 전극 SCi 사이, 및 GND와 주사 전극 SCi 사이에 개재되는 스위칭 소자는 2개의 트랜지스터와 하나의 다이오드, 또는 3개의 트랜지스터뿐이다. 또, 전압 Vset, 전압 Vad의 각 전원과 주사 전극 SCi 사이에 개재되는 스위칭 소자도 2개의 트랜지스터와 하나의 다이오드, 또는 3개의 트랜지스터뿐이다. 이와 같이 본 실시 형태에 있어서는, 각 전류 경로에 개재되는 스위칭 소자의 수를 3개 이하로 함으로써, 주사 전극 구동 회로(43)의 출력 임피던스를 억제하고 있다.
다음으로, 각 스위칭 소자의 내압에 대하여 설명한다. 도 4로부터 명백하듯이, 트랜지스터 Q71 및 다이오드 D71에 인가되는 전압은 전압 Vsus와 노드 N1의 전압 VN1의 차(差)이다. 또한, 트랜지스터 Q72 및 다이오드 D72에 인가되는 전압은 노드 N1의 전압 VN1과 노드 N0의 전압 VN0의 차이다. 그리고, 트랜지스터 Q73 및 다이오드 D73에 인가되는 전압은 노드 N0의 전압 VNO와 노드 N3의 전압 VN3의 차이다. 그리고, 트랜지스터 Q74 및 다이오드 D74에 인가되는 전압은 노드 N1의 전압 VN1과 전압 0(V)의 차이다.
예컨대, 본 실시 형태에서 이용하는 전원의 각 전압값을, 전압 Vset=330(V), 전압 Vsus=190(V), 전압 Vsc=140(V), 전압 Vad=-100(V), 전압 Ve1=160(V), 전압 Ve2=170(V)로 한다. 도 6을 참조하면, 전압 Vsus와 노드 N1의 전압 VN1의 차는 최대 (Vsus-Vad)=290(V)인 것을 알 수 있다. 따라서, 트랜지스터 Q71 및 다이오드 D71로서는, 예컨대 350(V) 내압의 소자를 이용할 수 있다. 또한, 노드 N1의 전압 VN1과 노드 N0의 전압 VN0의 차는 최대 (Vset-Vsus)=140(V)이기 때문에, 트랜지스터 Q72 및 다이오드 D72로서, 예컨대 200(V) 내압의 소자를 이용할 수 있다. 또 한, 노드 N0의 전압 VN0과 노드 N3의 전압 VN3의 차는 최대 (0-Vad)=100(V)이기 때문에, 트랜지스터 Q73 및 다이오드 D73으로서, 예컨대 150(V) 내압의 소자를 이용할 수 있다. 또한, 노드 N3의 전압 VN3과 전압 0(V)의 차는 최대 Vset=330(V)이기 때문에, 트랜지스터 Q74 및 다이오드 D74로서, 예컨대 400(V) 내압의 소자를 이용할 수 있다.
마찬가지로, 제 2 파형 발생 회로(64) 및 제 1 파형 발생 회로(66)에 이용하는 트랜지스터의 내압을 견적되면, 전압 Vset과 노드 N1의 전압 VN1의 차는 최대 (Vset-0)=330(V)이기 때문에, 트랜지스터 Q64로서, 예컨대 400(V) 내압의 소자를 이용할 수 있다. 또한, 전압 Vad와 노드 N3의 전압 VN3의 차는 최대 (Vad-Vsus)=-290(V)이기 때문에, 트랜지스터 Q66, 트랜지스터 Q68로서, 예컨대 350(V) 내압의 소자를 이용할 수 있다.
또한, 제 1 댐퍼 콘덴서 C77, 제 2 댐퍼 콘덴서 C78에 의해 노드 N7, 노드 N8의 링잉이 충분히 억제되어 있는 것으로 하고, 전력 회수부(75)에 이용하는 스위칭 소자의 내압을 견적내면 아래와 같이 된다. 전력 회수용 콘덴서 C76의 전압과 노드 N0의 전압 VN0의 차는 (Vsus/2-Vad)=195(V), (Vsus/2-Vset)=-235(V)이다. 그러나, 전력 회수용 콘덴서 C76의 전압은 0(V)부터 Vsus/2까지 변동할 가능성이 있으므로, 이 마진을 전망하면, 195(V)~-330(V)로 된다. 따라서, 트랜지스터 Q77 및 역류 방지용 다이오드 D78로서, 예컨대 300(V) 내압의 소자, 트랜지스터 Q78 및 역류 방지용 다이오드 D77로서, 예컨대 400(V) 내압의 소자를 각각 이용할 수 있다.
이와 같이, 본 실시 형태에 있어서는, 주사 전극 구동 회로(43)를 구성하는 스위칭 소자의 내압을 높이지 않고, 또한 주사 전극 구동 회로(43)의 출력 임피던스를 낮출 수 있다.
(실시 형태 2)
다음으로, 분리 스위치가 접속되어 있는 노드의 전압이 부정(不定)으로 되는 타이밍에서 분리 스위치에 과대한 전압이 가해지지 않도록, 분리 스위치마다 보호 회로를 추가한 주사 전극 구동 회로를 구비한 플라즈마 디스플레이 장치에 대하여 설명한다.
도 8은 본 발명의 실시 형태 2에 있어서의 플라즈마 디스플레이 장치의 주사 전극 구동 회로(143)의 상세를 나타내는 회로도이다. 실시 형태 1과 동일한 부분에 대해서는 동일한 부호를 부여하고 상세한 설명을 생략한다.
본 실시 형태가 실시 형태 1과 다른 점은, 유지 펄스 발생 회로(162)의, 클램프부(170)의, 제 1 클램프 스위치 Q71과 제 1 분리 스위치 Q72의 노드 N1과, 제 2 클램프 스위치 Q74와 제 2 분리 스위치 Q73의 노드 N3의 사이에, 보호용 콘덴서 C71을 접속하고 있는 점이다. 즉, 노드 N1과 노드 N3 사이에 보호용 콘덴서 C71을 접속하고 있다.
다음으로, 주사 전극 구동 회로(143)의 동작을 패널(10)의 구동 방법과 함께 설명한다.
실시 형태 2에 있어서의 플라즈마 디스플레이 장치의 패널(10)의 각 전극에 인가하는 구동 전압 파형은 도 5에 나타낸 실시 형태 1에 있어서의 구동 전압 파형 과 동일하다. 또한, 도 9는 본 발명의 실시 형태 2에 있어서의 플라즈마 디스플레이 장치의 주사 전극 구동 회로(143)의 노드 N0, 노드 N1, 노드 N3의 전압 파형을 나타내는 도면이다.
초기화 기간의 전반부에서는, 데이터 전극 D1~데이터 전극 Dm, 유지 전극 SU1~유지 전극 SUn에 각각 0(V)를 인가함과 아울러, 주사 전극 SC1~주사 전극 SCn에는 완만하게 상승하는 상승 경사 파형 전압을 인가한다.
주사 전극 SC1~주사 전극 SCn에 상승 경사 파형 전압을 인가하기 위해서는, 트랜지스터 Q73, 트랜지스터 Q74, 트랜지스터 Q72를 온으로 하여 노드 N0의 전압 VN0, 노드 N1의 전압 VN1, 노드 N3의 전압 VN3을 각각 0(V)로 하고, 스위치부 OUT1~스위치부 OUTn의 트랜지스터 QH1~트랜지스터 QHn을 온으로 하여 주사 전극 SC1~주사 전극 SCn에 전압 Vsc를 인가한다. 다음으로 트랜지스터 Q74, 트랜지스터 Q72를 오프로 함과 아울러 트랜지스터 Q64를 온으로 하여 미러 적분 회로를 동작시킨다. 그렇게 하면 노드 N3의 전압 VN3은 제너 다이오드 D64의 제너 전압 Vz분만큼의 전압 상승 후, 전압 Vset으로 향하여 완만하게 상승한다. 분리 스위치인 트랜지스터 Q73이 온이기 때문에, 노드 N0의 전압 VN0도 노드 N3의 전압 VN3과 마찬가지로 전압 Vset으로 향하여 완만하게 상승한다. 이렇게 해서 스위치부 OUT1~스위치부 OUTn의 각각이 노드 N0의 전압 VN0에 전압 Vsc를 중첩한 전압을 출력하기 때문에, 주사 전극 SC1~주사 전극 SCn에 전압(Vsc+ Vset)으로 향하여 완만하게 상승하는 경사 파형 전압이 인가된다.
이 때, 노드 N1에 접속되어 있는 트랜지스터 Q71, 트랜지스터 Q72, 트랜지스 터 Q66, 트랜지스터 Q68은 모두 오프이다. 그러나, 본 실시 형태에 있어서는, 노드 N1과 노드 N3 사이에 보호용 콘덴서 C71이 접속되어 있기 때문에 노드 N1의 전압 VN1이 부정(不定)으로 되는 일은 없다. 노드 N1의 전압 VN1의 변화분은 노드 N3의 전압 VN3의 변화분을 노드 N1과 각 전원 사이에 생기는 부유 용량과 보호용 콘덴서 C71의 용량 및 그것에 병렬하는 부유 용량으로 용량 분할한 전압과 동일하다. 노드 N3의 전압 VN3은 전압 Vset으로 향하여 완만하게 상승하는 전압과 동일하기 때문에, 노드 N1의 전압 VN1도 완만하게 상승한다. 부유 용량이 트랜지스터에 의해 생긴다고 가정하여, 보호용 콘덴서 C71의 용량값을 Cc71로 나타내고, 트랜지스터 Q71, 트랜지스터 Q72, 트랜지스터 Q66, 트랜지스터 Q68의 부유 용량의 값을 각각 Cq71, Cq72, Cq66, Cq68로 나타내면, 노드 N1의 전압 VN1은,
VN1=VN0·(Cq72+C71)/(Cq66+Cq68+Cq71+Cq72+Cc71)
여기서, 트랜지스터 Q72, 트랜지스터 Q66, 트랜지스터 Q68의 부유 용량이 작다고 가정하면,
VN1≒VN0·Cc71/(Cq71+Cc71)
으로 되어, 노드 N1의 전압 VN1도 완만하게 상승하는 것을 알 수 있다. 단, 다이오드 D71의 기능에 의해, 전압 VN1이 전압 Vsus를 초과하는 일은 없다.
이와 같이 보호용 콘덴서 C71을 마련하는 것에 의해, 노드 N1과 노드 N0의 전압차(VN1-VN0)를 작게 할 수 있어, 분리 스위치인 트랜지스터 Q72의 내압을 낮출 수 있다.
이 경사 파형 전압이 상승하는 동안에, 주사 전극 SC1~주사 전극 SCn과 유지 전극 SU1~유지 전극 SUn, 데이터 전극 D1~데이터 전극 Dm의 사이에서 각각 미약한 초기화 방전이 일어나 각각의 전극 상에 벽전압이 축적된다.
초기화 기간의 후반부에서는, 유지 전극 SU1~유지 전극 SUn에 정의 전압 Ve1을 인가함과 아울러, 주사 전극 SC1~주사 전극 SCn에는 완만하게 하강하는 하강 경사 파형 전압을 인가한다.
주사 전극 SC1~주사 전극 SCn에 하강 경사 파형 전압을 인가하기 전에, 우선 트랜지스터 Q64를 오프로 한다. 그리고, 트랜지스터 Q71, 트랜지스터 Q72를 온으로 하여 노드 N0의 전압 VN0, 노드 N1의 전압 VN1, 노드 N3의 전압 VN3을 각각 전압 Vsus로 변경한다. 그 후, 스위치부 OUT1~스위치부 OUTn의 트랜지스터 QH1~트랜지스터 QHn을 오프, 트랜지스터 QL1~트랜지스터 QLn을 온으로 하여 주사 전극 SC1~주사 전극 SCn에 노드 N0의 전압, 즉 전압 Vsus를 인가한다. 그리고 그 후, 트랜지스터 Q71, 트랜지스터 Q73을 오프로 함과 아울러 트랜지스터 Q66을 온으로 하여 미러 적분 회로를 동작시킨다. 그렇게 하면 노드 N1의 전압 VN1은 전압 Vad로 향하여 완만하게 하강한다. 분리 스위치인 트랜지스터 Q72가 온이기 때문에, 노드 N0의 전압 VN0도 노드 N1의 전압 VN1과 마찬가지로 전압 Vad로 향하여 완만하게 하강한다. 이렇게 해서 전압 Vad로 향하여 완만하게 하강하는 경사 파형 전압을 SC1~주사 전극 SCn에 인가한다.
이 때, 노드 N3에 접속되어 있는 트랜지스터 Q73, 트랜지스터 Q74, 트랜지스터 Q64는 모두 오프이다. 그러나, 본 실시 형태에 있어서는, 노드 N3과 노드 N1 사이에 보호용 콘덴서 C71이 접속되어 있기 때문에 노드 N3의 전압 VN3이 부정(不 定)으로 되는 일은 없다. 노드 N3의 전압 VN3의 변화분은 노드 N1의 전압 VN1의 변화분을 노드 N3과 각 전원 사이에 생기는 부유 용량과 보호용 콘덴서 C71의 용량 및 그것에 병렬하는 부유 용량으로 용량 분할한 전압과 동일하다. 노드 N1의 전압 VN1은 전압 Vad로 향하여 완만하게 하강하는 전압과 동일하기 때문에, 노드 N3의 전압 VN3도 완만하게 하강한다. 여기서도 부유 용량이 트랜지스터에 의해 생긴다고 가정하여, 보호용 콘덴서 C71의 용량값을 Cc71로 나타내고, 트랜지스터 Q73, 트랜지스터 Q74, 트랜지스터 Q64의 부유 용량의 값을 각각 Cq73, Cq74, Cq64로 나타내면, 노드 N3의 전압 VN3은,
VN3=(VN0-Vsus)·(Cq73+Cc71)/(Cq64+Cq74+Cq73+Cc71)+Vsus
여기서, 트랜지스터 Q73, 트랜지스터 Q64의 부유 용량이 작다고 가정하면,
VN3≒(VN0-Vsus)·Cc71/(Cq74+Cc71)+Vsus
로 되어, 노드 N3의 전압 VN3도 완만하게 하강하는 것을 알 수 있다. 단, 다이오드 D74의 기능에 의해, 전압 VN1이 0(V)보다 저하하는 일은 없다.
이와 같이 보호용 콘덴서 C71을 마련하는 것에 의해 노드 N3과 노드 N0의 전압차(VN3-VN0)를 작게 할 수 있어, 분리 스위치인 트랜지스터 Q73의 내압을 낮출 수 있다.
그렇게 하면, 이 경사 파형 전압이 하강하는 동안에, 주사 전극 SC1~주사 전극 SCn과 유지 전극 SU1~유지 전극 SUn, 데이터 전극 D1~데이터 전극 Dm의 사이에서 다시 미약한 초기화 방전이 일어나, 각 전극 상의 벽전압은 기입 동작에 적합한 값으로 조정된다. 또, 본 실시 형태에 있어서는, 벽전압을 미세 조정하기 위해서, 주사 전극 SC1~주사 전극 SCn에 인가하는 전압이 전압 Vad에 도달하기 직전에 전압의 강하를 정지하고 있다.
이렇게 하여 초기화 기간에서는 초기화 방전을 발생하여, 계속되는 기입 방전에 필요한 벽전하를 각 전극 상에 형성한다. 또, 도 5의 제 2 서브필드의 초기화 기간에 나타낸 바와 같이, 초기화 기간의 전반부를 생략할 수도 있다. 이 경우에는, 직전의 서브필드의 유지 기간에 유지 방전을 행한 방전 셀에서 선택적으로 초기화 방전이 발생한다.
이와 같이 본 실시 형태에 있어서는, 보호용 콘덴서 C71을 노드 N1과 노드 N3 사이에 접속함으로써, 기입 기간의 전반부에서는, 보호용 콘덴서 C71이 트랜지스터 Q72의 내압을 낮추는 보호용 콘덴서로서 기능한다. 또한, 기입 기간의 후반부에서는, 보호용 콘덴서 C71이 트랜지스터 Q73의 내압을 낮추는 보호용 콘덴서로서 기능한다. 이와 같이, 본 실시 형태에 있어서는 하나의 보호용 콘덴서 C71을 마련하는 것만으로, 트랜지스터 Q72 및 트랜지스터 Q73의 2개의 분리 스위치의 내압을 낮출 수 있다.
또, 보호용 콘덴서 C71의 용량값을 크게 하면, 노드 N1과 노드 V0의 전압차(VN1-VN0), 및 노드 N3과 노드 V0의 전압차(VN3-VN0)를 작게 할 수 있기 때문에, 트랜지스터 Q72, 트랜지스터 Q73의 내압을 낮춘다는 관점에서는 유리하다. 그러나, 보호용 콘덴서 C71의 용량값을 지나치게 크게 하면 트랜지스터 Q72, 트랜지스터 Q73의 턴 온시에 발생하는 피크 전류가 커지는 등, 소비 전력도 커진다. 본 실시 형태에 있어서는, 보호용 콘덴서 C71의 용량값을 1㎋~50㎋ 사이의 값, 예컨대 20㎋으로 설정하고 있지만, 이 값은 각 트랜지스터의 부유 용량의 값이나 턴 온시에 발생하는 피크 전류, 소비 전력의 허용 범위 등에 근거하여 최적으로 설정하는 것이 바람직하다.
계속되는 기입 기간 및 유지 기간의 동작은 실시 형태 1과 동일하기 때문에 설명을 생략한다.
또, 실시 형태 1 및 실시 형태 2에 있어서는, 주사 전극 구동 회로(143)는, 제 1 파형 발생 회로(66)의 출력을 노드 N1에 접속하고, 제 2 파형 발생 회로(64)의 출력을 노드 N3에 접속한 구성인 것으로 하여 설명하였다. 그러나, 본 실시 형태는 반드시 이 구성에 한정되는 것은 아니다.
(실시 형태 3)
도 10은 본 발명의 실시 형태 3에 있어서의 플라즈마 디스플레이 장치의 주사 전극 구동 회로(243)의 상세를 나타내는 회로도이다. 주사 전극 구동 회로(243)는 도 4에 나타낸 주사 전극 구동 회로(43)와 마찬가지로, 주사 펄스 발생 회로(60)와, 유지 펄스 발생 회로(262)와, 제 2 파형 발생 회로(64)와, 제 1 파형 발생 회로(66)를 구비하고 있다. 도 10에 나타낸 실시 형태 3에 있어서의 주사 전극 구동 회로(243)가 도 8에 나타낸 실시 형태 2에 있어서의 주사 전극 구동 회로(143)와 다른 점은, 제 1 파형 발생 회로(66)의 출력을, 유지 펄스 발생 회로(262)로부터 유지 펄스가 출력되는 노드 N0에 접속한 구성인 점이다. 그 외의 구성은 동일하기 때문에, 동일한 부호를 부여하고, 그 구성과 동작의 상세한 설명 은 생략한다. 또, 제 2 파형 발생 회로(64)의 출력을 제 2 클램프 스위치(74)와 제 2 분리 스위치(73)의 노드 N3에 접속하고 있는 것은, 도 4에 나타낸 실시 형태 1에 있어서의 주사 전극 구동 회로(43) 및 도 8에 나타낸 실시 형태 2에 있어서의 주사 전극 구동 회로(143)와 동일하다.
이러한 구성으로 하면, 도 6 및 도 9로부터 명백하듯이, 제 1 파형 발생 회로(66)에 이용하는 트랜지스터의 내압은 높아진다. 즉, 전압 Vad와 노드 N0의 전압 VN0의 차는 최대 (Vsc+Vset-Vad)=430(V)이기 때문에, 트랜지스터 Q66, 트랜지스터 Q68로서, 예컨대 600(V) 내압의 소자를 이용해야 한다.
그러나, 이와 같이 구성으로 하면, 실시 형태 1 및 실시 형태 2와 같이, 전력 회수용 콘덴서 C76과 주사 전극 SCi 사이에 개재되는 스위칭 소자는 2개의 트랜지스터와 하나의 다이오드뿐이다. 또한, 전압 Vsus의 전원과 주사 전극 SCi 사이, 및 GND와 주사 전극 SCi 사이에 개재되는 스위칭 소자는 2개의 트랜지스터와 하나의 다이오드, 또는 3개의 트랜지스터뿐이다. 또 전압 Vset, 전압 Vad의 각 전원과 주사 전극 SCi 사이에 개재되는 스위칭 소자도 2개의 트랜지스터와 하나의 다이오드, 또는 3개의 트랜지스터뿐이다. 이와 같이 본 실시 형태에 있어서도, 각 전류 경로에 개재되는 스위칭 소자의 수를 3개 이하로 함으로써, 주사 전극 구동 회로(243)의 출력 임피던스를 억제하고 있다.
또한, 실시 형태 1 및 실시 형태 2와 같이, 트랜지스터 Q71 및 다이오드 D71로서는, 예컨대 350(V) 내압의 소자를 이용할 수 있다. 또한, 트랜지스터 Q72 및 다이오드 D72로서, 예컨대 200(V) 내압의 소자를 이용할 수 있다. 또한, 트랜지스 터 Q73 및 다이오드 D73으로서, 예컨대 150(V) 내압의 소자를 이용할 수 있다. 또한, 트랜지스터 Q74 및 다이오드 D74로서, 예컨대 400(V) 내압의 소자를 이용할 수 있다.
또한, 트랜지스터 Q77 및 역류 방지용 다이오드 D78로서, 예컨대 300(V) 내압의 소자, 트랜지스터 Q78 및 역류 방지용 다이오드 D77로서, 예컨대 400(V) 내압의 소자를 각각 이용할 수 있다.
이와 같이, 실시 형태 3에 있어서는, 트랜지스터 Q66, 트랜지스터 Q68을 제외하고, 주사 전극 구동 회로(243)를 구성하는 스위칭 소자의 내압을 높이지 않고, 또한 주사 전극 구동 회로(243)의 출력 임피던스를 낮출 수 있다.
또한, 보호용 콘덴서 C71을 제 1 클램프 스위치 Q71과 제 1 분리 스위치 Q72의 노드 N1과, 제 2 클램프 스위치 Q74와 제 2 분리 스위치 Q73의 노드 N3의 사이에 접속함으로써, 기입 기간의 전반부에서는, 보호용 콘덴서 C71이 트랜지스터 Q72의 내압을 낮추는 보호용 콘덴서로서 기능하고, 기입 기간의 후반부에서는, 보호용 콘덴서 C71이 트랜지스터 Q73의 내압을 낮추는 보호용 콘덴서로서 기능한다. 이와 같이 하나의 보호용 콘덴서 C71을 마련하는 것만으로, 트랜지스터 Q72 및 트랜지스터 Q73의 2개의 분리 스위치의 내압을 낮출 수 있다.
또, 전술한 바와 같이 본 실시 형태에 있어서의 플라즈마 디스플레이 장치는, 제 1 클램프 스위치, 제 1 분리 스위치, 제 2 클램프 스위치, 제 2 분리 스위치는 각각 절연 게이트 바이폴라 트랜지스터 또는 전계 효과 트랜지스터를 이용할 수 있다. 즉, 제 1 클램프 스위치의 에미터 또는 소스와 제 1 분리 스위치의 에미 터 또는 소스를 접속하고, 제 2 클램프 스위치의 콜렉터 또는 드레인과 제 2 분리 스위치의 콜렉터 또는 드레인을 접속하면 된다.
또한, 전술한 바와 같이 본 실시 형태에 있어서의 플라즈마 디스플레이 장치의 유지 펄스 발생 회로(62)는 클램프부(70)와 전력 회수부(75)를 구비하고 있다. 그리고, 전력 회수부(75)는, 전력 회수용 콘덴서 C76과, 전력 회수용 콘덴서 C76으로부터 주사 전극 SC1~주사 전극 SCn으로 전류를 흘리는 전류 경로를 형성하기 위해 직렬로 접속된 제 1 회수 스위치로서의 트랜지스터 Q77, 역류 방지용 다이오드 D77 및 제 1 회수 인덕터 L77과, 주사 전극 SC1~주사 전극 SCn으로부터 전력 회수용 콘덴서 C76으로 전류를 흘리는 전류 경로를 형성하기 위해 직렬로 접속된 제 2 회수 스위치로서의 트랜지스터 Q78, 역류 방지용 다이오드 D78 및 제 2 회수 인덕터 L78을 갖고 있다. 그리고, 전극간 용량 Cp와 제 1 회수 인덕터 L77 또는 제 2 회수 인덕터 L78을 LC 공진시켜 유지 펄스의 상승 및 하강을 행한다. 또, 역류 방지용 다이오드 D77과 제 1 회수 인덕터 L77을 접속한 노드를 「노드 N7」이라고 칭하고, 역류 방지용 다이오드 D78과 제 2 회수 인덕터 L78을 접속한 노드를 「노드 N8」이라고 칭한다. 또한 전력 회수부(75)는 링잉을 억제하기 위해서, 제 1 회수 스위치와 제 1 회수 인덕터 L77의 노드 N7에 접속된 제 1 댐퍼 콘덴서 C77과, 제 2 회수 스위치와 제 2 회수 인덕터 L78의 노드 N8에 접속된 제 2 댐퍼 콘덴서 C78을 갖는다. 이러한 구성에 의해, 역류 방지용 다이오드 D77, 역류 방지용 다이오드 D78에 과대한 전압이 인가되지 않도록 링잉을 억제할 수 있다.
또한, 전술한 바와 같이 본 실시 형태에 있어서의 플라즈마 디스플레이 장치 의 제 1 파형 발생 회로(66) 및 제 2 파형 발생 회로(64) 중 적어도 한쪽은 미러 적분 회로를 포함하더라도 좋다.
또, 본 실시 형태에 있어서 이용한 구체적인 각 수치는, 단지 일례를 든 것에 불과하며, 패널의 특성이나 플라즈마 디스플레이 장치의 사양 등에 맞추어, 적절히 최적의 값으로 설정하는 것이 바람직하다.
본 발명은, 주사 전극 구동 회로를 구성하는 스위칭 소자의 내압을 높이지 않고, 또한 출력 임피던스를 낮출 수 있기 때문에, 플라즈마 디스플레이 장치로서 유용하다.

Claims (8)

  1. 주사 전극과 유지 전극과 데이터 전극을 갖는 플라즈마 디스플레이 패널과, 상기 주사 전극에 인가하는 구동 파형을 발생하는 주사 전극 구동 회로를 구비한 플라즈마 디스플레이 장치로서,
    상기 주사 전극 구동 회로는,
    상기 주사 전극에 인가하는 유지 펄스를 발생하는 유지 펄스 발생 회로와,
    초기화 기간에서 상기 주사 전극에 인가하는 전압을 하강시키는 제 1 파형 발생 회로와,
    초기화 기간에서 상기 주사 전극에 인가하는 전압을 상승시키는 제 2 파형 발생 회로를 구비하고,
    상기 유지 펄스 발생 회로는,
    상기 유지 펄스를 발생시키는 유지 전원의 고(高)전압측의 전압으로 출력을 클램핑(clamping)하는 제 1 클램프 스위치와,
    상기 제 1 클램프 스위치에 직렬로 접속된 제 1 분리 스위치와,
    상기 유지 전원의 저전압측의 전압으로 출력을 클램핑하는 제 2 클램프 스위치와,
    상기 제 2 클램프 스위치에 직렬로 접속된 제 2 분리 스위치를 구비하며,
    상기 제 1 파형 발생 회로의 출력을 상기 유지 펄스 발생 회로로부터 상기 유지 펄스가 출력되는 노드(節點; node)에 접속하고, 상기 제 2 파형 발생 회로의 출력을 상기 제 2 클램프 스위치와 상기 제 2 분리 스위치의 노드에 접속한 것
    을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 1 클램프 스위치, 상기 제 1 분리 스위치, 상기 제 2 클램프 스위치, 상기 제 2 분리 스위치는 각각 절연 게이트 바이폴라 트랜지스터 또는 전계 효과 트랜지스터이고,
    상기 제 1 클램프 스위치의 에미터 또는 소스와 상기 제 1 분리 스위치의 에미터 또는 소스를 접속하고, 상기 제 2 클램프 스위치의 콜렉터 또는 드레인과 상기 제 2 분리 스위치의 콜렉터 또는 드레인을 접속한 것
    을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 유지 펄스 발생 회로는,
    전력 회수용 콘덴서와,
    상기 전력 회수용 콘덴서로부터 상기 주사 전극으로 전류를 흘리는 전류 경로를 형성하기 위해 직렬로 접속된 제 1 회수 스위치 및 제 1 회수 인덕터와,
    상기 주사 전극으로부터 상기 전력 회수용의 콘덴서로 전류를 흘리는 전류 경로를 형성하기 위해 직렬로 접속된 제 2 회수 스위치 및 제 2 회수 인덕터와,
    상기 제 1 회수 스위치와 상기 제 1 회수 인덕터의 노드에 접속된 제 1 댐퍼 콘덴서(first damper capacitor)와,
    상기 제 2 회수 스위치와 상기 제 2 회수 인덕터의 노드에 접속된 제 2 댐퍼 콘덴서를 구비한 것
    을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 제 1 파형 발생 회로 및 상기 제 2 파형 발생 회로 중 적어도 한쪽은 미러 적분 회로를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 제 1 클램프 스위치와 상기 제 1 분리 스위치의 노드와, 상기 제 2 클램프 스위치와 상기 제 2 분리 스위치의 노드 사이에, 보호용 콘덴서를 접속한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 주사 전극과 유지 전극과 데이터 전극을 갖는 플라즈마 디스플레이 패널과, 상기 주사 전극에 인가하는 구동 파형을 발생하는 주사 전극 구동 회로를 구비한 플라즈마 디스플레이 장치로서,
    상기 주사 전극 구동 회로는,
    상기 주사 전극에 인가하는 유지 펄스를 발생하는 유지 펄스 발생 회로와,
    초기화 기간에서 상기 주사 전극에 인가하는 전압을 하강시키는 제 1 파형 발생 회로와,
    초기화 기간에서 상기 주사 전극에 인가하는 전압을 상승시키는 제 2 파형 발생 회로를 구비하고,
    상기 유지 펄스 발생 회로는,
    상기 유지 펄스를 발생시키는 유지 전원의 고전압측의 전압으로 출력을 클램핑하는 제 1 클램프 스위치와,
    상기 제 1 클램프 스위치에 직렬로 접속된 제 1 분리 스위치와,
    상기 유지 전원의 저전압측의 전압으로 출력을 클램핑하는 제 2 클램프 스위치와,
    상기 제 2 클램프 스위치에 직렬로 접속된 제 2 분리 스위치를 구비하며,
    상기 제 1 파형 발생 회로의 출력을 상기 제 1 클램프 스위치와 상기 제 1 분리 스위치의 노드에 접속하고, 상기 제 2 파형 발생 회로의 출력을 상기 제 2 클램프 스위치와 상기 제 2 분리 스위치의 노드에 접속한 것
    을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 유지 펄스 발생 회로는,
    전력 회수용 콘덴서와,
    상기 전력 회수용 콘덴서로부터 상기 주사 전극으로 전류를 흘리는 전류 경로를 형성하기 위해 직렬로 접속된 제 1 회수 스위치 및 제 1 회수 인덕터와,
    상기 주사 전극으로부터 상기 전력 회수용의 콘덴서로 전류를 흘리는 전류 경로를 형성하기 위해 직렬로 접속된 제 2 회수 스위치 및 제 2 회수 인덕터와,
    상기 제 1 회수 스위치와 상기 제 1 회수 인덕터의 노드에 접속된 제 1 댐퍼 콘덴서와,
    상기 제 2 회수 스위치와 상기 제 2 회수 인덕터의 노드에 접속된 제 2 댐퍼 콘덴서를 구비한 것
    을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제 6 항에 있어서,
    상기 제 1 클램프 스위치와 상기 제 1 분리 스위치의 노드와, 상기 제 2 클램프 스위치와 상기 제 2 분리 스위치의 노드 사이에, 보호용 콘덴서를 접속한 것을 특징으로 하는 플라즈마 디스플레이 장치.
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