JP2001022321A - 表示パネルの駆動装置 - Google Patents
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- G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery
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Abstract
(57)【要約】
【課題】 画素データパルス発生時の電力消費量を低減
可能な表示パネルの駆動装置を提供することを目的とす
る。 【解決手段】 コンデンサに蓄積されている電荷を放電
せしめてこれを電源ラインに供給し、次に、上記電源ラ
インに電源電位を印加し、その後、表示パネルの列電極
上に蓄積された電荷を上記電源ラインを介して上記コン
デンサに充電せしめ、最後に上記電源ラインを所定の短
期間だけ接地せしめる。この際、映像信号に応じて上記
電源ラインと列電極とを所定期間だけ接続することによ
りこの列電極上に画素データパルスを発生せしめる。
可能な表示パネルの駆動装置を提供することを目的とす
る。 【解決手段】 コンデンサに蓄積されている電荷を放電
せしめてこれを電源ラインに供給し、次に、上記電源ラ
インに電源電位を印加し、その後、表示パネルの列電極
上に蓄積された電荷を上記電源ラインを介して上記コン
デンサに充電せしめ、最後に上記電源ラインを所定の短
期間だけ接地せしめる。この際、映像信号に応じて上記
電源ラインと列電極とを所定期間だけ接続することによ
りこの列電極上に画素データパルスを発生せしめる。
Description
【０００１】
【発明の属する技術分野】本発明は、交流駆動型プラズ
マディスプレイパネル、又はエレクトロルミネセンスデ
ィスプレイパネルの如き表示パネルを駆動する駆動装置
に関する。
マディスプレイパネル、又はエレクトロルミネセンスデ
ィスプレイパネルの如き表示パネルを駆動する駆動装置
に関する。
【０００２】
【背景技術】現在、壁掛ＴＶとして、プラズマディスプ
レイパネル、又はエレクトロルミネセンスディスプレイ
パネル等の如き容量性発光素子をマトリクス状に配列し
てなる表示パネルを用いた表示装置が製品化されてい
る。図１は、かかる表示パネルとしてプラズマディスプ
レイパネルを用いた表示装置の概略構成を示す図であ
る。
レイパネル、又はエレクトロルミネセンスディスプレイ
パネル等の如き容量性発光素子をマトリクス状に配列し
てなる表示パネルを用いた表示装置が製品化されてい
る。図１は、かかる表示パネルとしてプラズマディスプ
レイパネルを用いた表示装置の概略構成を示す図であ
る。
【０００３】図１において、プラズマディスプレイパネ
ルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の
各行（第１行〜第ｎ行）に対応した行電極対を為す行電
極Ｙ 1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１
０には、上記行電極対に直交し、かつ図示せぬ誘電体層
及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）
に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対
の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１
画素を担う放電セルが形成される。
ルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の
各行（第１行〜第ｎ行）に対応した行電極対を為す行電
極Ｙ 1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１
０には、上記行電極対に直交し、かつ図示せぬ誘電体層
及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）
に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対
の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１
画素を担う放電セルが形成される。
【０００４】この際、各放電セルは、その放電セル内に
おいて放電が生起されるか否かにより、"発光"及び"非
発光"の２つの状態しかもたない。すなわち、最低輝度
(非発光状態)、及び最高輝度(発光状態)の２階調分の輝
度しか表現出来ないのである。そこで、このような発光
素子を有するＰＤＰ１０に対して、入力された映像信号
に対応した中間調の輝度を得るべく、駆動装置１００
は、サブフィールド法を用いた階調駆動を実施する。
おいて放電が生起されるか否かにより、"発光"及び"非
発光"の２つの状態しかもたない。すなわち、最低輝度
(非発光状態)、及び最高輝度(発光状態)の２階調分の輝
度しか表現出来ないのである。そこで、このような発光
素子を有するＰＤＰ１０に対して、入力された映像信号
に対応した中間調の輝度を得るべく、駆動装置１００
は、サブフィールド法を用いた階調駆動を実施する。
【０００５】サブフィールド法では、入力された映像信
号を各画素毎に対応したＮビットの画素データに変換
し、このＮビットのビット桁各々に対応させて、１フィ
ールドの表示期間をＮ個のサブフィールドに分割する。
各サブフィールドには、そのサブフィールドの重み付け
に対応した放電実行回数が夫々割り当ててあり、映像信
号に応じたサブフィールドにおいてのみでこの放電を選
択的に生起させる。この際、各サブフィールドで生起さ
れた放電回数の合計(１フィールド表示期間内での)によ
り、映像信号に対応した中間調の輝度が得られるのであ
る。
号を各画素毎に対応したＮビットの画素データに変換
し、このＮビットのビット桁各々に対応させて、１フィ
ールドの表示期間をＮ個のサブフィールドに分割する。
各サブフィールドには、そのサブフィールドの重み付け
に対応した放電実行回数が夫々割り当ててあり、映像信
号に応じたサブフィールドにおいてのみでこの放電を選
択的に生起させる。この際、各サブフィールドで生起さ
れた放電回数の合計(１フィールド表示期間内での)によ
り、映像信号に対応した中間調の輝度が得られるのであ
る。
【０００６】尚、かかるサブフィールド法を利用して実
際にＰＤＰを階調駆動する方法として、選択消去アドレ
ス法が知られている。図２は、かかる選択消去アドレス
法に基づく階調駆動を実施する際に、駆動装置１００
が、１サブフィールド内においてＰＤＰ１０の列電極及
び行電極に印加する各種駆動パルスの印加タイミングを
示す図である。
際にＰＤＰを階調駆動する方法として、選択消去アドレ
ス法が知られている。図２は、かかる選択消去アドレス
法に基づく階調駆動を実施する際に、駆動装置１００
が、１サブフィールド内においてＰＤＰ１０の列電極及
び行電極に印加する各種駆動パルスの印加タイミングを
示す図である。
【０００７】先ず、駆動装置１００は、負極性のリセッ
トパルスＲＰxを行電極Ｘ1〜Ｘn、更に正極性のリセッ
トパルスＲＰYを行電極Ｙ1〜Ｙn各々に同時に印加する
(一斉リセット行程Ｒｃ)。これらリセットパルスＲＰx
及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電
セルがリセット放電されて、各放電セル内には一様に所
定量の壁電荷が形成される。これにより、全ての放電セ
ルは一旦、"発光セル"に初期設定される。
トパルスＲＰxを行電極Ｘ1〜Ｘn、更に正極性のリセッ
トパルスＲＰYを行電極Ｙ1〜Ｙn各々に同時に印加する
(一斉リセット行程Ｒｃ)。これらリセットパルスＲＰx
及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電
セルがリセット放電されて、各放電セル内には一様に所
定量の壁電荷が形成される。これにより、全ての放電セ
ルは一旦、"発光セル"に初期設定される。
【０００８】次に、駆動装置１００は、入力された映像
信号を各画素毎の例えば８ビットの画素データに変換す
る。駆動装置１００は、かかる画素データを各ビット桁
毎に分割して画素データビットを求め、この画素データ
ビットの論理レベルに応じたパルス電圧を有する画素デ
ータパルスを発生する。駆動装置１００は、かかる画素
データパルスを１行分毎(ｍ個)にグループ化した、第１
行〜第ｎ行各々に対応した画素データパルス群ＤＰ1〜
ＤＰnを、図２に示されるように順次、列電極Ｚ 1-mに印
加して行く。尚、駆動装置１００は、上記画素データビ
ットが例えば論理レベル"１"である場合には高電圧、論
理レベル"０"である場合には低電圧(０ボルト)の画素デ
ータパルスを発生する。更に、駆動装置１００は、上記
画素データパルス群ＤＰ各々の印加タイミングにて、図
２に示されるが如き走査パルスＳＰを発生し、これを行
電極Ｙ1〜Ｙnへと順次印加して行く(画素データ書込行
程Ｗｃ)。
信号を各画素毎の例えば８ビットの画素データに変換す
る。駆動装置１００は、かかる画素データを各ビット桁
毎に分割して画素データビットを求め、この画素データ
ビットの論理レベルに応じたパルス電圧を有する画素デ
ータパルスを発生する。駆動装置１００は、かかる画素
データパルスを１行分毎(ｍ個)にグループ化した、第１
行〜第ｎ行各々に対応した画素データパルス群ＤＰ1〜
ＤＰnを、図２に示されるように順次、列電極Ｚ 1-mに印
加して行く。尚、駆動装置１００は、上記画素データビ
ットが例えば論理レベル"１"である場合には高電圧、論
理レベル"０"である場合には低電圧(０ボルト)の画素デ
ータパルスを発生する。更に、駆動装置１００は、上記
画素データパルス群ＤＰ各々の印加タイミングにて、図
２に示されるが如き走査パルスＳＰを発生し、これを行
電極Ｙ1〜Ｙnへと順次印加して行く(画素データ書込行
程Ｗｃ)。
【０００９】この際、走査パルスＳＰが印加された"行"
と、高電圧の画素データパルスが印加された"列"との交
差部の放電セルにのみ放電（選択消去放電）が生じ、そ
の放電セル内に残存していた壁電荷が選択的に消去され
る。これにより、上記一斉リセット行程Ｒｃにおいて"
発光セル"の状態に初期化された放電セルは、"非発光セ
ル"に推移する。一方、走査パルスＳＰが印加されたも
のの、低電圧の画素データパルスが印加された"行"及
び"列"に交叉して形成されている放電セルには前述した
如き選択消去放電は生起されず、上記一斉リセット行程
Ｒｃにて初期化された状態、つまり"発光セル"の状態が
保持される。
と、高電圧の画素データパルスが印加された"列"との交
差部の放電セルにのみ放電（選択消去放電）が生じ、そ
の放電セル内に残存していた壁電荷が選択的に消去され
る。これにより、上記一斉リセット行程Ｒｃにおいて"
発光セル"の状態に初期化された放電セルは、"非発光セ
ル"に推移する。一方、走査パルスＳＰが印加されたも
のの、低電圧の画素データパルスが印加された"行"及
び"列"に交叉して形成されている放電セルには前述した
如き選択消去放電は生起されず、上記一斉リセット行程
Ｒｃにて初期化された状態、つまり"発光セル"の状態が
保持される。
【００１０】次に、駆動装置１００は、図２に示される
が如き正極性の維持パルスＩＰXを繰り返し行電極Ｘ1〜
Ｘnに印加すると共に、この維持パルスＩＰXが行電極Ｘ
1〜Ｘnに印加されていない期間中に、図２に示されるが
如き正極性の維持パルスＩＰYを繰り返し行電極Ｙ1〜Ｙ
nに印加する(発光維持行程Ｉｃ)。この際、壁電荷が残
留したままとなっている放電セル、すなわち"発光セル"
のみが、これら維持パルスＩＰX及びＩＰYが交互に印加
される度に放電(維持放電)する。つまり、上記画素デー
タ書込行程Ｗｃにおいて"発光セル"に設定された放電セ
ルのみが、このサブフィールドの重み付けに対応した回
数分だけ維持放電に伴う発光を繰り返し、その発光状態
を維持するのである。尚、これら維持パルスＩＰX及び
ＩＰYが印加される回数は、各サブフィールド毎の重み
付けに応じて予め設定されている回数である。
が如き正極性の維持パルスＩＰXを繰り返し行電極Ｘ1〜
Ｘnに印加すると共に、この維持パルスＩＰXが行電極Ｘ
1〜Ｘnに印加されていない期間中に、図２に示されるが
如き正極性の維持パルスＩＰYを繰り返し行電極Ｙ1〜Ｙ
nに印加する(発光維持行程Ｉｃ)。この際、壁電荷が残
留したままとなっている放電セル、すなわち"発光セル"
のみが、これら維持パルスＩＰX及びＩＰYが交互に印加
される度に放電(維持放電)する。つまり、上記画素デー
タ書込行程Ｗｃにおいて"発光セル"に設定された放電セ
ルのみが、このサブフィールドの重み付けに対応した回
数分だけ維持放電に伴う発光を繰り返し、その発光状態
を維持するのである。尚、これら維持パルスＩＰX及び
ＩＰYが印加される回数は、各サブフィールド毎の重み
付けに応じて予め設定されている回数である。
【００１１】次に、駆動装置１００は、図２に示される
が如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加する(消
去行程Ｅ)。これにより、全放電セルを一斉に消去放電
せしめて各放電セル内に残留している壁電荷を消滅させ
る。上述した如き一連の動作を１フィールド内において
複数回実行することにより、視覚状において、映像信号
に対応した中間輝度が得られるのである。
が如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加する(消
去行程Ｅ)。これにより、全放電セルを一斉に消去放電
せしめて各放電セル内に残留している壁電荷を消滅させ
る。上述した如き一連の動作を１フィールド内において
複数回実行することにより、視覚状において、映像信号
に対応した中間輝度が得られるのである。
【００１２】しかしながら、プラズマディスプレイパネ
ル又はエレクトロルミネセンスディスプレイパネルの如
き容量性発光素子を有する表示パネルの列電極に画素デ
ータパルスを印加すると、列電極間に生じる電位差によ
り列電極間に存在する寄生容量で充放電が生起されてし
まい、無効電力が消費されるという問題があった。又、
高品位なテレビジョン画像表示のために列電極の数を増
加すると、それに応じて、列電極に印加すべき画素デー
タパルスの数も増加するので、電力消費量も増加してし
まう。
ル又はエレクトロルミネセンスディスプレイパネルの如
き容量性発光素子を有する表示パネルの列電極に画素デ
ータパルスを印加すると、列電極間に生じる電位差によ
り列電極間に存在する寄生容量で充放電が生起されてし
まい、無効電力が消費されるという問題があった。又、
高品位なテレビジョン画像表示のために列電極の数を増
加すると、それに応じて、列電極に印加すべき画素デー
タパルスの数も増加するので、電力消費量も増加してし
まう。
【００１３】よって、現在、電力消費を抑えつつ画素デ
ータパルスを表示パネルに印加させることが出来る駆動
装置が望まれている。
ータパルスを表示パネルに印加させることが出来る駆動
装置が望まれている。
【００１４】
【発明が解決しようとする課題】本発明は、画素データ
パルス発生時の電力消費量を低減可能な表示パネルの駆
動装置を提供することを目的とする。
パルス発生時の電力消費量を低減可能な表示パネルの駆
動装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明による表示パネル
の駆動装置は、複数の行電極と、前記行電極に交差して
配列された複数の列電極とを有する表示パネルの前記列
電極の各々に映像信号に対応した画素データパルスを印
加する表示パネルの駆動装置であって、コンデンサと、
前記コンデンサに蓄積されている電荷を選択的に放電せ
しめてこれを電源ラインに供給する第１スイッチング電
流路と、電源電位を選択的に前記電源ラインに印加する
第２スイッチング電流路と、前記列電極上に蓄積された
電荷を選択的に前記電源ラインを介して前記コンデンサ
に充電せしめる第３スイッチング電流路と、前記電源ラ
インを選択的に所定の短期間だけ接地せしめる第４スイ
ッチング電流路と、からなる電源回路と、前記映像信号
に応じて前記電源ラインと前記列電極とを所定期間だけ
接続することにより前記列電極上に前記画素データパル
スを発生せしめる画素データパルス発生回路と、を有す
る。
の駆動装置は、複数の行電極と、前記行電極に交差して
配列された複数の列電極とを有する表示パネルの前記列
電極の各々に映像信号に対応した画素データパルスを印
加する表示パネルの駆動装置であって、コンデンサと、
前記コンデンサに蓄積されている電荷を選択的に放電せ
しめてこれを電源ラインに供給する第１スイッチング電
流路と、電源電位を選択的に前記電源ラインに印加する
第２スイッチング電流路と、前記列電極上に蓄積された
電荷を選択的に前記電源ラインを介して前記コンデンサ
に充電せしめる第３スイッチング電流路と、前記電源ラ
インを選択的に所定の短期間だけ接地せしめる第４スイ
ッチング電流路と、からなる電源回路と、前記映像信号
に応じて前記電源ラインと前記列電極とを所定期間だけ
接続することにより前記列電極上に前記画素データパル
スを発生せしめる画素データパルス発生回路と、を有す
る。
【００１６】
【発明の実施の形態】図３は、本発明による駆動装置を
備えた表示装置の構成を示す図である。図３において、
プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ
及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対
応した行電極対を為す行電極Ｙ 1〜Ｙn及びＸ1〜Ｘnを備
えている。更に、ＰＤＰ１０には、上記行電極対に直交
し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面
の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが
形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つ
の列電極Ｚとの交差部に１画素を担う放電セルが形成さ
れる。
備えた表示装置の構成を示す図である。図３において、
プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ
及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対
応した行電極対を為す行電極Ｙ 1〜Ｙn及びＸ1〜Ｘnを備
えている。更に、ＰＤＰ１０には、上記行電極対に直交
し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面
の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが
形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つ
の列電極Ｚとの交差部に１画素を担う放電セルが形成さ
れる。
【００１７】駆動制御回路５０は、図２に示されるが如
き、リセットパルスＲＰX及びＲＰY、走査パルスＳＰ、
並びに維持パルスＩＰX及びＩＰY各々を生成させる為の
各種タイミング信号を発生し、これらを行電極駆動回路
３０及び４０の各々に供給する。行電極駆動回路３０
は、かかるタイミング信号に応じてリセットパルスＲＰ
X及び維持パルスＩＰXを生成し、これらを図２に示され
るが如きタイミングにてＰＤＰ１０の行電極Ｘ1〜Ｘnに
印加する。一方、行電極駆動回路４０は、上記駆動制御
回路５０から供給された各種タイミング信号に応じてリ
セットパルスＲＰ Y、走査パルスＳＰ、維持パルスＩＰY
及び消去パルスＥＰの各々を生成し、これらを図２に示
されるが如きタイミングにてＰＤＰ１０の行電極Ｙ1〜
Ｙnに印加する。
き、リセットパルスＲＰX及びＲＰY、走査パルスＳＰ、
並びに維持パルスＩＰX及びＩＰY各々を生成させる為の
各種タイミング信号を発生し、これらを行電極駆動回路
３０及び４０の各々に供給する。行電極駆動回路３０
は、かかるタイミング信号に応じてリセットパルスＲＰ
X及び維持パルスＩＰXを生成し、これらを図２に示され
るが如きタイミングにてＰＤＰ１０の行電極Ｘ1〜Ｘnに
印加する。一方、行電極駆動回路４０は、上記駆動制御
回路５０から供給された各種タイミング信号に応じてリ
セットパルスＲＰ Y、走査パルスＳＰ、維持パルスＩＰY
及び消去パルスＥＰの各々を生成し、これらを図２に示
されるが如きタイミングにてＰＤＰ１０の行電極Ｙ1〜
Ｙnに印加する。
【００１８】更に、駆動制御回路５０は、入力された映
像信号を各画素毎の例えば８ビットの画素データに変換
し、この画素データを各ビット桁毎に分割して第１〜第
ｎ行各々に対応したもの同士で１行分(ｍ個)毎に抽出し
たものを画素データビットＤＢ1〜ＤＢmとして列電極駆
動回路２０に供給する。この際、駆動制御回路５０は、
かかる画素データビットＤＢに応じた画素データパルス
を発生する為のスイッチング信号ＳＷ１〜ＳＷ４を生成
し、これらを列電極駆動回路２０に供給する。
像信号を各画素毎の例えば８ビットの画素データに変換
し、この画素データを各ビット桁毎に分割して第１〜第
ｎ行各々に対応したもの同士で１行分(ｍ個)毎に抽出し
たものを画素データビットＤＢ1〜ＤＢmとして列電極駆
動回路２０に供給する。この際、駆動制御回路５０は、
かかる画素データビットＤＢに応じた画素データパルス
を発生する為のスイッチング信号ＳＷ１〜ＳＷ４を生成
し、これらを列電極駆動回路２０に供給する。
【００１９】図４は、かかる列電極駆動回路２０の内部
構成を示す図である。図４に示されるように、列電極駆
動回路２０は、電源回路２１及び画素データパルス発生
回路２２から構成される。電源回路２１におけるコンデ
ンサＣ１は、その一端がＰＤＰ１０の接地電位としての
ＰＤＰ接地電位Ｖｓに接地されている。スイッチング素
子Ｓ１は、上記駆動制御回路５０から論理レベル"０"の
スイッチング信号ＳＷ１が供給されている間はオフ状態
にある。一方、かかるスイッチング信号ＳＷ１の論理レ
ベルが"１"である場合にはオン状態となって、上記コン
デンサＣ１の他端に生じた電位をコイルＬ１及びダイオ
ードＤ１を介して電源ライン２上に印加する。これによ
りコンデンサＣ１は放電を開始し、その放電により生じ
た電位が電源ライン２上に印加される。スイッチング素
子Ｓ２は、上記駆動制御回路５０から論理レベル"０"の
スイッチング信号ＳＷ２が供給されている間はオフ状態
である一方、かかるスイッチング信号ＳＷ２の論理レベ
ルが"１"である場合にはオン状態となって上記電源ライ
ン２上の電位をコイルＬ２及びダイオードＤ２を介して
上記コンデンサＣ１の他端に印加する。この際、コンデ
ンサＣ１は、上記電源ライン２上の電位によって充電さ
れる。スイッチング素子Ｓ３は、上記駆動制御回路５０
から論理レベル"０"のスイッチング信号ＳＷ３が供給さ
れている間はオフ状態である一方、かかるスイッチング
信号ＳＷ３の論理レベルが"１"である場合にはオン状態
となって直流電源Ｂ１による電源電位Ｖaを電源ライン
２上に印加する。尚、この直流電源Ｂ１の負側端子は、
上記ＰＤＰ接地電位Ｖｓにて接地されている。スイッチ
ング素子Ｓ４は、上記駆動制御回路５０から論理レベ
ル"０"のスイッチング信号ＳＷ４が供給されている間は
オフ状態である一方、かかるスイッチング信号ＳＷ４の
論理レベルが"１"である場合にはオン状態となって上記
電源ライン２をＰＤＰ接地電位Ｖｓに接地する。
構成を示す図である。図４に示されるように、列電極駆
動回路２０は、電源回路２１及び画素データパルス発生
回路２２から構成される。電源回路２１におけるコンデ
ンサＣ１は、その一端がＰＤＰ１０の接地電位としての
ＰＤＰ接地電位Ｖｓに接地されている。スイッチング素
子Ｓ１は、上記駆動制御回路５０から論理レベル"０"の
スイッチング信号ＳＷ１が供給されている間はオフ状態
にある。一方、かかるスイッチング信号ＳＷ１の論理レ
ベルが"１"である場合にはオン状態となって、上記コン
デンサＣ１の他端に生じた電位をコイルＬ１及びダイオ
ードＤ１を介して電源ライン２上に印加する。これによ
りコンデンサＣ１は放電を開始し、その放電により生じ
た電位が電源ライン２上に印加される。スイッチング素
子Ｓ２は、上記駆動制御回路５０から論理レベル"０"の
スイッチング信号ＳＷ２が供給されている間はオフ状態
である一方、かかるスイッチング信号ＳＷ２の論理レベ
ルが"１"である場合にはオン状態となって上記電源ライ
ン２上の電位をコイルＬ２及びダイオードＤ２を介して
上記コンデンサＣ１の他端に印加する。この際、コンデ
ンサＣ１は、上記電源ライン２上の電位によって充電さ
れる。スイッチング素子Ｓ３は、上記駆動制御回路５０
から論理レベル"０"のスイッチング信号ＳＷ３が供給さ
れている間はオフ状態である一方、かかるスイッチング
信号ＳＷ３の論理レベルが"１"である場合にはオン状態
となって直流電源Ｂ１による電源電位Ｖaを電源ライン
２上に印加する。尚、この直流電源Ｂ１の負側端子は、
上記ＰＤＰ接地電位Ｖｓにて接地されている。スイッチ
ング素子Ｓ４は、上記駆動制御回路５０から論理レベ
ル"０"のスイッチング信号ＳＷ４が供給されている間は
オフ状態である一方、かかるスイッチング信号ＳＷ４の
論理レベルが"１"である場合にはオン状態となって上記
電源ライン２をＰＤＰ接地電位Ｖｓに接地する。
【００２０】画素データパルス発生回路２２には、駆動
制御回路５０から供給された１行分(ｍ個)の画素データ
ビットＤＢ1〜ＤＢmの各々に応じて、夫々独立してオン
・オフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm、
及びＳＷＺ1O〜ＳＷＺmOが設けられている。スイッチン
グ素子ＳＷＺ1〜ＳＷＺmの各々は、夫々に供給された画
素データビットＤＢが論理レベル"１"である場合に限り
オン状態となって、上記電源ライン２上に生じている電
位をＰＤＰ１０の列電極Ｚ1〜Ｚmに印加する。上記スイ
ッチング素子ＳＷＺ1O〜ＳＷＺmO各々は、夫々、画素デ
ータビットＤＢが論理レベル"０"である場合に限りオン
状態となって、列電極上の電位をＰＤＰ接地電位Ｖｓに
接地する。
制御回路５０から供給された１行分(ｍ個)の画素データ
ビットＤＢ1〜ＤＢmの各々に応じて、夫々独立してオン
・オフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm、
及びＳＷＺ1O〜ＳＷＺmOが設けられている。スイッチン
グ素子ＳＷＺ1〜ＳＷＺmの各々は、夫々に供給された画
素データビットＤＢが論理レベル"１"である場合に限り
オン状態となって、上記電源ライン２上に生じている電
位をＰＤＰ１０の列電極Ｚ1〜Ｚmに印加する。上記スイ
ッチング素子ＳＷＺ1O〜ＳＷＺmO各々は、夫々、画素デ
ータビットＤＢが論理レベル"０"である場合に限りオン
状態となって、列電極上の電位をＰＤＰ接地電位Ｖｓに
接地する。
【００２１】図５は、上記列電極駆動回路２０の内部動
作波形を示す図である。ＰＤＰ１０における負荷が大の
場合、すなわち、高電圧の画素データパルスが連続して
列電極Ｚi（ｉは１〜ｍ）に印加される場合には、図５
（ｂ)に示されるようにスイッチング素子ＳＷＺi（ｉは
１〜ｍ）がオン状態で、スイッチング素子ＳＷＺio（ｉ
は１〜ｍ）がオフ状態となっている。
作波形を示す図である。ＰＤＰ１０における負荷が大の
場合、すなわち、高電圧の画素データパルスが連続して
列電極Ｚi（ｉは１〜ｍ）に印加される場合には、図５
（ｂ)に示されるようにスイッチング素子ＳＷＺi（ｉは
１〜ｍ）がオン状態で、スイッチング素子ＳＷＺio（ｉ
は１〜ｍ）がオフ状態となっている。
【００２２】一方、駆動制御回路５０は、論理レベル
“０”のスイッチング信号ＳＷ２〜ＳＷ４、及び論理レ
ベル“１”のスイッチング信号ＳＷ１を電源回路２１に
供給する（駆動行程Ｇ１）。これにより、スイッチング
素子Ｓ１〜Ｓ４の内、スイッチング素子Ｓ１のみがオン
状態となり、コンデンサＣ１に蓄えられていた電荷が放
電される。よって、コイルＬ１，ダイオードＤ１、スイ
ッチング素子Ｓ１及びスイッチング素子ＳＷＺiを介し
て電流が列電極Ｚiに流れ、負荷容量Ｃ0が充電される。
このとき、コイルＬ１及び負荷容量Ｃ0で決まる時定数
により列電極Ｚiの電位は、図５（ｂ）に示すように徐
々に上昇する。
“０”のスイッチング信号ＳＷ２〜ＳＷ４、及び論理レ
ベル“１”のスイッチング信号ＳＷ１を電源回路２１に
供給する（駆動行程Ｇ１）。これにより、スイッチング
素子Ｓ１〜Ｓ４の内、スイッチング素子Ｓ１のみがオン
状態となり、コンデンサＣ１に蓄えられていた電荷が放
電される。よって、コイルＬ１，ダイオードＤ１、スイ
ッチング素子Ｓ１及びスイッチング素子ＳＷＺiを介し
て電流が列電極Ｚiに流れ、負荷容量Ｃ0が充電される。
このとき、コイルＬ１及び負荷容量Ｃ0で決まる時定数
により列電極Ｚiの電位は、図５（ｂ）に示すように徐
々に上昇する。
【００２３】次に、コイルＬ１及び負荷容量による共振
周期の半周期が経過した時点で、駆動制御回路５０は、
スイッチング信号ＳＷ３のみを論理レベル“１”に切り
換える（駆動行程Ｇ２）。これにより、スイッチング素
子Ｓ３がオン状態となり、上記直流電源Ｂ１による電源
電位Ｖａが電源ライン２上に印加され、列電極Ｚiの電
位が電源電位Ｖａに固定される。
周期の半周期が経過した時点で、駆動制御回路５０は、
スイッチング信号ＳＷ３のみを論理レベル“１”に切り
換える（駆動行程Ｇ２）。これにより、スイッチング素
子Ｓ３がオン状態となり、上記直流電源Ｂ１による電源
電位Ｖａが電源ライン２上に印加され、列電極Ｚiの電
位が電源電位Ｖａに固定される。
【００２４】次に、駆動制御回路５０は、スイッチング
信号ＳＷ１を論理レベル“０”に切り換える（駆動行程
Ｇ３）。これにより、スイッチング素子Ｓ１がオフ状態
となり、コイルＬ１及び負荷容量Ｃ0による共振動作が
停止する。次に、駆動制御回路５０は、スイッチング信
号ＳＷ２を論理レベル“１”、スイッチング信号ＳＷ３
を論理レベル“０”に各々切り換える（駆動行程Ｇ
４）。これにより、負荷容量Ｃ0に蓄えられていた電荷
が放電される。よって、スイッチング素子ＳＷＺi、コ
イルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を
介して電流がコンデンサＣ１に流れ、コンデンサＣ１が
充電される。このとき、コイルＬ２及び負荷容量Ｃ0で
決まる時定数により列電極Ｚiの電位は、図５（ｂ）に
示すように徐々に低下する。
信号ＳＷ１を論理レベル“０”に切り換える（駆動行程
Ｇ３）。これにより、スイッチング素子Ｓ１がオフ状態
となり、コイルＬ１及び負荷容量Ｃ0による共振動作が
停止する。次に、駆動制御回路５０は、スイッチング信
号ＳＷ２を論理レベル“１”、スイッチング信号ＳＷ３
を論理レベル“０”に各々切り換える（駆動行程Ｇ
４）。これにより、負荷容量Ｃ0に蓄えられていた電荷
が放電される。よって、スイッチング素子ＳＷＺi、コ
イルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を
介して電流がコンデンサＣ１に流れ、コンデンサＣ１が
充電される。このとき、コイルＬ２及び負荷容量Ｃ0で
決まる時定数により列電極Ｚiの電位は、図５（ｂ）に
示すように徐々に低下する。
【００２５】次に、コイルＬ１及び負荷容量による共振
周期の半周期が経過した時点で、駆動制御回路５０は、
スイッチング素子Ｓ４を所定の短期間だけオン状態にせ
しめるべく短パルスの論理レベル“１”のスイッチング
信号ＳＷ４を電源回路２１に供給する（駆動行程Ｇ
５）。これにより、電源ライン２は、上記短期間だけＰ
ＤＰ接地電位Ｖｓに接地される。この際、ＰＤＰ１０か
ら、スイッチング素子ＳＷＺi、電源ライン２を介して
スイッチング素子Ｓ４に電流が流れ込んでくるが、スイ
ッチング素子Ｓ４に流れ込む電流を制限して電源ライン
２の電位が０［Ｖ］まで下がりきらないように上記スイ
ッチング素子Ｓ４のオン期間が短く設定されている。こ
の際、電源ライン２上の電位波形の振幅Ｖfは、図５
（ｂ）に示されるように負荷が小、すなわち、高電圧の
画素データパルスが不連続に列電極Ｚiに印加される場
合に比して小さくなっている。
周期の半周期が経過した時点で、駆動制御回路５０は、
スイッチング素子Ｓ４を所定の短期間だけオン状態にせ
しめるべく短パルスの論理レベル“１”のスイッチング
信号ＳＷ４を電源回路２１に供給する（駆動行程Ｇ
５）。これにより、電源ライン２は、上記短期間だけＰ
ＤＰ接地電位Ｖｓに接地される。この際、ＰＤＰ１０か
ら、スイッチング素子ＳＷＺi、電源ライン２を介して
スイッチング素子Ｓ４に電流が流れ込んでくるが、スイ
ッチング素子Ｓ４に流れ込む電流を制限して電源ライン
２の電位が０［Ｖ］まで下がりきらないように上記スイ
ッチング素子Ｓ４のオン期間が短く設定されている。こ
の際、電源ライン２上の電位波形の振幅Ｖfは、図５
（ｂ）に示されるように負荷が小、すなわち、高電圧の
画素データパルスが不連続に列電極Ｚiに印加される場
合に比して小さくなっている。
【００２６】上記駆動行程Ｇ１〜Ｇ５からなる一連の動
作により、電源回路２１は、上記図５（ｂ）に示される
が如き電位変動を有する電源電位を発生し、これを電源
ライン２及びスイッチング素子ＳＷＺiを介して高電圧
の画素データパルスとして、連続して列電極Ｚiに印加
する。以上のように、ＰＤＰ１０における負荷が大の場
合には、スイッチング素子Ｓ４に流れ込む電流を制限し
て電源ライン２の電位が０［Ｖ］まで下がりきらないよ
うにして電源ライン２上に生じる電位変化の振幅を小さ
くすることにより、電力消費を低減することができる。
作により、電源回路２１は、上記図５（ｂ）に示される
が如き電位変動を有する電源電位を発生し、これを電源
ライン２及びスイッチング素子ＳＷＺiを介して高電圧
の画素データパルスとして、連続して列電極Ｚiに印加
する。以上のように、ＰＤＰ１０における負荷が大の場
合には、スイッチング素子Ｓ４に流れ込む電流を制限し
て電源ライン２の電位が０［Ｖ］まで下がりきらないよ
うにして電源ライン２上に生じる電位変化の振幅を小さ
くすることにより、電力消費を低減することができる。
【００２７】一方、ＰＤＰ１０における負荷が小の場
合、すなわち、高電圧の画素データパルスが不連続に列
電極Ｚiに印加される場合には、図５（ａ）に示される
が如き電位変動を有する電源電位を発生する。この場
合、画素データビットＤＢが論理レベル“１”である場
合、画素データパルス発生回路２２のスイッチング素子
ＳＷＺiはオン状態、スイッチング素子ＳＷＺioはオフ
状態となり、一方、画素データビットＤＢが論理レベル
“０”である場合、画素データパルス発生回路２２のス
イッチング素子ＳＷＺiはオフ状態、スイッチング素子
ＳＷＺioはオン状態となる。
合、すなわち、高電圧の画素データパルスが不連続に列
電極Ｚiに印加される場合には、図５（ａ）に示される
が如き電位変動を有する電源電位を発生する。この場
合、画素データビットＤＢが論理レベル“１”である場
合、画素データパルス発生回路２２のスイッチング素子
ＳＷＺiはオン状態、スイッチング素子ＳＷＺioはオフ
状態となり、一方、画素データビットＤＢが論理レベル
“０”である場合、画素データパルス発生回路２２のス
イッチング素子ＳＷＺiはオフ状態、スイッチング素子
ＳＷＺioはオン状態となる。
【００２８】従って、画素データビットＤＢが論理レベ
ル“１”から“０”に切り換わると、スイッチング素子
ＳＷＺi0はオン状態となり、列電極Ｚiは接地され、列
電極Ｚiの電位は０［Ｖ］に固定される。また、画素デ
ータビットＤＢが論理レベル“０”から“１”に切り換
わると、スイッチング素子ＳＷＺiはオン状態、スイッ
チング素子ＳＷＺi0はオフ状態となる。
ル“１”から“０”に切り換わると、スイッチング素子
ＳＷＺi0はオン状態となり、列電極Ｚiは接地され、列
電極Ｚiの電位は０［Ｖ］に固定される。また、画素デ
ータビットＤＢが論理レベル“０”から“１”に切り換
わると、スイッチング素子ＳＷＺiはオン状態、スイッ
チング素子ＳＷＺi0はオフ状態となる。
【００２９】このスイッチング素子ＳＷＺiのオンと同
時に、スイッチング素子Ｓ１のみがオン状態となり、コ
ンデンサＣ１に蓄えられていた電荷が放電される。よっ
て、コイルＬ１、ダイオードＤ１、スイッチング素子Ｓ
１及びスイッチング素子ＳＷＺiを介して電流が列電極
Ｚiに流れ、負荷容量Ｃ0が充電される。このとき、コイ
ルＬ１及び負荷容量Ｃ0で決まる時定数により列電極Ｚi
の電位は、図５（ａ）に示すように徐々に上昇する。
時に、スイッチング素子Ｓ１のみがオン状態となり、コ
ンデンサＣ１に蓄えられていた電荷が放電される。よっ
て、コイルＬ１、ダイオードＤ１、スイッチング素子Ｓ
１及びスイッチング素子ＳＷＺiを介して電流が列電極
Ｚiに流れ、負荷容量Ｃ0が充電される。このとき、コイ
ルＬ１及び負荷容量Ｃ0で決まる時定数により列電極Ｚi
の電位は、図５（ａ）に示すように徐々に上昇する。
【００３０】次に、コイルＬ１及び負荷容量による共振
周期の半周期が経過した時点で、スイッチング素子Ｓ３
をオン状態とし、上記直流電源Ｂ１による電源電位Ｖａ
が電源ライン２上に印加され、列電極Ｚiの電位が電源
電位Ｖａに固定される。次に、スイッチング素子Ｓ１が
オフ状態となり、コイルＬ１及び負荷容量Ｃ0による共
振動作が停止する。
周期の半周期が経過した時点で、スイッチング素子Ｓ３
をオン状態とし、上記直流電源Ｂ１による電源電位Ｖａ
が電源ライン２上に印加され、列電極Ｚiの電位が電源
電位Ｖａに固定される。次に、スイッチング素子Ｓ１が
オフ状態となり、コイルＬ１及び負荷容量Ｃ0による共
振動作が停止する。
【００３１】次に、駆動制御回路５０は、スイッチング
素子Ｓ２をオン、スイッチング素子Ｓ３をオフとし、負
荷容量Ｃ0に蓄えられていた電荷が放電される。よっ
て、スイッチング素子ＳＷＺi、コイルＬ２、ダイオー
ドＤ２及びスイッチング素子Ｓ２を介して電流がコンデ
ンサＣ１に流れ、コンデンサＣ１が充電される。このと
き、コイルＬ２及び負荷容量Ｃ0で決まる時定数により
列電極Ｚiの電位は、図５（ｂ）に示すように徐々に低
下する。
素子Ｓ２をオン、スイッチング素子Ｓ３をオフとし、負
荷容量Ｃ0に蓄えられていた電荷が放電される。よっ
て、スイッチング素子ＳＷＺi、コイルＬ２、ダイオー
ドＤ２及びスイッチング素子Ｓ２を介して電流がコンデ
ンサＣ１に流れ、コンデンサＣ１が充電される。このと
き、コイルＬ２及び負荷容量Ｃ0で決まる時定数により
列電極Ｚiの電位は、図５（ｂ）に示すように徐々に低
下する。
【００３２】次に、コイルＬ１及び負荷容量による共振
周期の半周期が経過した時点で、スイッチング素子Ｓ４
を所定の短期間だけオン状態にすると共にスイッチング
素子ＳＷＺioをオフ状態にする。上述の一連の動作によ
り、不連続な画素データパルスが列電極Ｚiに印加され
る。
周期の半周期が経過した時点で、スイッチング素子Ｓ４
を所定の短期間だけオン状態にすると共にスイッチング
素子ＳＷＺioをオフ状態にする。上述の一連の動作によ
り、不連続な画素データパルスが列電極Ｚiに印加され
る。
【００３３】上述した如く電流が大なる場合、電源回路
２１は、先ず、コイルＬ１、ダイオードＤ１、及びスイ
ッチング素子Ｓ１からなる第１スイッチング電流路によ
り、コンデンサＣ１に蓄積されている電荷を選択的に放
電せしめ、これを電源ライン２に供給する(駆動行程Ｇ
１)ことにより、画素データパルスの立ち上がりエッジ
部を生成する。次に、直流電源Ｂ１及びスイッチング素
子Ｓ３からなる第２スイッチング電流路により、上記電
源ライン２上に電源電位を印加する(駆動行程Ｇ３)こと
により、画素データパルスのパルス電圧(Ｖa)を発生す
る。次に、コイルＬ２、ダイオードＤ２、及びスイッチ
ング素子Ｓ２からなる第３スイッチング電流路により、
列電極に存在する負荷容量Ｃ0に蓄積された電荷を選択
的に上記電源ライン２を介してコンデンサＣ１に充電せ
しめて回収する(駆動行程Ｇ４)ことにより、上記画素デ
ータパルスの立ち下がりエッジ部を生成する。最後に、
第４スイッチング電流路としてのスイッチング素子Ｓ４
によって、上記電源ライン２を所定の短期間だけ強制的
に接地する(駆動行程Ｇ５)ことにより、画素データパル
スとしての最低電位を決定するのである。
２１は、先ず、コイルＬ１、ダイオードＤ１、及びスイ
ッチング素子Ｓ１からなる第１スイッチング電流路によ
り、コンデンサＣ１に蓄積されている電荷を選択的に放
電せしめ、これを電源ライン２に供給する(駆動行程Ｇ
１)ことにより、画素データパルスの立ち上がりエッジ
部を生成する。次に、直流電源Ｂ１及びスイッチング素
子Ｓ３からなる第２スイッチング電流路により、上記電
源ライン２上に電源電位を印加する(駆動行程Ｇ３)こと
により、画素データパルスのパルス電圧(Ｖa)を発生す
る。次に、コイルＬ２、ダイオードＤ２、及びスイッチ
ング素子Ｓ２からなる第３スイッチング電流路により、
列電極に存在する負荷容量Ｃ0に蓄積された電荷を選択
的に上記電源ライン２を介してコンデンサＣ１に充電せ
しめて回収する(駆動行程Ｇ４)ことにより、上記画素デ
ータパルスの立ち下がりエッジ部を生成する。最後に、
第４スイッチング電流路としてのスイッチング素子Ｓ４
によって、上記電源ライン２を所定の短期間だけ強制的
に接地する(駆動行程Ｇ５)ことにより、画素データパル
スとしての最低電位を決定するのである。
【００３４】
【発明の効果】以上、詳述した如く本発明においては、
表示パネルに蓄積された電荷を電源ラインを介して回収
することにより画素データパルスの立ち下がりエッジ部
を生成し、更に、この回収した電荷を利用して、画素デ
ータパルスの立ち上がりエッジ部を生成するようにして
いる。この際、上記電源ラインを強制的に短期間だけ接
地せしめることにより、画素データパルスの最低電位を
決定するようにしている。
表示パネルに蓄積された電荷を電源ラインを介して回収
することにより画素データパルスの立ち下がりエッジ部
を生成し、更に、この回収した電荷を利用して、画素デ
ータパルスの立ち上がりエッジ部を生成するようにして
いる。この際、上記電源ラインを強制的に短期間だけ接
地せしめることにより、画素データパルスの最低電位を
決定するようにしている。
【００３５】よって、本発明による表示パネルの駆動装
置によれば、画素データパルス発生時において、列電極
各々に存在する寄生容量間での無駄な充放電動作、並び
に、表示パネルから駆動装置側への余分な電流の流れ込
みが抑制されるので、電力消費量が低減される。
置によれば、画素データパルス発生時において、列電極
各々に存在する寄生容量間での無駄な充放電動作、並び
に、表示パネルから駆動装置側への余分な電流の流れ込
みが抑制されるので、電力消費量が低減される。
【００３６】
【図１】平面表示パネルとしてプラズマディスプレイパ
ネルを用いたプラズマ表示装置の概略構成を示す図であ
る。
ネルを用いたプラズマ表示装置の概略構成を示す図であ
る。
【図２】１サブフィールド内においてＰＤＰ１０に印加
する各種駆動パルスの印加タイミングを示す図である。
する各種駆動パルスの印加タイミングを示す図である。
【図３】本発明による駆動装置を搭載した表示装置の構
成を示す図である。
成を示す図である。
【図４】列電極駆動回路２０の内部構成を示す図であ
る。
る。
【図５】列電極駆動回路２０の内部動作を説明する為の
図である。
図である。
B1 直流電源 C1 コンデンサ D1,D2 ダイオード L1,L2 コイル S1〜S4 スイッチング素子 10 ＰＤＰ 20 列電極駆動回路 50 駆動制御回路
Claims (2)
- 【請求項１】 複数の行電極と、前記行電極に交差して
配列された複数の列電極とを有する表示パネルの前記列
電極の各々に映像信号に対応した画素データパルスを印
加する表示パネルの駆動装置であって、 コンデンサと、前記コンデンサに蓄積されている電荷を
選択的に放電せしめてこれを電源ラインに供給する第１
スイッチング電流路と、電源電位を選択的に前記電源ラ
インに印加する第２スイッチング電流路と、前記列電極
上に蓄積された電荷を選択的に前記電源ラインを介して
前記コンデンサに充電せしめる第３スイッチング電流路
と、前記電源ラインを選択的に所定の短期間だけ接地せ
しめる第４スイッチング電流路と、からなる電源回路
と、 前記映像信号に応じて前記電源ラインと前記列電極とを
所定期間だけ接続することにより前記列電極上に前記画
素データパルスを発生せしめる画素データパルス発生回
路と、を有することを特徴とする表示パネルの駆動装
置。 - 【請求項２】 前記第１スイッチング電流路は、前記コ
ンデンサの一端にその一端が接続された第１コイルと、
前記第１コイルの他端に発生した電位を前記電源ライン
に印加する第１スイッチング素子とからなり、 前記第２スイッチング電流路は、前記電源ラインにその
一端が接続された第２コイルと、前記第２コイルの他端
を接地せしめる第２スイッチング素子と、からなること
を特徴とする請求項１記載の表示パネルの駆動装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18967699A JP3678337B2 (ja) | 1999-07-02 | 1999-07-02 | 表示パネルの駆動装置 |
| US09/606,956 US6304038B1 (en) | 1999-07-02 | 2000-06-30 | Apparatus for driving a display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18967699A JP3678337B2 (ja) | 1999-07-02 | 1999-07-02 | 表示パネルの駆動装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004200716A Division JP3753249B2 (ja) | 2004-07-07 | 2004-07-07 | 表示パネルの駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001022321A true JP2001022321A (ja) | 2001-01-26 |
| JP3678337B2 JP3678337B2 (ja) | 2005-08-03 |
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