JPH11344948A - 表示パネルの駆動装置 - Google Patents
表示パネルの駆動装置Info
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- JPH11344948A JPH11344948A JP10154986A JP15498698A JPH11344948A JP H11344948 A JPH11344948 A JP H11344948A JP 10154986 A JP10154986 A JP 10154986A JP 15498698 A JP15498698 A JP 15498698A JP H11344948 A JPH11344948 A JP H11344948A
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- power supply
- coil
- pulse
- display panel
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- G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
- G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
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- Control Of El Displays (AREA)
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Abstract
(57)【要約】
【課題】小規模な構成にて、高速動作が可能な表示パネ
ルの駆動装置を提供することを目的とする。 【解決手段】直流電圧を発生する直流電源と、この直流
電源に並列に接続された第１コンデンサと、上記直流電
源の正側端子にその一端が接続されているコイルと、か
かるコイルの他端と上記直流電源の負側端子との間の接
続及び遮断を交互に行うスイッチング手段と、上記コイ
ルの他端にアノード端が接続されていると共に上記直流
電源の負側端子にカソード端が接続されているダイオー
ドと、かかるダイオードに並列に接続された第２コンデ
ンサとからなり、上記コイルの他端に生じた電位変化を
駆動パルスとして発生する。
ルの駆動装置を提供することを目的とする。 【解決手段】直流電圧を発生する直流電源と、この直流
電源に並列に接続された第１コンデンサと、上記直流電
源の正側端子にその一端が接続されているコイルと、か
かるコイルの他端と上記直流電源の負側端子との間の接
続及び遮断を交互に行うスイッチング手段と、上記コイ
ルの他端にアノード端が接続されていると共に上記直流
電源の負側端子にカソード端が接続されているダイオー
ドと、かかるダイオードに並列に接続された第２コンデ
ンサとからなり、上記コイルの他端に生じた電位変化を
駆動パルスとして発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、交流駆動型プラズ
マディスプレイパネル（以下、ＰＤＰと称する）又はエ
レクトロルミネセンス（以下、ＥＬと称する）等の容量
性負荷を有する表示パネルの駆動装置に関する。
マディスプレイパネル（以下、ＰＤＰと称する）又はエ
レクトロルミネセンス（以下、ＥＬと称する）等の容量
性負荷を有する表示パネルの駆動装置に関する。
【０００２】
【従来の技術】現在、壁掛ＴＶとして、ＰＤＰ、ＥＬ等
の如き自発光型の平面パネルを用いた表示装置が製品化
されている。図１は、かかる表示装置の概略構成を示す
図である。図１において、表示パネルとしてのＰＤＰ１
０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ
行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1
〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電
極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟
んで１画面の各列（第１列〜第ｍ列）に対応した列電極
Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘ、
Ｙ）と１つの列電極Ｚとの交差部に１つの放電セルＣ
(i、j)が形成される。
の如き自発光型の平面パネルを用いた表示装置が製品化
されている。図１は、かかる表示装置の概略構成を示す
図である。図１において、表示パネルとしてのＰＤＰ１
０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ
行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1
〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電
極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟
んで１画面の各列（第１列〜第ｍ列）に対応した列電極
Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘ、
Ｙ）と１つの列電極Ｚとの交差部に１つの放電セルＣ
(i、j)が形成される。
【０００３】行電極駆動回路３０は、先ず、図２に示さ
れるが如き正電圧のリセットパルスＲＰyを発生してこ
れを行電極Ｙ1〜Ｙnの各々に同時に印加する。これと同
時に、行電極駆動回路４０は、負電圧のリセットパルス
ＲＰxを発生してこれを全ての行電極Ｘ1〜Ｘnに同時に
印加する。これらリセットパルスＲＰx及びＲＰyの同時
印加により、ＰＤＰ１０の全ての放電セルが放電励起し
て荷電粒子が発生し、この放電終息後、全放電セルの誘
電体層には一様に所定量の壁電荷が形成される（リセッ
ト行程）。
れるが如き正電圧のリセットパルスＲＰyを発生してこ
れを行電極Ｙ1〜Ｙnの各々に同時に印加する。これと同
時に、行電極駆動回路４０は、負電圧のリセットパルス
ＲＰxを発生してこれを全ての行電極Ｘ1〜Ｘnに同時に
印加する。これらリセットパルスＲＰx及びＲＰyの同時
印加により、ＰＤＰ１０の全ての放電セルが放電励起し
て荷電粒子が発生し、この放電終息後、全放電セルの誘
電体層には一様に所定量の壁電荷が形成される（リセッ
ト行程）。
【０００４】かかるリセット行程の終了後、列電極駆動
回路２０は、画面の第１行〜第ｎ行各々に対応した画素
データに応じた画素データパルスＤＰ1〜ＤＰnを生成
し、これらを図２に示されるが如く順次列電極Ｚ1〜Ｚm
に印加して行く。行電極駆動回路３０は、画素データパ
ルスＤＰ1〜ＤＰn各々の印加タイミングに応じて負電圧
の走査パルスＳＰを発生し、これを図２に示されるが如
く順次、行電極Ｙ1〜Ｙnへと印加して行く。
回路２０は、画面の第１行〜第ｎ行各々に対応した画素
データに応じた画素データパルスＤＰ1〜ＤＰnを生成
し、これらを図２に示されるが如く順次列電極Ｚ1〜Ｚm
に印加して行く。行電極駆動回路３０は、画素データパ
ルスＤＰ1〜ＤＰn各々の印加タイミングに応じて負電圧
の走査パルスＳＰを発生し、これを図２に示されるが如
く順次、行電極Ｙ1〜Ｙnへと印加して行く。
【０００５】上記走査パルスＳＰが印加された行電極に
属する放電セルの内で、正電圧の画素データパルスが更
に同時に印加された放電セルにおいて放電が生じ、その
壁電荷の大半が失われる。一方、走査パルスＳＰが印加
されたものの正電圧の画素データパルスが印加されなか
った放電セルでは放電が生じないので、上記壁電荷が残
留したままとなる。この際、壁電荷が残留したままとな
った放電セルは発光放電セル、壁電荷が消滅してしまっ
た放電セルは非発光放電セルとなる（アドレス行程）。
属する放電セルの内で、正電圧の画素データパルスが更
に同時に印加された放電セルにおいて放電が生じ、その
壁電荷の大半が失われる。一方、走査パルスＳＰが印加
されたものの正電圧の画素データパルスが印加されなか
った放電セルでは放電が生じないので、上記壁電荷が残
留したままとなる。この際、壁電荷が残留したままとな
った放電セルは発光放電セル、壁電荷が消滅してしまっ
た放電セルは非発光放電セルとなる（アドレス行程）。
【０００６】かかるアドレス行程が終了すると、行電極
駆動回路３０及び４０は、図２に示されるが如く、正電
圧の維持パルスＩＰYを連続して行電極Ｙ1〜Ｙn 各々に
印加すると共に、かかる維持パルスＩＰYの印加タイミ
ングとは、ずれたタイミングにて正電圧の維持パルスＩ
ＰXを連続して行電極Ｘ1〜Ｘn各々に印加する。かかる
維持パルスＩＰX及びＩＰYが交互に印加されている期間
に亘り、上記壁電荷が残留したままとなっている発光放
電セルが放電発光を繰り返しその発光状態を維持する
（維持放電行程）。
駆動回路３０及び４０は、図２に示されるが如く、正電
圧の維持パルスＩＰYを連続して行電極Ｙ1〜Ｙn 各々に
印加すると共に、かかる維持パルスＩＰYの印加タイミ
ングとは、ずれたタイミングにて正電圧の維持パルスＩ
ＰXを連続して行電極Ｘ1〜Ｘn各々に印加する。かかる
維持パルスＩＰX及びＩＰYが交互に印加されている期間
に亘り、上記壁電荷が残留したままとなっている発光放
電セルが放電発光を繰り返しその発光状態を維持する
（維持放電行程）。
【０００７】図１に示される駆動制御回路５０は、供給
された映像信号のタイミングに基づいて、図２に示され
るが如き各種駆動パルスを生成する為の各種スイッチン
グ信号を生成し、これらを上記列電極駆動回路２０、行
電極駆動回路３０及び４０各々に供給する。すなわち、
列電極駆動回路２０、行電極駆動回路３０及び４０各々
は、駆動制御回路５０から供給されるスイッチング信号
に応じて、図２に示される各種駆動パルスを生成するの
である。
された映像信号のタイミングに基づいて、図２に示され
るが如き各種駆動パルスを生成する為の各種スイッチン
グ信号を生成し、これらを上記列電極駆動回路２０、行
電極駆動回路３０及び４０各々に供給する。すなわち、
列電極駆動回路２０、行電極駆動回路３０及び４０各々
は、駆動制御回路５０から供給されるスイッチング信号
に応じて、図２に示される各種駆動パルスを生成するの
である。
【０００８】図３は、行電極駆動回路３０の内部に設け
られており、上記リセットパルスＲＰY及び維持パルス
ＩＰY各々を発生する駆動パルス発生回路を示す図であ
る。図３において、かかる駆動パルス発生回路には、そ
の一端が、ＰＤＰ１０の接地電位としてのＰＤＰ接地電
位Ｖｓに接地されているコンデンサＣ１が設けられてい
る。
られており、上記リセットパルスＲＰY及び維持パルス
ＩＰY各々を発生する駆動パルス発生回路を示す図であ
る。図３において、かかる駆動パルス発生回路には、そ
の一端が、ＰＤＰ１０の接地電位としてのＰＤＰ接地電
位Ｖｓに接地されているコンデンサＣ１が設けられてい
る。
【０００９】スイッチング素子Ｓ１は、上記駆動制御回
路５０から論理レベル"０"のスイッチング信号ＳＷ１が
供給されている間は遮断状態にある。一方、かかるスイ
ッチング信号ＳＷ１の論理レベルが"１"である場合には
接続状態となり上記コンデンサＣ１の他端に生じた電位
をコイルＬ１及びダイオードＤ１を介してライン２上に
印加する。これによりコンデンサＣ１は放電を開始し、
その放電により生じた電位がライン２上に印加されるの
である。
路５０から論理レベル"０"のスイッチング信号ＳＷ１が
供給されている間は遮断状態にある。一方、かかるスイ
ッチング信号ＳＷ１の論理レベルが"１"である場合には
接続状態となり上記コンデンサＣ１の他端に生じた電位
をコイルＬ１及びダイオードＤ１を介してライン２上に
印加する。これによりコンデンサＣ１は放電を開始し、
その放電により生じた電位がライン２上に印加されるの
である。
【００１０】スイッチング素子Ｓ２は、上記駆動制御回
路５０から論理レベル"０"のスイッチング信号ＳＷ２が
供給されている間は遮断状態である一方、かかるスイッ
チング信号ＳＷ２の論理レベルが"１"である場合には接
続状態となって上記ライン２上の電位をコイルＬ２及び
ダイオードＤ２を介して上記コンデンサＣ１の他端に印
加する。すなわち、コンデンサＣ１は、上記ライン２上
の電位によって充電されるのである。
路５０から論理レベル"０"のスイッチング信号ＳＷ２が
供給されている間は遮断状態である一方、かかるスイッ
チング信号ＳＷ２の論理レベルが"１"である場合には接
続状態となって上記ライン２上の電位をコイルＬ２及び
ダイオードＤ２を介して上記コンデンサＣ１の他端に印
加する。すなわち、コンデンサＣ１は、上記ライン２上
の電位によって充電されるのである。
【００１１】スイッチング素子Ｓ３は、上記駆動制御回
路５０から論理レベル"０"のスイッチング信号ＳＷ３が
供給されている間は遮断状態である一方、かかるスイッ
チング信号ＳＷ３の論理レベルが"１"である場合には接
続状態となって直流電源Ｂ１の正側端子電位Ｖｃをライ
ン２上に印加する。尚、この直流電源Ｂ１の負側端子に
は、上記ＰＤＰ接地電位Ｖｓが印加されている。
路５０から論理レベル"０"のスイッチング信号ＳＷ３が
供給されている間は遮断状態である一方、かかるスイッ
チング信号ＳＷ３の論理レベルが"１"である場合には接
続状態となって直流電源Ｂ１の正側端子電位Ｖｃをライ
ン２上に印加する。尚、この直流電源Ｂ１の負側端子に
は、上記ＰＤＰ接地電位Ｖｓが印加されている。
【００１２】スイッチング素子Ｓ４は、上記駆動制御回
路５０から論理レベル"０"のスイッチング信号ＳＷ４が
供給されている間は遮断状態である一方、かかるスイッ
チング信号ＳＷ４の論理レベルが"１"である場合には接
続状態となって上記ＰＤＰ接地電位Ｖｓをライン２上に
印加する。ライン２は、負荷容量Ｃ0を有するＰＤＰ１
０の行電極Ｙに接続されている。すなわち、行電極駆動
回路３０の内部には、図３に示されるが如き回路が、行
電極Ｙ1〜Ｙn各々に対応したｎ系統分だけ設けられてい
るのである。
路５０から論理レベル"０"のスイッチング信号ＳＷ４が
供給されている間は遮断状態である一方、かかるスイッ
チング信号ＳＷ４の論理レベルが"１"である場合には接
続状態となって上記ＰＤＰ接地電位Ｖｓをライン２上に
印加する。ライン２は、負荷容量Ｃ0を有するＰＤＰ１
０の行電極Ｙに接続されている。すなわち、行電極駆動
回路３０の内部には、図３に示されるが如き回路が、行
電極Ｙ1〜Ｙn各々に対応したｎ系統分だけ設けられてい
るのである。
【００１３】図４は、図２に示されるが如き維持パルス
ＩＰyをかかるライン２上に生成すべく、上記駆動制御
回路５０が図３に示される行電極駆動回路３０に供給す
るスイッチング信号ＳＷ１〜ＳＷ４各々のタイミングを
示す図である。図４に示されるように、先ず、スイッチ
ング信号ＳＷ１〜ＳＷ４の内、スイッチング信号ＳＷ４
のみが論理レベル"１"であるので、スイッチング素子Ｓ
４が接続状態となり、上記ＰＤＰ接地電位Ｖｓがライン
２上に印加される。よって、この間、ライン２上の電位
は上記ＰＤＰ接地電位Ｖｓ、すなわち０[Ｖ]である。
ＩＰyをかかるライン２上に生成すべく、上記駆動制御
回路５０が図３に示される行電極駆動回路３０に供給す
るスイッチング信号ＳＷ１〜ＳＷ４各々のタイミングを
示す図である。図４に示されるように、先ず、スイッチ
ング信号ＳＷ１〜ＳＷ４の内、スイッチング信号ＳＷ４
のみが論理レベル"１"であるので、スイッチング素子Ｓ
４が接続状態となり、上記ＰＤＰ接地電位Ｖｓがライン
２上に印加される。よって、この間、ライン２上の電位
は上記ＰＤＰ接地電位Ｖｓ、すなわち０[Ｖ]である。
【００１４】次に、スイッチング信号ＳＷ４が論理レベ
ル"０"、スイッチング信号ＳＷ１が論理レベル"１"に夫
々切り替わると、スイッチング素子Ｓ１のみが接続状態
となり、コンデンサＣ１に蓄えられていた電荷が放電さ
れる。よって、コイルＬ１には過渡的に図４に示される
が如き形態にて電流が流れる。かかる電流がダイオード
Ｄ１、スイッチング素子Ｓ１、及びライン２を介してＰ
ＤＰ１０に流れ込み、その負荷容量Ｃ0が充電されるこ
とにより、ライン２上の電位は図４に示されるように徐
々に上昇して行く。
ル"０"、スイッチング信号ＳＷ１が論理レベル"１"に夫
々切り替わると、スイッチング素子Ｓ１のみが接続状態
となり、コンデンサＣ１に蓄えられていた電荷が放電さ
れる。よって、コイルＬ１には過渡的に図４に示される
が如き形態にて電流が流れる。かかる電流がダイオード
Ｄ１、スイッチング素子Ｓ１、及びライン２を介してＰ
ＤＰ１０に流れ込み、その負荷容量Ｃ0が充電されるこ
とにより、ライン２上の電位は図４に示されるように徐
々に上昇して行く。
【００１５】次に、スイッチング信号ＳＷ１が論理レベ
ル"０"、スイッチング信号ＳＷ３が論理レベル"１"に夫
々切り替わると、スイッチング素子Ｓ３のみが接続状態
となり、直流電源Ｂ１の正側端子電位Ｖｃがライン２上
に印加される。よって、この間、ライン２上の電位は図
４に示されるようにＶｃに固定される。次に、スイッチ
ング信号ＳＷ２が論理レベル"１"、スイッチング信号Ｓ
Ｗ３が論理レベル"０"に夫々切り替わると、スイッチン
グ素子Ｓ２のみが接続状態となり、コイルＬ１には過渡
的に図４に示されるが如き形態にて負の電流が流れる。
すなわち、上述の如く充電されたＰＤＰ１０の負荷容量
Ｃ0が放電し、その電流が、ライン２、コイルＬ２、ダ
イオードＤ２及びスイッチング素子Ｓ２を介して、コン
デンサＣ１に流れ込んで回収されるのである。これによ
り、ライン２上の電位は図４に示されるように徐々に下
降して行く。
ル"０"、スイッチング信号ＳＷ３が論理レベル"１"に夫
々切り替わると、スイッチング素子Ｓ３のみが接続状態
となり、直流電源Ｂ１の正側端子電位Ｖｃがライン２上
に印加される。よって、この間、ライン２上の電位は図
４に示されるようにＶｃに固定される。次に、スイッチ
ング信号ＳＷ２が論理レベル"１"、スイッチング信号Ｓ
Ｗ３が論理レベル"０"に夫々切り替わると、スイッチン
グ素子Ｓ２のみが接続状態となり、コイルＬ１には過渡
的に図４に示されるが如き形態にて負の電流が流れる。
すなわち、上述の如く充電されたＰＤＰ１０の負荷容量
Ｃ0が放電し、その電流が、ライン２、コイルＬ２、ダ
イオードＤ２及びスイッチング素子Ｓ２を介して、コン
デンサＣ１に流れ込んで回収されるのである。これによ
り、ライン２上の電位は図４に示されるように徐々に下
降して行く。
【００１６】以上の如き動作により、図４に示されるが
如き正電圧の維持パルスＩＰyがライン２上に印加され
るのである。しかしながら、図３に示される構成では、
４つのスイッチング素子Ｓ１〜Ｓ４を必要とする為、そ
の回路規模が大になるという問題があった。又、これら
スイッチング素子Ｓ１〜Ｓ４各々はＭＯＳトランジスタ
にて実現するが、スイッチング素子Ｓ１〜Ｓ４の内、Ｓ
１〜Ｓ３に関してはこれらをスイッチング駆動する為の
専用電源を用意しなければならない。これは、図３に示
されるが如く、スイッチング素子Ｓ１〜Ｓ３各々の両端
に印加される電位はスイッチング信号ＳＷ１〜ＳＷ３各
々に対してフローティング状態となっている為、これら
スイッチング信号ＳＷ１〜ＳＷ３では直接、ＭＯＳトラ
ンジスタをスイッチング駆動出来ないからである。
如き正電圧の維持パルスＩＰyがライン２上に印加され
るのである。しかしながら、図３に示される構成では、
４つのスイッチング素子Ｓ１〜Ｓ４を必要とする為、そ
の回路規模が大になるという問題があった。又、これら
スイッチング素子Ｓ１〜Ｓ４各々はＭＯＳトランジスタ
にて実現するが、スイッチング素子Ｓ１〜Ｓ４の内、Ｓ
１〜Ｓ３に関してはこれらをスイッチング駆動する為の
専用電源を用意しなければならない。これは、図３に示
されるが如く、スイッチング素子Ｓ１〜Ｓ３各々の両端
に印加される電位はスイッチング信号ＳＷ１〜ＳＷ３各
々に対してフローティング状態となっている為、これら
スイッチング信号ＳＷ１〜ＳＷ３では直接、ＭＯＳトラ
ンジスタをスイッチング駆動出来ないからである。
【００１７】従って、例えばスイッチング素子Ｓ１をＭ
ＯＳトランジスタ化すると、実際には図５に示されるが
如き構成となってしまう。すなわち、図３に示されるダ
イオードＤ１及びライン２間にＭＯＳトランジスタＱを
接続すると共に、スイッチング信号ＳＷ１に応じてこの
ＭＯＳトランジスタＱをスイッチング動作させるべく、
更にフォトカプラＰＣ、電源Ｂ２及びドライバＤＶが必
要となるのである。ドライバＤＶは、スイッチング信号
ＳＷ１が論理レベル"１"である場合には、電源Ｂ２にお
ける高電位側の電位ＶDDをＭＯＳトランジスタＱのゲー
ト端に供給する一方、かかるスイッチング信号ＳＷ１が
論理レベル"０"である場合には、電源Ｂ２における低電
位側の電位Ｖ0をかかるゲート端に供給する。尚、かか
る電位Ｖ0は、ＭＯＳトランジスタＱのドレイン端に常
時印加されている。フォトカプラＰＣは、スイッチング
信号ＳＷ１の論理レベルを電気的に絶縁してドライバＤ
Ｖに中継する。
ＯＳトランジスタ化すると、実際には図５に示されるが
如き構成となってしまう。すなわち、図３に示されるダ
イオードＤ１及びライン２間にＭＯＳトランジスタＱを
接続すると共に、スイッチング信号ＳＷ１に応じてこの
ＭＯＳトランジスタＱをスイッチング動作させるべく、
更にフォトカプラＰＣ、電源Ｂ２及びドライバＤＶが必
要となるのである。ドライバＤＶは、スイッチング信号
ＳＷ１が論理レベル"１"である場合には、電源Ｂ２にお
ける高電位側の電位ＶDDをＭＯＳトランジスタＱのゲー
ト端に供給する一方、かかるスイッチング信号ＳＷ１が
論理レベル"０"である場合には、電源Ｂ２における低電
位側の電位Ｖ0をかかるゲート端に供給する。尚、かか
る電位Ｖ0は、ＭＯＳトランジスタＱのドレイン端に常
時印加されている。フォトカプラＰＣは、スイッチング
信号ＳＷ１の論理レベルを電気的に絶縁してドライバＤ
Ｖに中継する。
【００１８】このように、図３に示される構成におい
て、スイッチング素子Ｓ１〜Ｓ３をＭＯＳトランジスタ
化しようとすると、図５に示されるが如き付加回路が必
要となる為その回路規模が大になり、動作速度も低下し
てしまうという問題があった。
て、スイッチング素子Ｓ１〜Ｓ３をＭＯＳトランジスタ
化しようとすると、図５に示されるが如き付加回路が必
要となる為その回路規模が大になり、動作速度も低下し
てしまうという問題があった。
【００１９】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、簡略化された構
成にて、高速動作が可能な表示パネルの駆動装置を提供
することを目的とする。
を解決するためになされたものであり、簡略化された構
成にて、高速動作が可能な表示パネルの駆動装置を提供
することを目的とする。
【００２０】
【課題を解決するための手段】本発明による表示パネル
の駆動装置は、複数の行電極と、前記行電極に交差して
配列された複数の列電極とを有する表示パネルの前記電
極各々に印加すべき駆動パルスを発生する駆動装置であ
って、直流電圧を発生する直流電源と、前記直流電源に
並列に接続された第１コンデンサと、前記直流電源の正
側端子にその一端が接続されているコイルと、前記コイ
ルの他端と前記直流電源の負側端子との間の接続及び遮
断を交互に行うスイッチング手段と、前記コイルの他端
にカソード端が接続されていると共に前記直流電源の負
側端子にアノード端が接続されているダイオードと、前
記ダイオードに並列に接続された第２コンデンサとから
なり、前記コイルの他端に生じた電位変化を前記駆動パ
ルスとして発生する。
の駆動装置は、複数の行電極と、前記行電極に交差して
配列された複数の列電極とを有する表示パネルの前記電
極各々に印加すべき駆動パルスを発生する駆動装置であ
って、直流電圧を発生する直流電源と、前記直流電源に
並列に接続された第１コンデンサと、前記直流電源の正
側端子にその一端が接続されているコイルと、前記コイ
ルの他端と前記直流電源の負側端子との間の接続及び遮
断を交互に行うスイッチング手段と、前記コイルの他端
にカソード端が接続されていると共に前記直流電源の負
側端子にアノード端が接続されているダイオードと、前
記ダイオードに並列に接続された第２コンデンサとから
なり、前記コイルの他端に生じた電位変化を前記駆動パ
ルスとして発生する。
【００２１】
【発明の実施の形態】図６は、本発明による表示パネル
の駆動装置を備えた表示装置の構成を示す図である。図
６において、表示パネルとしてのＰＤＰ１０は、Ｘ及び
Ｙの１対にて１画面の各行（第１行〜第ｎ行）に対応し
た行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えて
いる。更に、ＰＤＰ１０には、上記行電極対に直交し、
かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各
列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成
されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列
電極Ｚとの交差部に１つの放電セルＣ(i、j)が形成され
る。
の駆動装置を備えた表示装置の構成を示す図である。図
６において、表示パネルとしてのＰＤＰ１０は、Ｘ及び
Ｙの１対にて１画面の各行（第１行〜第ｎ行）に対応し
た行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えて
いる。更に、ＰＤＰ１０には、上記行電極対に直交し、
かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各
列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成
されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列
電極Ｚとの交差部に１つの放電セルＣ(i、j)が形成され
る。
【００２２】行電極駆動回路３１は、図２に示されるが
如き正電圧のリセットパルスＲＰy、負電圧の走査パル
スＳＰ、及び維持パルスＩＰy各々を発生し、これらを
図２に示されるタイミングにて行電極Ｙ1〜Ｙnの各々に
印加する。行電極駆動回路４１は、図２に示されるが如
き負電圧のリセットパルスＲＰx、及び正電圧の維持パ
ルスＩＰx各々を発生し、これらを図２に示されるタイ
ミングにて行電極Ｘ1〜Ｘnの各々に印加する。
如き正電圧のリセットパルスＲＰy、負電圧の走査パル
スＳＰ、及び維持パルスＩＰy各々を発生し、これらを
図２に示されるタイミングにて行電極Ｙ1〜Ｙnの各々に
印加する。行電極駆動回路４１は、図２に示されるが如
き負電圧のリセットパルスＲＰx、及び正電圧の維持パ
ルスＩＰx各々を発生し、これらを図２に示されるタイ
ミングにて行電極Ｘ1〜Ｘnの各々に印加する。
【００２３】列電極駆動回路２１は、画面第１行〜第ｎ
行各々に対応した画素データに応じた画素データパルス
ＤＰ1〜ＤＰnを生成し、これらを図２に示されるように
順次列電極Ｚ1〜Ｚmに印加して行く。駆動制御回路５１
は、供給された映像信号に基づき、図２に示されるが如
き各種駆動パルスを生成する為の各種スイッチング信号
を生成し、これらを上記列電極駆動回路２１、行電極駆
動回路３１及び４１各々に供給する。
行各々に対応した画素データに応じた画素データパルス
ＤＰ1〜ＤＰnを生成し、これらを図２に示されるように
順次列電極Ｚ1〜Ｚmに印加して行く。駆動制御回路５１
は、供給された映像信号に基づき、図２に示されるが如
き各種駆動パルスを生成する為の各種スイッチング信号
を生成し、これらを上記列電極駆動回路２１、行電極駆
動回路３１及び４１各々に供給する。
【００２４】尚、これら行電極駆動回路３１、行電極駆
動回路４１、及び列電極駆動回路２１各々の内部には、
図７に示されるが如き本発明による駆動装置としてのフ
ライバックパルス出力回路が設けられている。図７にお
いて、直流電圧を発生する直流電源Ｂ１の負側端子はＰ
ＤＰ１０の接地電位であるＰＤＰ接地電位Ｖｓに接地さ
れている。尚、かかる直流電源Ｂ１の電圧値は、ＰＤＰ
１０の電極に印加すべき各種駆動パルスの波高値より低
い値に設定されている。直流電源Ｂ１には、並列にコン
デンサＣ１が接続されている。更に、かかる直流電源Ｂ
１の正側端子にはコイルＬの一端が接続されており、こ
のコイルＬの他端はライン２を介してＰＤＰ１０の各電
極（行電極又は列電極）に接続されている。スイッチン
グ素子Ｓは、駆動制御回路５１から供給されたスイッチ
ング信号に応じて、上記コイルＬの他端と上記直流電源
Ｂ１の負側端子との間の接続及び遮断を行う。更に、上
記コイルＬの他端にカソード端が接続されており、かつ
直流電源Ｂ１の負側端子にそのアノード端が接続されて
いるダイオードＤが設けられている。コンデンサＣ２
は、このダイオードＤに並列に接続されている。尚、図
７に示されるように、直流電源Ｂ１の負側端子、スイッ
チング素子Ｓ、ダイオードＤのアノード端、コンデンサ
Ｃ１及びＣ２各々の一端は夫々上記ＰＤＰ接地電位Ｖｓ
に接地されている。尚、コンデンサＣ１の容量は、コン
デンサＣ２の容量、及びＰＤＰ１０が有する負荷容量Ｃ
０に比して充分大きな値である。
動回路４１、及び列電極駆動回路２１各々の内部には、
図７に示されるが如き本発明による駆動装置としてのフ
ライバックパルス出力回路が設けられている。図７にお
いて、直流電圧を発生する直流電源Ｂ１の負側端子はＰ
ＤＰ１０の接地電位であるＰＤＰ接地電位Ｖｓに接地さ
れている。尚、かかる直流電源Ｂ１の電圧値は、ＰＤＰ
１０の電極に印加すべき各種駆動パルスの波高値より低
い値に設定されている。直流電源Ｂ１には、並列にコン
デンサＣ１が接続されている。更に、かかる直流電源Ｂ
１の正側端子にはコイルＬの一端が接続されており、こ
のコイルＬの他端はライン２を介してＰＤＰ１０の各電
極（行電極又は列電極）に接続されている。スイッチン
グ素子Ｓは、駆動制御回路５１から供給されたスイッチ
ング信号に応じて、上記コイルＬの他端と上記直流電源
Ｂ１の負側端子との間の接続及び遮断を行う。更に、上
記コイルＬの他端にカソード端が接続されており、かつ
直流電源Ｂ１の負側端子にそのアノード端が接続されて
いるダイオードＤが設けられている。コンデンサＣ２
は、このダイオードＤに並列に接続されている。尚、図
７に示されるように、直流電源Ｂ１の負側端子、スイッ
チング素子Ｓ、ダイオードＤのアノード端、コンデンサ
Ｃ１及びＣ２各々の一端は夫々上記ＰＤＰ接地電位Ｖｓ
に接地されている。尚、コンデンサＣ１の容量は、コン
デンサＣ２の容量、及びＰＤＰ１０が有する負荷容量Ｃ
０に比して充分大きな値である。
【００２５】以下に、図７に示されるフライバックパル
ス出力回路の動作について、図８〜図１０を参照しつつ
説明する。先ず、図８に示される時点ｔ0〜ｔ1の如く、
駆動制御回路５１から供給されたスイッチング信号が論
理レベル"０"である期間中は、スイッチング素子Ｓは遮
断状態である。よって、ダイオードＤが順方向にバイア
スされ、コンデンサＣ１及びコイルＬの共振により、図
９（ａ）の太線矢印にて示されるコンデンサＣ１〜ダイ
オードＤ〜コイルＬなる経路にて電流が流れ減少して行
く。
ス出力回路の動作について、図８〜図１０を参照しつつ
説明する。先ず、図８に示される時点ｔ0〜ｔ1の如く、
駆動制御回路５１から供給されたスイッチング信号が論
理レベル"０"である期間中は、スイッチング素子Ｓは遮
断状態である。よって、ダイオードＤが順方向にバイア
スされ、コンデンサＣ１及びコイルＬの共振により、図
９（ａ）の太線矢印にて示されるコンデンサＣ１〜ダイ
オードＤ〜コイルＬなる経路にて電流が流れ減少して行
く。
【００２６】次に、図８に示される時点ｔ1〜ｔ3の如
く、駆動制御回路５１から供給されたスイッチング信号
が論理レベル"１"に推移すると、スイッチング素子Ｓは
接続状態となる。ここで、時点ｔ2以降、図９（ｂ）の
太線矢印にて示されるように、コンデンサＣ１〜ダイオ
ードＤ間を流れる電流の方向が逆転し、図８に示される
が如くその電流量は徐々に上昇し、コイルＬにエネルギ
ーが蓄えられる。
く、駆動制御回路５１から供給されたスイッチング信号
が論理レベル"１"に推移すると、スイッチング素子Ｓは
接続状態となる。ここで、時点ｔ2以降、図９（ｂ）の
太線矢印にて示されるように、コンデンサＣ１〜ダイオ
ードＤ間を流れる電流の方向が逆転し、図８に示される
が如くその電流量は徐々に上昇し、コイルＬにエネルギ
ーが蓄えられる。
【００２７】次に、図８に示されるように、再び駆動制
御回路５１から供給されたスイッチング信号が論理レベ
ル"０"に推移すると、スイッチング素子Ｓは遮断状態と
なる。これにより、図９（ｃ）及び（ｄ）に示されるが
如く、コイルＬと、コンデンサＣ２及びＰＤＰ１０の負
荷容量Ｃ０との間で共振が起こる。かかる共振動作で
は、先ず、コイルＬに蓄えられていたエネルギーが０、
すなわちライン２上を流れる電流が０（時点ｔ4）にな
るまでコイルＬに蓄えられていたエネルギーが放出さ
れ、コンデンサＣ２及び負荷容量Ｃ０の充電が為され
る。これらコンデンサＣ２及び負荷容量Ｃ０への充電動
作により、ライン２上の電位は図８に示されるように徐
々に上昇して行く。
御回路５１から供給されたスイッチング信号が論理レベ
ル"０"に推移すると、スイッチング素子Ｓは遮断状態と
なる。これにより、図９（ｃ）及び（ｄ）に示されるが
如く、コイルＬと、コンデンサＣ２及びＰＤＰ１０の負
荷容量Ｃ０との間で共振が起こる。かかる共振動作で
は、先ず、コイルＬに蓄えられていたエネルギーが０、
すなわちライン２上を流れる電流が０（時点ｔ4）にな
るまでコイルＬに蓄えられていたエネルギーが放出さ
れ、コンデンサＣ２及び負荷容量Ｃ０の充電が為され
る。これらコンデンサＣ２及び負荷容量Ｃ０への充電動
作により、ライン２上の電位は図８に示されるように徐
々に上昇して行く。
【００２８】ここで、コイルＬに蓄えられていたエネル
ギーが０となり、図８の時点ｔ4に示されるが如く流れ
る電流が０を横切ると、今度は、コンデンサＣ２及び負
荷容量Ｃ０が放電を開始する。かかる放電により、図１
０（ｄ）の太線矢印にて示されるが如き、コンデンサＣ
２及び負荷容量Ｃ０〜コイルＬ〜コンデンサＣ１なる経
路にて電流が流れる。この際、コンデンサＣ１は、上記
コイルＬを介して流れ込んできた電流により充電し、こ
れを吸収して行く。かかるコンデンサＣ１の充電動作に
より、ライン２上の電位は図８に示されるように徐々に
下降して行く。
ギーが０となり、図８の時点ｔ4に示されるが如く流れ
る電流が０を横切ると、今度は、コンデンサＣ２及び負
荷容量Ｃ０が放電を開始する。かかる放電により、図１
０（ｄ）の太線矢印にて示されるが如き、コンデンサＣ
２及び負荷容量Ｃ０〜コイルＬ〜コンデンサＣ１なる経
路にて電流が流れる。この際、コンデンサＣ１は、上記
コイルＬを介して流れ込んできた電流により充電し、こ
れを吸収して行く。かかるコンデンサＣ１の充電動作に
より、ライン２上の電位は図８に示されるように徐々に
下降して行く。
【００２９】ここで、ライン２上の電位が負電位に到達
すると、ダイオードＤが順方向にバイアスされることに
なり、図１０（ｅ）の太線矢印にて示されるが如き経路
にてで電流が流れ始める。これら一連の動作により、図
８に示されるが如く、波高値ＶＶを有する正弦波状のパ
ルスＧＰが生成される。尚、かかる波高値ＶＶは、直流
電源Ｂ１が発生する電圧値より高くなる。
すると、ダイオードＤが順方向にバイアスされることに
なり、図１０（ｅ）の太線矢印にて示されるが如き経路
にてで電流が流れ始める。これら一連の動作により、図
８に示されるが如く、波高値ＶＶを有する正弦波状のパ
ルスＧＰが生成される。尚、かかる波高値ＶＶは、直流
電源Ｂ１が発生する電圧値より高くなる。
【００３０】そこで、かかるパルスＧＰを、図２に示さ
れるが如き維持パルスＩＰy、ＩＰx、画素データパルス
ＤＰとして用いるのである。図１１は、図７に示される
フライバックパルス出力回路を、 行電極駆動回路３１における維持パルスＩＰy発生回路 行電極駆動回路４１における維持パルスＩＰx発生回路 列電極駆動回路２１における画素データパルスＤＰ発生
回路 として用いた場合の適用例を示す図である。
れるが如き維持パルスＩＰy、ＩＰx、画素データパルス
ＤＰとして用いるのである。図１１は、図７に示される
フライバックパルス出力回路を、 行電極駆動回路３１における維持パルスＩＰy発生回路 行電極駆動回路４１における維持パルスＩＰx発生回路 列電極駆動回路２１における画素データパルスＤＰ発生
回路 として用いた場合の適用例を示す図である。
【００３１】尚、図１１においては、ＰＤＰ１０が保有
する全電極の内、行電極Ｘ1、Ｙ1、及びＺ1を駆動する
分のみ記載してある。維持パルスＩＰyを生成するにあ
たり、駆動制御回路５１は、図１２に示されるが如く論
理レベル"０"及び"１"を繰り返すスイッチング信号Ｓyi
を、図１１に示される行電極駆動回路３１中のスイッチ
ング素子Ｓに供給する。これにより、図１２に示される
が如く、波高値ＶCを有する正弦波状の維持パルスＩＰy
が繰り返し生成され、これが行電極Ｙ1に印加される。
尚、この際、行電極駆動回路３１に設けられているフラ
イバックパルス出力回路の直流電源Ｂ１の電圧値は、上
記波高値ＶCより低い値で良い。
する全電極の内、行電極Ｘ1、Ｙ1、及びＺ1を駆動する
分のみ記載してある。維持パルスＩＰyを生成するにあ
たり、駆動制御回路５１は、図１２に示されるが如く論
理レベル"０"及び"１"を繰り返すスイッチング信号Ｓyi
を、図１１に示される行電極駆動回路３１中のスイッチ
ング素子Ｓに供給する。これにより、図１２に示される
が如く、波高値ＶCを有する正弦波状の維持パルスＩＰy
が繰り返し生成され、これが行電極Ｙ1に印加される。
尚、この際、行電極駆動回路３１に設けられているフラ
イバックパルス出力回路の直流電源Ｂ１の電圧値は、上
記波高値ＶCより低い値で良い。
【００３２】又、維持パルスＩＰxを生成するにあた
り、駆動制御回路５１は、図１３に示されるが如く論理
レベル"０"及び"１"を繰り返すスイッチング信号Ｓ
yiを、図１１に示される行電極駆動回路４１中のスイッ
チング素子Ｓに供給する。これにより、図１３に示され
るが如く、波高値ＶCを有する正弦波状の維持パルスＩ
Ｐxが繰り返し生成され、これが行電極Ｘ1に印加され
る。尚、この際、行電極駆動回路４１に設けられている
フライバックパルス出力回路の直流電源Ｂ１の電圧値
は、上記波高値ＶCより低い値で良い。
り、駆動制御回路５１は、図１３に示されるが如く論理
レベル"０"及び"１"を繰り返すスイッチング信号Ｓ
yiを、図１１に示される行電極駆動回路４１中のスイッ
チング素子Ｓに供給する。これにより、図１３に示され
るが如く、波高値ＶCを有する正弦波状の維持パルスＩ
Ｐxが繰り返し生成され、これが行電極Ｘ1に印加され
る。尚、この際、行電極駆動回路４１に設けられている
フライバックパルス出力回路の直流電源Ｂ１の電圧値
は、上記波高値ＶCより低い値で良い。
【００３３】又、画素データパルスＤＰを生成するにあ
たり、駆動制御回路５１は、図１４に示されるが如く論
理レベル"０"及び"１"を繰り返すスイッチング信号ＳＤ
を、図１１に示される列電極駆動回路２１中のスイッチ
ング素子Ｓに供給する。これにより、図１４に示される
ように、波高値ＶDを有する正弦波状のパルスが繰り返
しライン２上に生成される。ここで、スイッチング素子
ＳＳは、論理レベル"１"の画素データが供給されている
場合にのみ接続状態となって、上記ライン２上に生成さ
れたパルスを画素データパルスＤＰとして列電極Ｚ1に
印加する。尚、この際、列電極駆動回路２１に設けられ
ているフライバックパルス出力回路の直流電源Ｂ１の電
圧値は、上記波高値ＶDより低い値で良い。
たり、駆動制御回路５１は、図１４に示されるが如く論
理レベル"０"及び"１"を繰り返すスイッチング信号ＳＤ
を、図１１に示される列電極駆動回路２１中のスイッチ
ング素子Ｓに供給する。これにより、図１４に示される
ように、波高値ＶDを有する正弦波状のパルスが繰り返
しライン２上に生成される。ここで、スイッチング素子
ＳＳは、論理レベル"１"の画素データが供給されている
場合にのみ接続状態となって、上記ライン２上に生成さ
れたパルスを画素データパルスＤＰとして列電極Ｚ1に
印加する。尚、この際、列電極駆動回路２１に設けられ
ているフライバックパルス出力回路の直流電源Ｂ１の電
圧値は、上記波高値ＶDより低い値で良い。
【００３４】以上の如く、図７に示されるが如きフライ
バックパルス出力回路によれば、直流電源Ｂ１の電圧値
は各駆動パルスの波高値よりも低くすることが出来るの
で、低消費電力化が図れる。又、図７に示されるように
スイッチング素子Ｓの一端は接地電位となっているの
で、このスイッチング素子ＳをＭＯＳトランジスタ化す
るにあたり、図５に示されるが如きフォトカプラＰＣ、
電源Ｂ２、及びドライバＤＶ等の付加回路が不要とな
る。よって、図３に示されるが如き電極駆動回路に比し
てその回路規模を小規模化できる。更に、使用している
スイッチング素子が１つで済むので、図３に示される電
極駆動回路に比して高速動作が可能となる。又、全共振
を利用してパルスを発生する構成となっているので、Ｅ
ＭＩ妨害が少ないというメリットがある。
バックパルス出力回路によれば、直流電源Ｂ１の電圧値
は各駆動パルスの波高値よりも低くすることが出来るの
で、低消費電力化が図れる。又、図７に示されるように
スイッチング素子Ｓの一端は接地電位となっているの
で、このスイッチング素子ＳをＭＯＳトランジスタ化す
るにあたり、図５に示されるが如きフォトカプラＰＣ、
電源Ｂ２、及びドライバＤＶ等の付加回路が不要とな
る。よって、図３に示されるが如き電極駆動回路に比し
てその回路規模を小規模化できる。更に、使用している
スイッチング素子が１つで済むので、図３に示される電
極駆動回路に比して高速動作が可能となる。又、全共振
を利用してパルスを発生する構成となっているので、Ｅ
ＭＩ妨害が少ないというメリットがある。
【００３５】尚、上述の如く、図７に示されるフライバ
ックパルス出力回路では大型のＰＤＰを駆動した場合、
放電電流が増加すると共振コンデンサの容量不足等によ
り、この駆動パルスの波高値が不安定になる場合があ
る。図１５は、かかる点に鑑みて為されたフライバック
パルス出力回路の他の実施例を示す図である。
ックパルス出力回路では大型のＰＤＰを駆動した場合、
放電電流が増加すると共振コンデンサの容量不足等によ
り、この駆動パルスの波高値が不安定になる場合があ
る。図１５は、かかる点に鑑みて為されたフライバック
パルス出力回路の他の実施例を示す図である。
【００３６】図１５に示されるフライバックパルス出力
回路においては、図７に示される回路に、ピークホール
ド回路ＰＨ、抵抗Ｒ１及びＲ２からなるピーク電圧値検
出手段を付加すると共に、直流電源Ｂ１を可変直流電源
Ｂ１’に変更している。ピークホールド回路ＰＨは、ラ
イン２及びＰＤＰ接地電位ＶS間に生じた電位差を抵抗
Ｒ１及びＲ２にて分圧した値に基づき、ライン２上に発
生した電圧のピーク電圧値を検出して保持し、これを可
変直流電源Ｂ１’に供給する。可変直流電源Ｂ１’は、
かかるピーク電圧値に応じた直流の電源電圧を発生し、
これをコンデンサＣ１の両端に印加する。
回路においては、図７に示される回路に、ピークホール
ド回路ＰＨ、抵抗Ｒ１及びＲ２からなるピーク電圧値検
出手段を付加すると共に、直流電源Ｂ１を可変直流電源
Ｂ１’に変更している。ピークホールド回路ＰＨは、ラ
イン２及びＰＤＰ接地電位ＶS間に生じた電位差を抵抗
Ｒ１及びＲ２にて分圧した値に基づき、ライン２上に発
生した電圧のピーク電圧値を検出して保持し、これを可
変直流電源Ｂ１’に供給する。可変直流電源Ｂ１’は、
かかるピーク電圧値に応じた直流の電源電圧を発生し、
これをコンデンサＣ１の両端に印加する。
【００３７】かかる構成により、ライン２上に発生した
駆動パルスの波高値が常に所望の一定値に安定するよう
に、可変直流電源Ｂ１’において発生する直流の電源電
圧値を調整するのである。すなわち、駆動パルスの波高
値を逐次検出し、この検出した波高値に応じた分だけ可
変直流電源Ｂ１’で発生する電源電圧値を調整すること
により、駆動パルスの波高値を安定化しているのであ
る。
駆動パルスの波高値が常に所望の一定値に安定するよう
に、可変直流電源Ｂ１’において発生する直流の電源電
圧値を調整するのである。すなわち、駆動パルスの波高
値を逐次検出し、この検出した波高値に応じた分だけ可
変直流電源Ｂ１’で発生する電源電圧値を調整すること
により、駆動パルスの波高値を安定化しているのであ
る。
【００３８】尚、電源電圧値を調整する代わりに、スイ
ッチング素子Ｓにおける接続及び遮断の期間比を上記ピ
ーク電圧値に応じて調整せしめるようにしても良い。図
１６は、かかる点に鑑みて為されたフライバックパルス
出力回路の更に他の実施例を示す図である。図１６に示
されるフライバックパルス出力回路においては、図７に
示される回路に、図１５と同様なピークホールド回路Ｐ
Ｈ、抵抗Ｒ１及びＲ２と、デューティ調整回路ＤＨを付
加する構成としている。デューティ調整回路ＤＨは、ピ
ークホールド回路ＰＨから供給されたピーク電圧値に基
づいて、駆動制御回路５１から供給されたスイッチング
信号のデューティ比を調整し、このデューティ調整され
たスイッチング信号ＳＷＣをスイッチング素子Ｓに供給
する。すなわち、スイッチング素子Ｓが接続状態となっ
ている期間と、遮断状態となっている期間との期間比を
上記ピーク値に応じて調整せしめるのである。
ッチング素子Ｓにおける接続及び遮断の期間比を上記ピ
ーク電圧値に応じて調整せしめるようにしても良い。図
１６は、かかる点に鑑みて為されたフライバックパルス
出力回路の更に他の実施例を示す図である。図１６に示
されるフライバックパルス出力回路においては、図７に
示される回路に、図１５と同様なピークホールド回路Ｐ
Ｈ、抵抗Ｒ１及びＲ２と、デューティ調整回路ＤＨを付
加する構成としている。デューティ調整回路ＤＨは、ピ
ークホールド回路ＰＨから供給されたピーク電圧値に基
づいて、駆動制御回路５１から供給されたスイッチング
信号のデューティ比を調整し、このデューティ調整され
たスイッチング信号ＳＷＣをスイッチング素子Ｓに供給
する。すなわち、スイッチング素子Ｓが接続状態となっ
ている期間と、遮断状態となっている期間との期間比を
上記ピーク値に応じて調整せしめるのである。
【００３９】かかる構成により、例えば、ライン２上に
発生した駆動パルスの波高値が所望の値よりも低い場合
には、デューティ調整回路ＤＨは、スイッチング素子Ｓ
が接続状態となっている期間を長くして、上記スイッチ
ング信号のデューティ調整を行う。この際、図１７に示
されるように、スイッチング素子Ｓが接続状態となって
いる期間が長いほどコイルＬを流れる電流量が増大し
て、ライン２上に生成される駆動パルスの波高値も高く
なって行くのである。
発生した駆動パルスの波高値が所望の値よりも低い場合
には、デューティ調整回路ＤＨは、スイッチング素子Ｓ
が接続状態となっている期間を長くして、上記スイッチ
ング信号のデューティ調整を行う。この際、図１７に示
されるように、スイッチング素子Ｓが接続状態となって
いる期間が長いほどコイルＬを流れる電流量が増大し
て、ライン２上に生成される駆動パルスの波高値も高く
なって行くのである。
【００４０】尚、スイッチング素子Ｓにおける接続及び
遮断期間の比を調整する代わりに、図１８に示されるよ
うに、接続及び遮断の切り替え周期を調整するようにし
ても、同様に、駆動パルスの波高値を制御することが出
来る。この際、図１８に示されるように、スイッチング
素子Ｓにおける接続及び遮断の切り替え周期を長くする
ほど、コイルＬを流れる電流量が増大して、ライン２上
に生成される駆動パルスの波高値も高くなって行くので
ある。
遮断期間の比を調整する代わりに、図１８に示されるよ
うに、接続及び遮断の切り替え周期を調整するようにし
ても、同様に、駆動パルスの波高値を制御することが出
来る。この際、図１８に示されるように、スイッチング
素子Ｓにおける接続及び遮断の切り替え周期を長くする
ほど、コイルＬを流れる電流量が増大して、ライン２上
に生成される駆動パルスの波高値も高くなって行くので
ある。
【００４１】
【発明の効果】以上、詳述した如く、本発明による表示
パネルの駆動装置は、コンデンサ及びコイルからなる共
振回路を用いた全共振を利用した動作により、各種の駆
動パルスを発生する構成としている。よって、かかる構
成によれば、発生すべき駆動パルスの波高値よりも低い
電圧値を有する直流電源で各種駆動パルスを発生するこ
とが出来るようになるので、低消費電力化を図ることが
出来る。又、使用しているスイッチング手段は１系統で
済むので、回路の小規模化及び高速動作が実現出来る。
更に、全共振を利用して駆動パルスを発生する構成とな
っているので、ＥＭＩ妨害が少ないというメリットがあ
る。
パネルの駆動装置は、コンデンサ及びコイルからなる共
振回路を用いた全共振を利用した動作により、各種の駆
動パルスを発生する構成としている。よって、かかる構
成によれば、発生すべき駆動パルスの波高値よりも低い
電圧値を有する直流電源で各種駆動パルスを発生するこ
とが出来るようになるので、低消費電力化を図ることが
出来る。又、使用しているスイッチング手段は１系統で
済むので、回路の小規模化及び高速動作が実現出来る。
更に、全共振を利用して駆動パルスを発生する構成とな
っているので、ＥＭＩ妨害が少ないというメリットがあ
る。
【図１】自発光型の平面パネルを用いた従来の表示装置
の概略構成を示す図である。
の概略構成を示す図である。
【図２】各種駆動パルスの印加タイミングを示す図であ
る。
る。
【図３】行電極駆動回路３０に設けられている駆動パル
ス発生回路を示す図である。
ス発生回路を示す図である。
【図４】図３に示される駆動パルス発生回路の内部動作
波形図である。
波形図である。
【図５】図３に示される駆動パルス発生回路におけるス
イッチング素子Ｓ１〜Ｓ３をＭＯＳトランジスタにて形
成した場合の回路を示す図である。
イッチング素子Ｓ１〜Ｓ３をＭＯＳトランジスタにて形
成した場合の回路を示す図である。
【図６】本発明の駆動装置を備えた表示装置の概略構成
を示す図である。
を示す図である。
【図７】本発明による駆動装置としてのフライバックパ
ルス出力回路を示す図である。
ルス出力回路を示す図である。
【図８】図７に示されるフライバックパルス出力回路の
動作波形図である。
動作波形図である。
【図９】図７に示されるフライバックパルス出力回路の
動作を説明するための図である。
動作を説明するための図である。
【図１０】図７に示されるフライバックパルス出力回路
の動作を説明するための図である。
の動作を説明するための図である。
【図１１】図７に示されるフライバックパルス出力回路
を、列電極駆動回路２１、行電極駆動回路３１及び４１
各々での維持パルス発生回路、並びに画素データパルス
発生回路として適用した場合の一例を示す図である。
を、列電極駆動回路２１、行電極駆動回路３１及び４１
各々での維持パルス発生回路、並びに画素データパルス
発生回路として適用した場合の一例を示す図である。
【図１２】図１１に示される行電極駆動回路３１にて維
持パルスＩＰyを生成する際の内部動作波形を示す図で
ある。
持パルスＩＰyを生成する際の内部動作波形を示す図で
ある。
【図１３】図１１に示される行電極駆動回路４１にて維
持パルスＩＰxを生成する際の内部動作波形を示す図で
ある。
持パルスＩＰxを生成する際の内部動作波形を示す図で
ある。
【図１４】図１１に示される列電極駆動回路２１にて画
素データパルスＤＰを生成する際の内部動作波形を示す
図である。
素データパルスＤＰを生成する際の内部動作波形を示す
図である。
【図１５】安定化回路を備えたフライバックパルス出力
回路を示す図である。
回路を示す図である。
【図１６】安定化回路を備えたフライバックパルス出力
回路の他の構成を示す図である。
回路の他の構成を示す図である。
【図１７】図１６に示される回路にて、スイッチング信
号のデューティ比を制御して駆動パルスの波高値を調整
する際の動作波形を示す図である。
号のデューティ比を制御して駆動パルスの波高値を調整
する際の動作波形を示す図である。
【図１８】図１６に示される回路にて、スイッチング信
号の周期を制御して駆動パルスの波高値を調整する際の
動作波形を示す図である。
号の周期を制御して駆動パルスの波高値を調整する際の
動作波形を示す図である。
Ｂ１ 直流電源 Ｂ１’ 可変直流電源 C1,C2 コンデンサ Ｄ ダイオード ＤＨ デューティ調整回路 Ｌ コイル ＰＨ ピークホールド回路 Ｓ スイッチング素子 １０ ＰＤＰ
Claims (7)
- 【請求項１】 複数の行電極と、前記行電極に交差して
配列された複数の列電極とを有する表示パネルの前記電
極各々に印加すべき駆動パルスを発生する駆動装置であ
って、 直流電圧を発生する直流電源と、 前記直流電源に並列に接続された第１コンデンサと、 前記直流電源の正側端子にその一端が接続されているコ
イルと、 前記コイルの他端と前記直流電源の負側端子との間の接
続及び遮断を交互に行うスイッチング手段と、 前記コイルの他端にカソード端が接続されていると共に
前記直流電源の負側端子にアノード端が接続されている
ダイオードと、 前記ダイオードに並列に接続された第２コンデンサとか
らなり、 前記コイルの他端に生じた電位変化を前記駆動パルスと
して発生することを特徴とする表示パネルの駆動装置。 - 【請求項２】 前記駆動パルスのピーク電圧値を検出す
るピーク電圧値検出手段と、前記ピーク電圧値に応じて
前記駆動パルスの波高値を一定値に保つ安定化手段とを
含むことを特徴とする請求項１記載の表示パネルの駆動
装置。 - 【請求項３】 前記直流電源は、前記直流電圧の電圧値
が可変な可変直流電源であり、 前記安定化手段は、前記ピーク電圧値に応じて前記可変
直流電源で発生すべき前記直流電圧の値を変化せしめる
ことを特徴とする請求項２記載の表示パネルの駆動装
置。 - 【請求項４】 前記安定化手段は、前記スイッチング手
段における前記接続及び遮断の期間比を前記ピーク電圧
値に応じて調整せしめることを特徴とする請求項１及び
２記載の表示パネルの駆動装置。 - 【請求項５】 前記安定化手段は、前記スイッチング手
段における前記接続及び遮断の切り替え周期を前記ピー
ク電圧値に応じて調整せしめることを特徴とする請求項
１及び２記載の表示パネルの駆動装置。 - 【請求項６】 前記駆動パルスは、前記行電極に印加さ
れる維持パルスであることを特徴とする請求項１記載の
表示パネルの駆動装置。 - 【請求項７】 前記駆動パルスは、前記列電極に印加さ
れる画素データパルスであることを特徴とする請求項１
記載の表示パネルの駆動装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15498698A JP3568098B2 (ja) | 1998-06-03 | 1998-06-03 | 表示パネルの駆動装置 |
| US09/324,723 US6333738B1 (en) | 1998-06-03 | 1999-06-03 | Display panel driving apparatus of a simplified structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15498698A JP3568098B2 (ja) | 1998-06-03 | 1998-06-03 | 表示パネルの駆動装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH11344948A true JPH11344948A (ja) | 1999-12-14 |
| JP3568098B2 JP3568098B2 (ja) | 2004-09-22 |
Family
ID=15596226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15498698A Expired - Fee Related JP3568098B2 (ja) | 1998-06-03 | 1998-06-03 | 表示パネルの駆動装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6333738B1 (ja) |
| JP (1) | JP3568098B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003108064A (ja) * | 2001-08-06 | 2003-04-11 | Samsung Sdi Co Ltd | プラズマディスプレイパネルの駆動装置及び駆動方法 |
| KR100438920B1 (ko) * | 2001-12-07 | 2004-07-03 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동방법 |
| US6803889B2 (en) * | 2001-01-19 | 2004-10-12 | Fujitsu Hitachi Plasma Display Limited | Plasma display device and method for controlling the same |
| JP2005025201A (ja) * | 2003-07-02 | 2005-01-27 | Thomson Plasma | プラズマ・ディスプレイの複数の列又は行に短持続時間パルスを生成する方法及び該方法を実施するデバイス |
| JP2005070762A (ja) * | 2003-07-31 | 2005-03-17 | Thomson Plasma | プラズマパネルにおいてアドレス信号を発生する方法、及び該方法を実現するための装置 |
| US7138988B2 (en) | 1999-11-09 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Driving circuit and display device |
| WO2007015309A1 (ja) * | 2005-08-04 | 2007-02-08 | Fujitsu Hitachi Plasma Display Limited | プラズマディスプレイ装置 |
| EP1887545A2 (en) * | 2006-08-10 | 2008-02-13 | LG Electronics Inc. | Sustain driver for a plasma display |
| US7471046B2 (en) | 2002-10-11 | 2008-12-30 | Samsung Sdi Co., Ltd. | Apparatus and method for driving plasma display panel |
| WO2020173189A1 (zh) * | 2019-02-26 | 2020-09-03 | 京东方科技集团股份有限公司 | 升压电路和关机电路及它们的驱动方法以及显示装置 |
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| US7081891B2 (en) * | 2001-12-28 | 2006-07-25 | Lg Electronics, Inc. | Method and apparatus for resonant injection of discharge energy into a flat plasma display panel |
| US6563272B1 (en) * | 2002-04-22 | 2003-05-13 | Koninklijke Philips Electronics N.V. | Combined scan/sustain driver for plasma display panel using dynamic gate drivers in SOI technology |
| JP2004029553A (ja) * | 2002-06-27 | 2004-01-29 | Pioneer Electronic Corp | 表示パネルの駆動装置 |
| JP2004177815A (ja) * | 2002-11-28 | 2004-06-24 | Fujitsu Hitachi Plasma Display Ltd | 容量性負荷駆動回収回路、容量性負荷駆動回路及びそれを用いたプラズマディスプレイ装置 |
| JP4510422B2 (ja) * | 2003-06-12 | 2010-07-21 | パナソニック株式会社 | 容量性発光素子の駆動装置 |
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| EP0391655B1 (en) * | 1989-04-04 | 1995-06-14 | Sharp Kabushiki Kaisha | A drive device for driving a matrix-type LCD apparatus |
| JPH08160908A (ja) * | 1994-12-02 | 1996-06-21 | Sony Corp | プラズマ駆動回路 |
| JP2735014B2 (ja) * | 1994-12-07 | 1998-04-02 | 日本電気株式会社 | 表示パネルの駆動回路 |
-
1998
- 1998-06-03 JP JP15498698A patent/JP3568098B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-03 US US09/324,723 patent/US6333738B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
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