KR20170105175A - 표시장치 - Google Patents

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Abstract

본 발명은 표시패널 및 내장형 게이트 구동부를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 내장형 게이트 구동부는 스테이지 회로부들과, 보상 회로부들로 이루어진 시프트 레지스터들을 갖는다. 스테이지 회로부들은 게이트신호를 생성하는 게이트신호 발생 회로와 더미 캐리신호를 생성하는 더미 캐리 발생 회로를 각각 포함하고, 더미 캐리 발생회로로부터 생성된 더미 캐리신호를 보상 회로부들에 각각 공급한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 게이트신호(또는 스캔신호)를 공급하는 게이트 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
위와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 게이트신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.
게이트신호를 출력하는 게이트 구동부는 집적회로 형태로 표시패널의 외부기판에 실장되는 외장형과 박막 트랜지스터 공정과 함께 이루어지는 게이트인패널(Gate In Panel; GIP) 형태로 표시패널에 형성되는 내장형으로 구분된다.
그런데 종래의 내장형 게이트 구동부 중에는 좌측과 우측에 배치된 시프트 레지스터들을 동시에 구동하지 않고 좌측과 우측을 구분하여 순차 구동(또는 인터레이스, Interlace)할 경우 사용이 어려운 단점이 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 노말 구동 및 인터레이스 구동이 모두 가능한 내장형 게이트 구동부를 갖는 표시장치를 제공하는 것이다. 또한 본 발명은 게이트신호의 폴링 타임 개선과 구동 신뢰성을 향상할 수 있는 내장형 게이트 구동부를 갖는 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시패널 및 내장형 게이트 구동부를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 내장형 게이트 구동부는 표시패널에 게이트신호를 공급하기 위해 표시영역의 좌측과 우측에 하나의 게이트라인씩 건너 교번 배치된 스테이지 회로부들과, 스테이지 회로부들과 마주보는 반대측에서 스테이지 회로부들과 동일한 게이트라인을 보상 구동하도록 표시영역의 좌측과 우측에 하나의 게이트라인씩 건너 교번 배치된 보상 회로부들로 이루어진 시프트 레지스터들을 갖는다. 스테이지 회로부들은 게이트신호를 생성하는 게이트신호 발생 회로와 더미 캐리신호를 생성하는 더미 캐리 발생 회로를 각각 포함하고, 더미 캐리 발생회로로부터 생성된 더미 캐리신호를 보상 회로부들에 각각 공급한다.
보상 회로부들은 더미 캐리 발생회로로부터 출력된 더미 캐리신호의 로직 상태에 대응하여 턴온 또는 턴오프 동작할 수 있다.
보상 회로부들은 더미 캐리신호에 대응하여 자신이 보상 구동하는 게이트라인을 방전시키기 위한 턴온 동작을 수행할 수 있다.
보상 회로부들은 시프트 레지스터들에 공급되는 제1저전위전원보다 높거나 낮은 제2저전위전원으로 자신이 보상 구동하는 게이트라인을 방전시킬 수 있다.
더미 캐리 발생회로는 외부로부터 로직하이의 활성화신호가 공급되면 로직하이의 더미 캐리신호를 출력하기 위한 동작을 수행할 수 있다.
활성화신호는 내장형 게이트 구동부를 인터레이스 모드 방식으로 구동할 때 로직하이를 가질 수 있다.
더미 캐리 발생회로는 자신이 속하는 시프트 레지스터에 공급된 클록신호를 이용하여 로직하이의 더미 캐리신호를 출력할 수 있다.
더미 캐리 발생회로는 자신이 속하는 시프트 레지스터의 게이트신호 발생 회로의 QB노드의 전위에 대응하여 로직로우의 더미 캐리신호를 출력할 수 있다.
보상 회로부들은 자신보다 적어도 K(K는 1 이상 정수) 단계 후단에 위치하는 스테이지 회로부들에 포함된 더미 캐리 발생회로의 더미 캐리 출력단자에 연결될 수 있다.
더미 캐리 발생회로는 활성화신호라인에 게이트전극이 연결되고 고전위전원라인에 제1전극이 연결되고 QQ노드에 제2전극이 연결된 제11트랜지스터와, 넥스트신호라인에 게이트전극이 연결되고 QQ노드에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제12트랜지스터와, 자신이 속하는 시프트 레지스터의 게이트신호 발생 회로의 QB노드에 게이트전극이 연결되고 QQ노드에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제13트랜지스터와, QQ노드에 게이트전극이 연결되고 QB노드에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제14트랜지스터와, QQ노드에 게이트전극이 연결되고 제N(N은 1 이상 정수)클록신호라인에 제1전극이 연결되고 더미 캐리 발생 회로의 더미 캐리 출력단자에 제2전극이 연결된 제15트랜지스터와, QB노드에 게이트전극이 연결되고 상기 제15트랜지스터의 제2전극에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제16트랜지스터와, 활성화신호라인에 게이트전극이 연결되고 Q노드에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제17트랜지스터를 포함할 수 있다.
본 발명은 게이트신호의 신호지연 문제를 개선하면서도 장치의 동작 조건에 대응하여 노말 구동 및 인터레이스 구동이 모두 가능한 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다. 또한, 본 발명은 게이트신호의 폴링 타임을 개선할 수 있는 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다. 또한, 본 발명은 구동 신뢰성을 향상할 수 있는 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다.
도 1은 표시장치의 개략적인 블록도.
도 2는 도 1에 도시된 서브 픽셀의 구성 예시도.
도 3은 표시패널의 좌측 및 우측에 배치된 스테이지 회로부들을 간략히 보여주는 도면.
도 4는 스테이지 회로부들의 블록도.
도 5는 실험예에 따른 스테이지 회로부의 회로 구성도.
도 6은 도 5에 도시된 실험예의 문제점을 설명하기 위한 도면.
도 7은 실시예에 따른 스테이지 회로부의 개략적인 회로 구성도.
도 8은 실시예에 따른 스테이지 회로부의 상세 회로 구성도.
도 9 내지 도 12는 실시예에 따른 스테이지 회로부를 구동 조건별로 구분하여 설명하기 위한 도면들.
도 13은 실험예 및 실시예에 따른 스테이지 회로부의 시뮬레이션 결과를 나타낸 도면.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
이하에서 설명되는 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.
도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이다.
도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 제어부(110), 데이터 구동부(120) 및 내장형 게이트 구동부(130, 140L, 140R)가 포함된다.
표시패널(10)에는 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다. 표시패널(10)은 서브 픽셀들이 형성되는 표시영역(AA)과 표시영역(AA)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(LNA, RNA)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광표시장치(OLED), 전기영동표시장치(EPD) 등으로 구현될 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 제1게이트 라인(GL1)과 제1데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 게이트신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널이나 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.
표시패널(100)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다. 표시패널(100)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
타이밍 제어부(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받는다. 타이밍 제어부(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 내장형 게이트 구동부(130, 140L, 140R)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.
데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 제어부(110)로부터 데이터신호(DATA)와 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 디지털신호에서 아날로그신호로 변환하고, 이를 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속될 수 있으나 이에 한정되지 않는다.
내장형 게이트 구동부(130, 140L, 140R)는 레벨 시프터(130) 및 시프트 레지스터(140L, 140R)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성된다. 레벨 시프터(130)는 타이밍 제어부(11)의 제어하에 클럭신호라인, 스타트신호라인, 고전위전원라인 및 저전위전원라인 등을 통해 공급되는 신호 및 전원의 레벨을 시프팅한 후 시프트 레지스터(140L, 140R)에 공급한다.
시프트 레지스터(140L, 140R)는 게이트인패널(Gate In Panel; 이하 GIP) 방식으로 표시패널(100)에 형성된다. 시프트 레지스터(140L, 140R)는 표시패널(100)의 비표시영역(LNA, RNA)에 박막 트랜지스터 형태로 형성된 스테이지 회로부들을 포함한다. 스테이지 회로부들은 표시패널(100)의 좌측 비표시영역(LNA)과 우측 비표시영역(RNA)에 구분되어 형성된다.
앞서 설명한 내장형 게이트 구동부는 산화물이나 아몰포스 실리콘 박막 트랜지스터 등으로 시프트 레지스터(140L, 140R)를 구현한다. 산화물 박막 트랜지스터는 전류의 이동 특성이 우수하여 아몰포스 실리콘 박막 트랜지스터 대비 회로의 크기를 축소 설계할 수 있는 장점이 있다. 반면, 아몰포스 실리콘 박막 트랜지스터는 시간이 지나도 문턱전압을 일정하게 유지할 수 있어 산화물 박막 트랜지스터 대비 스트레스 바이어스에 따른 문턱전압의 회복 특성이 좋은 장점이 있다.
도 3은 표시패널의 좌측 및 우측에 배치된 스테이지 회로부들을 간략히 보여주는 도면이고, 도 4는 스테이지 회로부들의 블록도이다.
도 3에 도시된 바와 같이, 시프트 레지스터(140L, 140R)는 레벨 시프터로부터 공급된 신호 및 전원(예: clk, vst 등)에 대응하여 게이트신호를 시프트하고 출력하는 스테이지 회로부들(GIPL1, GIPR2)과 스테이지 회로부들(GIPL1, GIPR2)로부터 출력된 신호를 기반으로 동작하는 보상 회로부들(CT1, CT2)로 구성된다. 보상 회로부들(CT1, CT2)은 좌측과 우측 간의 게이트신호의 편차를 감소하기 동일한 라인에 위치하는 스테이지 회로부의 게이트신호와 동일한 게이트신호를 출력한다.
표시패널(110)의 제1게이트 라인(GL1)에는 제1스테이지 회로부(GIPL1)와 제1보상 회로부(CT1)가 마주보며 배치된다. 제1게이트 라인(GL1)은 좌측 비표시영역(LNA)에 배치된 제1스테이지 회로부(GIPL1)와 우측 비표시영역(RNA)에 배치된 제1보상 회로부(CT1)의 동작에 의해 마련된 게이트신호를 전달한다.
표시패널(110)의 제2게이트 라인(GL2)에는 제2스테이지 회로부(GIPR2)와 제2보상 회로부(CT2)가 마주보며 배치된다. 제2게이트 라인(GL2)은 우측 비표시영역(RNA)에 배치된 제2스테이지 회로부(GIPR2)와 좌측 비표시영역(LNA)에 배치된 제2보상 회로부(CT2)의 동작에 의해 마련된 게이트신호를 전달한다.
앞서 설명한 바와 같이 구성된 내장형 게이트 구동부는 종속적으로 연결된 스테이지 회로부들을 갖는다. 스테이지 회로부들의 종속적인 접속 구조는 앞선 스테이지 회로부의 게이트신호가 출력된 이후 다음 스테이지 회로부의 게이트신호가 출력되도록 상단의 출력단이 하단의 입력단에 접속되는 형태를 이룬다.
이와 같은 접속 구조를 갖는 스테이지 회로부들은 내부에 구성된 시프트 레지스터들이 순차적(또는 단계적)으로 동작하게 됨에 따라 게이트신호를 순차적으로 출력하게 된다.
한편, 도 3에서는 설명을 단순화하기 위해, 스테이지 회로부들(GIPL1, GIPR2)과 보상 회로부들(CT1, CT2)이 제1게이트 라인(GL1)과 제2게이트 라인(GL2)에만 배치된 것을 도시 및 설명하였다. 그러나 스테이지 회로부들과 보상 회로부들은 마지막 게이트 라인까지 좌측 비표시영역(LNA)과 우측 비표시영역(RNA)으로 번갈아 가며 교번 배치된다. 스테이지 회로부들과 보상 회로부들의 배치 구조는 이하의 도 4를 참조하면 더욱 명확해 질 것이다.
도 4에 도시된 바와 같이, 좌측 비표시영역(LNA)에는 제1, 제3 및 제5스테이지 회로부들(GIPL1, GIPL3, GIPL5)과 더불어 제2, 제4 및 제6보상 회로부들(CT2, CT4, CT6)이 배치된다. 제1, 제3 및 제5스테이지 회로부들(GIPL1, GIPL3, GIPL5)은 제1클록신호라인(CLK1), 제3클록신호라인(CLK3) 및 제5클록신호라인(CLK5)을 통해 전달된 클록신호들과 저전위전원라인(VSS)을 통해 전달된 저전위전원을 기반으로 동작한다. 예컨대, 제1스테이지 회로부(GIPL1)는 제1클록신호라인(CLK1)을 통해 전달된 제1클록신호와 저전위전원라인(VSS)을 통해 전달된 저전위전원 등을 기반으로 동작한다.
제2, 제4 및 제6보상 회로부들(CT2, CT4, CT6)은 자신이 속해있는 게이트 라인보다 후단에 위치하는 제N+3스테이지 회로부로부터 전달된 캐리신호를 기반으로 동작한다. 예컨대, 제2보상 회로부(CT2)는 제5스테이지 회로부(GIPL5)로부터 전달된 캐리신호를 기반으로 동작한다. 이때, 캐리신호가 로직하이에 해당하면 제2보상 회로부(CT2)는 턴온 동작하게 된다. 그리고 제2보상 회로부(CT2)에 연결된 게이트 라인에는 저전위전원이 전달(방전 동작)된다.
우측 비표시영역(RNA)에는 제2, 제4 및 제6스테이지 회로부들(GIPR2, GIPR4, GIPR6)과 더불어 제1, 제3 및 제5보상 회로부들(CT1, CT3, CT5)이 배치된다. 제2, 제4 및 제6스테이지 회로부들(GIPR2, GIPR4, GIPR6)은 제2클록신호라인(CLK2), 제4클록신호라인(CLK4) 및 제6클록신호라인(CLK6)을 통해 전달된 클록신호들과 저전위전원라인(VSS)을 통해 전달된 저전위전원을 기반으로 동작한다. 예컨대, 제2스테이지 회로부(GIPR2)는 제2클록신호라인(CLK2)을 통해 전달된 제2클록신호와 저전위전원라인(VSS)을 통해 전달된 저전위전원 등을 기반으로 동작한다.
제1, 제3 및 제5보상 회로부들(CT1, CT3, CT5)은 자신이 속해있는 게이트 라인보다 후단에 위치하는 제N+3스테이지 회로부로부터 전달된 캐리신호를 기반으로 동작한다. 예컨대, 제1보상 회로부(CT1)는 제4스테이지 회로부(GIPR4)로부터 전달된 캐리신호를 기반으로 동작한다. 이때, 캐리신호가 로직하이에 해당하면 제1보상 회로부(CT1)는 턴온 동작하게 된다. 그리고 제1보상 회로부(CT1)에 연결된 게이트 라인에는 저전위전원이 전달(방전 동작)된다.
앞서 설명된 내장형 게이트 구동부는 표시영역(AA)의 양측면에서 게이트신호를 공급(전달)할 수 있기 때문에 좌우측 간의 게이트신호 편차를 감소시킬 수 있다. 또한, 앞서 설명된 내장형 게이트 구동부는 표시영역(AA)의 양측면에 스테이지 회로부들을 형성하는 대신 좌우측으로 교번하여 배치된 보상 회로부를 이용하므로 회로의 구성을 단순화할 수 있다. 그 결과, 앞서 설명된 내장형 게이트 구동부는 표시장치를 고해상도 및, 대화면으로 구성할 때 출력 신호의 지연이나 신호 저하 등을 보상하는 등 다양한 이점을 얻을 수 있다.
그러나 앞서 설명된 내장형 게이트 구동부 중에는 좌우측에 배치된 시프트 레지스터들을 동시에 구동하지 않고 좌측과 우측을 구분하여 순차 구동(또는 인터레이스, Interlace)할 경우 사용이 어려운 단점이 있다.
이하, 앞서 설명한 단점을 갖는 하나의 실험예를 채택하고 이를 개선하기 위한 실시예에 대해 설명한다. 그러나 이하에서 설명되는 실험예와 이를 개선하기 위한 실시예는 예시일 뿐 본 발명의 개념은 이에 한정되지 않는다.
도 5는 실험예에 따른 스테이지 회로부의 회로 구성도이며, 도 6은 도 5에 도시된 실험예의 문제점을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이, 실험예에 따른 제N스테이지 회로부에는 출력 회로(TPU, TPD), Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)가 포함된다.
출력 회로(TPU, TPD)는 게이트신호(Vgout[n])를 출력하는 회로이고, Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 출력 회로(TPU, TPD)를 동작시키는 회로이다.
출력 회로(TPU, TPD)에는 풀업 트랜지스터(TPU)와 풀다운 트랜지스터(TPD)가 포함된다. Q노드(Q)가 충전 상태가 되면, 풀업 트랜지스터(TPU)는 로직하이의 게이트신호(또는 게이트하이전압)를 출력한다. QB노드(QB)가 충전 상태가 되면, 풀다운 트랜지스터(TPD)는 로직로우의 게이트신호(또는 게이트로우전압)를 출력한다.
Q노드 충전 회로(QC)에는 제1트랜지스터(T1), 제2트랜지스터(T2) 및 제4트랜지스터(T4)가 포함된다. Q노드 충전 회로(QC)는 제1클록신호라인(CLK1), 스타트신호라인(VST), 넥스트신호라인(VNEXT), 고전위전원라인(VDD) 및 제1저전위전원라인(VSS)에 연결된다.
QB노드 충전 회로(QBC)에는 제3트랜지스터(T3) 및 제5트랜지스터(T5)가 포함된다. QB노드 충전 회로(QBC)는 Q노드 충전 회로(QC) 및 제1저전위전원라인(VSS)에 연결된다.
Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 노드 제어 회로(CNT)에 연결된다. Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 내부에 각각 포함된 트랜지스터들과 노드 제어 회로(CNT)의 동작에 대응하여 충전과 방전을 교번하게 된다. 예컨대, Q노드 충전 회로(QC)의 Q노드(Q)가 충전 상태가 되면 QB노드 충전 회로(QBC)는 방전 상태가 된다. 반대로, Q노드 충전 회로(QC)의 Q노드(Q)가 방전 상태가 되면 QB노드 충전 회로(QBC)는 충전 상태가 된다.
노드 제어 회로(CNT)는 Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)의 내부에 각각 포함된 트랜지스터들에 따라 다양하게 구성될 수 있는바 이를 박스로 도시한 것임을 참조한다.
제N-3보상 회로부(CTn-3)는 제N스테이지 회로부의 캐리 출력단자로부터 출력된 캐리신호(Carry[n])에 대응하여 동작한다. 제N-3보상 회로부(CTn-3)는 제N스테이지 회로부의 캐리 출력단자에 게이트전극이 연결되고 제N-3스테이지 회로부의 신호 출력단자에 제1전극이 연결되고 제2저전위전원라인(VSS2)에 제2전극이 연결된다.
제2저전위전원라인(VSS2)을 통해 전달되는 제2저전위전원은 제1저전위전원과 다른 레벨을 갖는다. 예컨대, 제2저전위전원은 제1저전위전원보다 높거나 낮을 수 있다. 제2저전위전원의 레벨이 제1저전위전원보다 낮을 경우, 방전을 가속화할 수 있다.
제N-3보상 회로부(CTn-3)는 제N-3스테이지 회로부의 신호 출력단자를 방전시킨다. 제N스테이지 회로부의 캐리신호(Carry[n])가 로직하이 형태로 출력되면 제N-3보상 회로부(CTn-3)는 턴온된다. 그 결과, 제N-3스테이지 회로부의 신호 출력단자로부터 출력된 게이트신호(Vgout[n-3])는 제2저전위전원라인(VSS2)을 통해 방전된다.
제N보상 회로부(CTn)는 제N+3스테이지 회로부의 캐리 출력단자로부터 출력된 캐리신호(Carry[n+3])에 대응하여 동작한다. 제N보상 회로부(CTn)는 제N+3스테이지 회로부의 캐리 출력단자에 게이트전극이 연결되고 제N스테이지 회로부의 신호 출력단자에 제1전극이 연결되고 제2저전위전원라인(VSS)에 제2전극이 연결된다.
제N보상 회로부(CTn)는 제N스테이지 회로부의 신호 출력단자를 방전시킨다. 제N+3스테이지 회로부의 캐리신호(Carry[n+3])가 로직하이 형태로 출력되면 제N보상 회로부(CTn)는 턴온된다. 그 결과, 제N스테이지 회로부의 신호 출력단자로부터 출력된 게이트신호(Vgout[n])는 제2저전위전원라인(VSS2)을 통해 방전된다.
도 6에 도시된 바와 같이, 제1프레임(Frame#1) 동안 홀수 게이트라인들은 턴온 상태(ON)를 갖는 반면 짝수 게이트라인들은 턴오프 상태(OFF)를 갖는다. 그리고 제2프레임(Frame#2) 동안 홀수 게이트라인들은 턴오프 상태(OFF)를 갖는 반면 짝수 게이트라인들은 턴온 상태(ON)를 갖는다.
게이트라인들이 턴온 상태(ON)를 갖는다는 것은 해당 게이트라인들에 연결된 스테이지 회로부들이 자신들의 출력단자를 통해 로직하이의 게이트신호와 캐리신호를 출력한다는 의미가 된다. 반대로, 게이트라인들이 턴오프 상태(OFF)를 갖는다는 것은 해당 게이트라인들에 연결된 스테이지 회로부들이 자신들의 출력단자를 통해 로직로우의 게이트신호와 캐리신호를 출력한다는 의미가 된다.
도 5 및 도 6에 도시된 바와 같이, 실험예에 따른 내장형 게이트 구동부는 보상 회로부들이 스테이지 회로부들의 캐리 출력단자로부터 출력된 캐리신호에 대응하여 동작한다. 이 때문에, 실험예에 따른 내장형 게이트 구동부를 이용하여 순차 구동(또는 인터레이스, Interlace)할 경우 턴오프된 상태를 갖는 게이트라인들에 의해 로직하이의 캐리신호를 공급받지 못하는 보상 회로부들이 발생하게 된다.
이로 인하여, 로직하이의 캐리신호를 공급받지 못하는 보상 회로부들이 위치하는 게이트라인들에는 원치않는 형태의 로직하이의 게이트신호나 로직로우의 게이트신호가 유지된다. 즉, 게이트신호들이 순차적인 형태로 발생하지 않게 된다.
이하, 실험예에 따른 내장형 게이트 구동부와 같이 Q노드의 충방전에 대응하여 캐리신호가 발생하는 회로를 이용함에 따라 인터레이스 모드 방식에서 사용이 어려운 문제를 개선할 수 있는 실시예에 대해 설명한다.
이하 실험예에 따른 내장형 게이트 구동부 또한 도 4에 도시된 바와 같이, 좌측 비표시영역(LNA)에는 제1, 제3 및 제5스테이지 회로부들(GIPL1, GIPL3, GIPL5)과 더불어 제2, 제4 및 제6보상 회로부들(CT2, CT4, CT6)이 배치된다. 그리고 우측 비표시영역(RNA)에는 제2, 제4 및 제6스테이지 회로부들(GIPR2, GIPR4, GIPR6)과 더불어 제1, 제3 및 제5보상 회로부들(CT1, CT3, CT5)이 배치된다.
다만, 실험예에 따른 내장형 게이트 구동부는 스테이지 회로부들의 구성 그리고 스테이지 회로부들과 보상 회로부들 간의 연결관계에 차이점이 있는바 제N스테이지 회로부를 기준으로 그 차이점을 설명한다. 또한, 이하 설명되는 제N스테이지 회로부는 제1클록신호를 기반으로 동작하는 것을 일례로 설명한다. 그러나 클록신호는 스테이지 회로부의 위치에 따라 다른바 제N(N은 1 이상 정수)클록신호를 기반으로 동작하는 것으로 이해되어야 한다.
도 7은 실시예에 따른 스테이지 회로부의 개략적인 회로 구성도이며, 도 8은 실시예에 따른 스테이지 회로부의 상세 회로 구성도이고, 도 9 내지 도 12는 실시예에 따른 스테이지 회로부를 구동 조건별로 구분하여 설명하기 위한 도면들이며, 도 13은 실험예 및 실시예에 따른 스테이지 회로부의 시뮬레이션 결과를 나타낸 도면이다.
도 7에 도시된 바와 같이, 실시예에 따른 제N스테이지 회로부에는 출력 회로(TPU, TPD), Q노드 충전 회로(QC), QB노드 충전 회로(QBC) 및 더미 캐리 발생 회로(QQC)가 포함된다. 출력 회로(TPU, TPD), Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 게이트신호 발생 회로로 정의될 수 있다.
출력 회로(TPU, TPD)는 게이트신호(Vgout[n])를 출력하는 회로이고, Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 출력 회로(TPU, TPD)를 동작시키는 회로이고, 더미 캐리 발생 회로(QQC)는 더미 캐리신호를 발생하는 회로이다.
출력 회로(TPU, TPD)에는 풀업 트랜지스터(TPU)와 풀다운 트랜지스터(TPD)가 포함된다. Q노드(Q)가 충전 상태가 되면, 풀업 트랜지스터(TPU)는 제1클록신호를 로직하이의 게이트신호(또는 게이트하이전압)로 출력한다. QB노드(QB)가 충전 상태가 되면, 풀다운 트랜지스터(TPD)는 제1저전위전원을 로직로우의 게이트신호(또는 게이트로우전압)로 출력한다.
Q노드 충전 회로(QC)에는 제1트랜지스터(T1), 제2트랜지스터(T2) 및 제4트랜지스터(T4)가 포함된다. Q노드 충전 회로(QC)는 제1클록신호라인(CLK1), 스타트신호라인(VST), 넥스트신호라인(VNEXT), 고전위전원라인(VDD) 및 제1저전위전원라인(VSS)에 연결된다.
제1트랜지스터(T1)는 스타트신호에 대응하여 고전위전원을 Q노드(Q)에 전달한다. 제2트랜지스터(T2)는 넥스트신호에 대응하여 제1저전위전원을 Q노드(Q)에 전달한다. 제4트랜지스터(T4)는 Q노드(Q)의 전위에 대응하여 제1클록신호를 로직하이의 캐리신호(Carry[n])로 출력한다.
QB노드 충전 회로(QBC)에는 제3트랜지스터(T3) 및 제5트랜지스터(T5)가 포함된다. QB노드 충전 회로(QBC)는 Q노드 충전 회로(QC) 및 제1저전위전원라인(VSS)에 연결된다.
제3트랜지스터(T3)는 QB노드(Q)의 전위에 대응하여 제1저전위전원을 Q노드(Q)에 전달한다. 제5트랜지스터(T5)는 QB노드(Q)의 전위에 대응하여 제1저전위전원을 로직로우의 캐리신호(Carry[n])로 출력한다.
Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 노드 제어 회로(CNT)에 연결된다. Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 내부에 각각 포함된 트랜지스터들과 노드 제어 회로(CNT)의 동작에 대응하여 충전과 방전을 교번하게 된다. 예컨대, Q노드 충전 회로(QC)의 Q노드(Q)가 충전 상태가 되면 QB노드 충전 회로(QBC)는 방전 상태가 된다. 반대로, Q노드 충전 회로(QC)의 Q노드(Q)가 방전 상태가 되면 QB노드 충전 회로(QBC)는 충전 상태가 된다.
노드 제어 회로(CNT)는 Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)의 내부에 각각 포함된 트랜지스터들에 따라 다양하게 구성될 수 있는바 이를 박스로 도시한 것임을 참조한다.
더미 캐리 발생 회로(QQC)는 활성화신호라인(ENABLE), 넥스트신호라인(VNEXT), Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)에 연결된다. 더미 캐리 발생 회로(QQC)는 보상 회로부를 턴온 또는 턴오프 동작시키기 위한 더미 캐리신호(QCarry[n])를 출력한다.
더미 캐리 발생 회로(QQC)는 활성화신호라인(ENABLE) 및 넥스트신호라인(VNEXT)을 통해 전달된 신호 그리고 QB노드 충전 회로(QBC)의 QB노드(QB)의 전위에 대응하여 충전 또는 방전 동작을 하게 된다.
제N-3보상 회로부(CTn-3)는 제N스테이지 회로부에 포함된 더미 캐리 발생 회로(QQC)의 더미 캐리 출력단자로부터 출력된 더미 캐리신호(QCarry[n])에 대응하여 동작한다. 제N-3보상 회로부(CTn-3)는 제N스테이지 회로부에 포함된 더미 캐리 발생 회로(QQC)의 더미 캐리 출력단자에 게이트전극이 연결되고 제N-3스테이지 회로부의 신호 출력단자에 제1전극이 연결되고 제2저전위전원라인(VSS2)에 제2전극이 연결된다.
제2저전위전원라인(VSS2)을 통해 전달되는 제2저전위전원은 제1저전위전원과 다른 레벨을 갖는다. 예컨대, 제2저전위전원은 제1저전위전원보다 높거나 낮을 수 있다.
제N-3보상 회로부(CTn-3)는 제N-3스테이지 회로부의 신호 출력단자를 방전시킨다. 제N스테이지 회로부에 포함된 더미 캐리 발생 회로(QQC)의 더미 캐리신호(QCarry[n])가 로직하이 형태로 출력되면 제N-3보상 회로부(CTn-3)는 턴온된다. 그 결과, 제N-3스테이지 회로부의 신호 출력단자로부터 출력된 게이트신호(Vgout[n-3])는 제2저전위전원라인(VSS2)을 통해 방전된다.
제N보상 회로부(CTn)는 제N+3스테이지 회로부에 포함된 더미 캐리 발생 회로의 더미 캐리 출력단자로부터 출력된 더미 캐리신호(QCarry[n+3])에 대응하여 동작한다. 제N보상 회로부(CTn)는 제N+3스테이지 회로부에 포함된 더미 캐리 발생 회로의 더미 캐리 출력단자에 게이트전극이 연결되고 제N스테이지 회로부의 신호 출력단자에 제1전극이 연결되고 제2저전위전원라인(VSS)에 제2전극이 연결된다.
제N보상 회로부(CTn)는 제N스테이지 회로부의 신호 출력단자를 방전시킨다. 제N+3스테이지 회로부에 포함된 더미 캐리 발생 회로(QQC)의 더미 캐리신호(Carry[n+3])가 로직하이 형태로 출력되면 제N보상 회로부(CTn)는 턴온된다. 그 결과, 제N스테이지 회로부의 신호 출력단자로부터 출력된 게이트신호(Vgout[n])는 제2저전위전원라인(VSS2)을 통해 방전된다.
도 8에 도시된 바와 같이, 더미 캐리 발생 회로(QQC)에는 제11트랜지스터(T11), 제12트랜지스터(T12), 제13트랜지스터(T13), 제14트랜지스터(T14), 제15트랜지스터(T15), 제16트랜지스터(T16) 및 제17트랜지스터(T17)가 포함된다.
제11트랜지스터(T11)는 활성화신호라인(ENABLE)에 게이트전극이 연결되고 고전위전원라인(VDD)에 제1전극이 연결되고 QQ노드(QQ)에 제2전극이 연결된다. 제11트랜지스터(T11)는 활성화신호에 대응하여 턴온되고 고전위전원으로 QQ노드(QQ)를 충전한다.
제12트랜지스터(T12)는 넥스트신호라인(VNEXT)에 게이트전극이 연결되고 QQ노드(QQ)에 제1전극이 연결되고 제1저전위전원라인(VSS1)에 제2전극이 연결된다. 제12트랜지스터(T12)는 넥스트신호에 대응하여 턴온되고 제1저전위전원으로 QQ노드(QQ)를 방전한다.
제13트랜지스터(T13)는 QB노드(QB)에 게이트전극이 연결되고 QQ노드(QQ)에 제1전극이 연결되고 제1저전위전원라인(VSS1)에 제2전극이 연결된다. 제13트랜지스터(T13)는 QB노드(QB)의 전위에 대응하여 턴온되고 제1저전위전원으로 QQ노드(QQ)를 방전한다.
제14트랜지스터(T14)는 QQ노드(QQ)에 게이트전극이 연결되고 QB노드(QB)에 제1전극이 연결되고 제1저전위전원라인(VSS1)에 제2전극이 연결된다. 제14트랜지스터(T14)는 QQ노드(QQ)의 전위에 대응하여 턴온되고 제1저전위전원으로 QB노드(QB)를 방전한다.
제15트랜지스터(T15)는 QQ노드(QQ)에 게이트전극이 연결되고 제1클록신호라인(CLK1)에 제1전극이 연결되고 더미 캐리 발생 회로(QQC)의 더미 캐리 출력단자에 제2전극이 연결된다. 제15트랜지스터(T15)는 QQ노드(QQ)의 전위에 대응하여 턴온되고 제1클록신호를 로직하이의 더미 캐리신호(QCarry[n])로 출력한다. (자신이 속하는 시프트 레지스터의 클록신호를 이용하여 로직하이의 더미 캐리신호 출력)
제16트랜지스터(T16)는 QB노드(QB)에 게이트전극이 연결되고 제15트랜지스터(T15)의 제2전극에 제1전극이 연결되고 제1저전위전원라인(VSS1)에 제2전극이 연결된다. 제16트랜지스터(T16)는 QB노드(QB)의 전위에 대응하여 턴온되고 제1저전위전원을 로직로우의 더미 캐리신호(QCarry[n])로 출력한다.
제17트랜지스터(T17)는 활성화신호라인(ENABLE)에 게이트전극이 연결되고 Q노드(Q)에 제1전극이 연결되고 제1저전위전원라인(VSS1)에 제2전극이 연결된다. 제17트랜지스터(T17)는 활성화신호에 대응하여 턴온되고 제1저전위전원으로 Q노드(Q)를 방전한다.
도 9 및 도 10에 도시된 바와 같이, 활성화신호라인(ENABLE)을 통해 전달되는 활성화신호가 로직로우로 전달될 경우 더미 캐리 발생 회로(QQC)는 비활성화 상태(동작하지 않는 상태)가 된다. 그 결과, 더미 캐리 발생 회로(QQC)의 더미 캐리 출력단자를 통해 출력되는 더미 캐리신호(QCarry[n])는 로직로우가 된다.
좌우측에 배치된 시프트 레지스터들이 순차 구동하는 비인터레이스 구동 모드(또는 노말 구동 모드)를 취할 경우, 활성화신호는 로직로우로 전달된다. 비인터레이스 구동 모드시, 타이밍 제어부는 로직로우의 활성화신호를 출력한다.
도 11 및 도 12에 도시된 바와 같이, 활성화신호라인(ENABLE)을 통해 전달되는 활성화신호가 로직하이로 전달될 경우 더미 캐리 발생 회로(QQC)는 활성화 상태(동작하는 상태)가 된다. 그 결과, 더미 캐리 발생 회로(QQC)의 더미 캐리 출력단자를 통해 출력되는 더미 캐리신호(QCarry[n])는 로직하이가 된다.
좌우측에 배치된 시프트 레지스터들을 동시에 구동하지 않고 좌측과 우측을 구분하여 순차 구동하는 인터레이스 모드를 취할 경우, 활성화신호는 로직하이로 전달된다. 인터레이스 구동 모드시, 타이밍 제어부는 로직하이의 활성화신호를 출력한다. 로직하이의 활성화신호는 인터레이스 구동에 의해 턴오프 상태를 취하는 게이트라인들에 연결된 스테이지 회로부들에 포함된 더미 캐리 발생 회로에 공급된다.
인터레이스 구동을 할 경우, 제1프레임(Frame#1)(또는 Odd frame 동작) 동안은 홀수 게이트라인들이 동작하는 구간이므로 짝수 게이트라인들은 동작하지 않는다. 하지만, 제N스테이지 회로부에 포함된 더미 캐리 발생 회로(QQC)에 로직하이의 활성화신호가 전달됨에 따라 QQ노드(QQ)가 충전되고, 로직하이의 더미 캐리신호(QCarry[n])가 출력된다.
이상의 설명에 따르면, 제N보상 회로부의 경우 제N스테이지 회로부에 포함된 Q노드(Q)가 방전 상태일지라도 더미 캐리 발생 회로(QQC)의 동작에 의해 마련된 로직하이의 더미 캐리신호(QCarry[n])를 전달받게 되므로 정상적인 방전 동작을 수행할 수 있게 된다.
도 13 (a)에서, 제1시료(Single Feeding GIP의 Gate 신호)는 시프트 레지스터들을 표시영역의 일측에 배치하는 방식으로 내장형 게이트 구동부를 구현하였을 때의 게이트신호 출력 결과이다. 그리고 제2시료(Double Feeding GIP의 Gate 신호)는 시프트 레지스터들을 표시영역의 양측에 배치하는 방식으로 내장형 게이트 구동부를 구현하였을 때의 게이트신호 출력 결과이다. 그리고 제3시료(실시예 GIP의 Gate 신호)는 시프트 레지스터들과 보상 회로부들을 표시영역의 양측에 교번 배치하는 방식으로 내장형 게이트 구동부를 구현하였을 때의 게이트신호 출력 결과이다.
도 13 (a)의 시뮬레이션 결과를 통해 알 수 있듯이, 본 발명의 실시예는 제2시료와 같이 시프트 레지스터들을 표시영역의 양측에 배치한 것과 유사 동일한 출력을 얻을 수 있다.
아울러, 도 13 (b)의 시뮬레이션 결과를 통해 알 수 있듯이, 본 발명의 실시예(개선 후)는 실험예(개선 전)보다 클록신호(CLK[n])를 빨리 방전시킬 수 있어 제1시료와 같은 조건으로 동작시킬 경우 게이트신호의 폴링 타임을 개선할 수 있다.
한편, 본 발명의 실시예는 3 수평시간(H Time) 뒤에 더미 캐리신호가 출력되도록 신호를 구성하고 이를 기반으로 보상 회로부를 턴온한 것을 일례로 한 것이다. 예컨대, 본 발명의 실시예에서는 제N보상 회로부(CTn)가 제N+3스테이지 회로부에 포함된 더미 캐리 발생 회로의 더미 캐리신호를 공급받는 것을 일례로 하였으나, 더미 캐리신호가 출력되는 시간은 내장형 게이트 구동부의 동작 조건이나 표시장치의 동작 조건 등에 따라 다른바 이에 한정되지 않는다. 즉, 제N보상 회로부(CTn)는 자신보다 적어도 K(K는 1 이상 정수) 단계 후단에 위치하는 제N+K(K는 1 이상 정수)스테이지 회로부에 포함된 더미 캐리 발생 회로의 더미 캐리신호(더미 캐리 발생회로의 더미 캐리 출력단자에 연결됨)를 공급받을 수 있다.
이상 본 발명은 게이트신호의 신호지연 문제를 개선하면서도 장치의 동작 조건에 대응하여 노말 구동 및 인터레이스 구동이 모두 가능한 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다. 또한, 본 발명은 게이트신호의 폴링 타임을 개선할 수 있는 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다. 또한, 본 발명은 구동 신뢰성을 향상할 수 있는 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 제어부
120: 데이터 구동부 130, 140L, 140R: 내장형 게이트 구동부
VDD: 고전위전원라인 VSS1: 제1저전위전원라인
VNEXT: 넥스트신호라인 VSS2: 제2저전위전원라인
AA: 표시영역 LNA, RNA, NA: 비표시영역
QC: Q노드 충전 회로 QBC: QB노드 충전 회로
QQC: 더미 캐리 발생 회로

Claims (10)

  1. 영상을 표시하는 표시패널; 및
    상기 표시패널에 게이트신호를 공급하기 위해 표시영역의 좌측과 우측에 하나의 게이트라인씩 건너 교번 배치된 스테이지 회로부들과, 상기 스테이지 회로부들과 마주보는 반대측에서 상기 스테이지 회로부들과 동일한 게이트라인을 보상 구동하도록 상기 표시영역의 좌측과 우측에 하나의 게이트라인씩 건너 교번 배치된 보상 회로부들로 이루어진 시프트 레지스터들을 갖는 내장형 게이트 구동부를 포함하고,
    상기 스테이지 회로부들은 상기 게이트신호를 생성하는 게이트신호 발생 회로와 더미 캐리신호를 생성하는 더미 캐리 발생 회로를 각각 포함하고,
    상기 더미 캐리 발생회로로부터 생성된 더미 캐리신호를 상기 보상 회로부들에 각각 공급하는 표시장치.
  2. 제1항에 있어서,
    상기 보상 회로부들은
    상기 더미 캐리 발생회로로부터 출력된 더미 캐리신호의 로직 상태에 대응하여 턴온 또는 턴오프 동작하는 표시장치.
  3. 제1항에 있어서,
    상기 보상 회로부들은
    상기 더미 캐리신호에 대응하여 자신이 보상 구동하는 게이트라인을 방전시키기 위한 턴온 동작을 수행하는 표시장치.
  4. 제1항에 있어서,
    상기 보상 회로부들은
    상기 시프트 레지스터들에 공급되는 제1저전위전원보다 높거나 낮은 제2저전위전원으로 자신이 보상 구동하는 게이트라인을 방전시키는 표시장치.
  5. 제1항에 있어서,
    상기 더미 캐리 발생회로는
    외부로부터 로직하이의 활성화신호가 공급되면 로직하이의 더미 캐리신호를 출력하기 위한 동작을 수행하는 표시장치.
  6. 제5항에 있어서,
    상기 활성화신호는
    상기 내장형 게이트 구동부를 인터레이스 모드 방식으로 구동할 때 로직하이를 갖는 표시장치.
  7. 제1항에 있어서,
    상기 더미 캐리 발생회로는
    자신이 속하는 시프트 레지스터에 공급된 클록신호를 이용하여 로직하이의 더미 캐리신호를 출력하는 표시장치.
  8. 제1항에 있어서,
    상기 더미 캐리 발생회로는
    자신이 속하는 시프트 레지스터의 게이트신호 발생 회로의 QB노드의 전위에 대응하여 로직로우의 더미 캐리신호를 출력하는 표시장치.
  9. 제1항에 있어서,
    상기 보상 회로부들은
    자신보다 적어도 K(K는 1 이상 정수) 단계 후단에 위치하는 스테이지 회로부들에 포함된 더미 캐리 발생회로의 더미 캐리 출력단자에 연결된 표시장치.
  10. 제1항에 있어서,
    상기 더미 캐리 발생회로는
    활성화신호라인에 게이트전극이 연결되고 고전위전원라인에 제1전극이 연결되고 QQ노드에 제2전극이 연결된 제11트랜지스터와,
    넥스트신호라인에 게이트전극이 연결되고 QQ노드에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제12트랜지스터와,
    자신이 속하는 시프트 레지스터의 게이트신호 발생 회로의 QB노드에 게이트전극이 연결되고 상기 QQ노드에 제1전극이 연결되고 상기 제1저전위전원라인에 제2전극이 연결된 제13트랜지스터와,
    상기 QQ노드에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되고 상기 제1저전위전원라인에 제2전극이 연결된 제14트랜지스터와,
    상기 QQ노드에 게이트전극이 연결되고 제N(N은 1 이상 정수)클록신호라인에 제1전극이 연결되고 상기 더미 캐리 발생 회로의 더미 캐리 출력단자에 제2전극이 연결된 제15트랜지스터와,
    상기 QB노드에 게이트전극이 연결되고 상기 제15트랜지스터의 제2전극에 제1전극이 연결되고 상기 제1저전위전원라인에 제2전극이 연결된 제16트랜지스터와,
    상기 활성화신호라인에 게이트전극이 연결되고 상기 Q노드에 제1전극이 연결되고 상기 제1저전위전원라인에 제2전극이 연결된 제17트랜지스터를 포함하는 표시장치.
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