CN109147711A - 一种双边驱动栅极扫描电路及显示装置 - Google Patents

Abstract

本发明提出一种双边驱动栅极扫描电路及显示装置，涉及液晶显示领域，该双边驱动栅极扫描电路包括：N组循环单元，其中N为正整数；每组循环单元包括上级驱动电路单元和下级驱动电路单元；所述上级驱动电路单元和所述下级驱动电路单元分别连接前后两行栅极扫描信号线，本发明既能实现较强的驱动能力、也能同时实现窄边框。

Description

一种双边驱动栅极扫描电路及显示装置

技术领域

本发明属于液晶显示领域，尤其涉及一种双边驱动栅极扫描电路及显示装置。

背景技术

传统的双边驱动扫描电路主要是在栅极扫描线的两侧布置同样的驱动电路单元来进行驱动，如图1所示是传统的双边驱动扫描电路架构示意图，驱动电路1位于显示区域100的两侧，这种驱动模式能确保有足够的驱动能力，扫描线上的讯号延迟较小，但是占有的版图空间一般都比较大，而且功耗高，一般应用于中大尺寸的显示器设计中。

如图2所示是为了缩减边框所采用的一种单侧交错式驱动（interlace）的单边驱动架构，驱动电路1交替的位于显示区域100的两侧，该架构的驱动电路可以充分利用两个像素单元的高度，因此所占用的驱动电路1空间较小，一般应用于小尺寸的窄边框显示器。但是这种驱动架构的缺点是栅极扫描线的近端和远端波形存在差异，而且驱动能力不足。

如图3所示是另一种常见的单边驱动架构示意图，驱动电路1置于显示区域100的一侧（左侧或者右侧），这样可以减少栅极驱动芯片，但是同样驱动能力不足。而且一般在栅极扫描电路集成于面板时很少采用这样的驱动架构。

图1、图2和图3所示的的驱动架构具有以下缺点：双边驱动架构的驱动能力足够，但是占用空间大，不适合窄边框显示器，而且电路功耗大；单边驱动架构占用空间小，但是驱动能力不足。现有的驱动架构无法兼顾驱动能力和窄边框的需求。

发明内容

本发明的目的在于提供一种既能实现较强的驱动能力、也能同时实现窄边框的双边驱动栅极扫描电路及显示装置。

本发明的技术方案如下：

一种双边驱动栅极扫描电路，包括：N组循环单元，其中N为正整数；每组循环单元包括上级驱动电路单元和下级驱动电路单元；所述上级驱动电路单元和所述下级驱动电路单元分别连接前后两行栅极扫描信号线；

所述上级驱动电路单元包括位于显示区域左侧的完整驱动电路和位于显示区域右侧的简化驱动电路；所述下级驱动电路单元包括位于显示区域左侧的简化驱动电路和位于显示区域右侧的完整驱动电路；

或；所述上级驱动电路单元包括位于显示区域左侧的简化驱动电路和位于显示区域右侧的完整驱动电路；所述下级驱动电路单元包括位于显示区域左侧的完整驱动电路和位于显示区域右侧的简化驱动电路。

进一步地，所述完整驱动电路包括上拉控制模块、上拉模块、下拉模块和维持模块；所述上拉控制模块、上拉模块以及维持模块连接于上拉控制节点；上拉模块、下拉模块以及维持模块连接于栅极扫描信号线；维持模块和下拉模块均输入恒压低电平；栅极扫描信号线输出栅极扫描信号。

进一步地，所述上拉控制模块包括第一薄膜晶体管，第一薄膜晶体管的控制端连接前两级栅极扫描信号，第一薄膜晶体管的两个通路端分别连接前两级栅极扫描信号和上拉控制节点；

所述上拉模块包括第十薄膜晶体管，第十薄膜晶体管的控制端连接上拉控制节点，第十薄膜晶体管的两个通路端分别连接时钟信号和本级栅极扫描信号；

所述下拉模块包括第九薄膜晶体管，第九薄膜晶体管的控制端连接后三级扫描信号，第九薄膜晶体管的两个通路端分别连接上拉控制节点和输入恒压低电平；

所述维持模块包括第五薄膜晶体管、第六薄膜晶体管、第十六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管以及第十一薄膜晶体管；

第五薄膜晶体管的控制端和第一通路端连接前一级时钟信号，第五薄膜晶体管的第二通路端、第六薄膜晶体管的第一通路端、第十六薄膜晶体管的第一通路端、第七薄膜晶体管的第一通路端以及第八薄膜晶体管的控制端均连接于维持控制节点；

第六薄膜晶体管的控制端以及第八薄膜晶体管的第一通路端连接于上拉控制节点，第七薄膜晶体管的控制端连接于后一级时钟信号，第十一薄膜晶体管的控制端连接于后两级时钟信号，第十一薄膜晶体管的第一通路端连接于本级栅极扫描信号, 第十六薄膜晶体管的控制端连接于前两级栅极扫描信号；

第六薄膜晶体管的第二通路端、第十六薄膜晶体管的第二通路端、第七薄膜晶体管的第二通路端的第二通路端、第八薄膜晶体管的第二通路端以及第十一薄膜晶体管的第二通路端均输入恒压低电平。

进一步地，所述完整驱动电路还包括辅助维持模块和清空重置模块；

所述辅助维持模块包括第四薄膜晶体管，第四薄膜晶体管的控制端连接启动信号（其中，起始级电路的第四薄膜晶体管的控制端连接恒压低电平），第四薄膜晶体管的两个通路端分别连接上拉控制节点和恒压低电平；

所述清空重置模块包括第二薄膜晶体管、第三薄膜晶体管和第十二薄膜晶体管；

其中，第二薄膜晶体管的控制端、第三薄膜晶体管的控制端以及第十二薄膜晶体管的控制端均连接于清空重置信号，第二薄膜晶体管的两个通路端分别连接上拉控制节点和恒压低电平，第三薄膜晶体管的两个通路端分别连接维持控制节点和恒压低电平，第十二薄膜晶体管的两个通路端分别连接本级栅极扫描信号和恒压低电平。

进一步地，所述上拉控制模块包括第一薄膜晶体管，第一薄膜晶体管的控制端连接前一级时钟信号，第一薄膜晶体管的两个通路端分别连接前一级栅极扫描信号和上拉控制节点；

所述上拉模块包括第十薄膜晶体管，第十薄膜晶体管的控制端连接上拉控制节点，第十薄膜晶体管的两个通路端分别连接本级时钟信号和本级栅极扫描信号；

所述下拉模块包括第九薄膜晶体管，第九薄膜晶体管的控制端连接后三级扫描信号，第九薄膜晶体管的两个通路端分别连接上拉控制节点和输入恒压低电平；

所述维持模块包括第五薄膜晶体管、第六薄膜晶体管、第十三薄膜晶体管以及第十一薄膜晶体管；

第五薄膜晶体管的控制端和第一通路端连接于高电平，第五薄膜晶体管的第二通路端、第六薄膜晶体管的第一通路端以及第十三薄膜晶体管的控制端均连接于维持控制节点；

第六薄膜晶体管的控制端连接于上拉控制节点；

第十一薄膜晶体管的控制端和第一通路端分别连接于后两级时钟信号和本级栅极扫描信号；

第六薄膜晶体管第二通路端、第十一薄膜晶体管的第二通路端以及第十三薄膜晶体管的第二通路端均输入恒压低电平。

进一步地，所述完整驱动电路还包括辅助维持模块和清空重置模块；

所述辅助维持模块包括第四薄膜晶体管，第四薄膜晶体管的控制端连接启动信号（其中，起始级电路的第四薄膜晶体管的控制端连接恒压低电平），第四薄膜晶体管的两个通路端分别连接上拉控制节点和输入恒压低电平；

所述清空重置模块包括第二薄膜晶体管和第十二薄膜晶体管；第二薄膜晶体管的控制端和第十二薄膜晶体管的控制端均连接于清空重置信号，第二薄膜晶体管的两个通路端分别连接上拉控制节点和恒压低电平，第十二薄膜晶体管的两个通路端分别连接本级栅极扫描信号和恒压低电平。

进一步地，所述简化驱动电路包括自控制模块和上拉模块，自控制模块具有上拉控制、下拉和维持的功能；所述自控制模块和上拉模块连接于上拉控制节点，上拉模块连接栅极扫描信号线；自控制模块输入恒压低电平；栅极扫描信号线输出栅极扫描信号。

进一步地，所述简化驱动电路还包括辅助维持模块、维持模块和清空重置模块；

所述自控制模块包括第二十一薄膜晶体管，第二十一薄膜晶体管的控制端和第一通路端分别连接于前一级时钟信号和前一级栅极扫描信号，第二十一薄膜晶体管的第二通路端连接第二十薄膜晶体管的控制端；

所述上拉模块包括第二十薄膜晶体管，第二十薄膜晶体管的控制端连接于第二十一薄膜晶体管的第二通路端，第二十薄膜晶体管的两个通路端分别连接本级时钟信号和本级栅极扫描信号；

所述辅助维持模块包括第二十四薄膜晶体管，第二十四薄膜晶体管的控制端连接启动信号（其中，起始级电路的第二十四薄膜晶体管的控制端连接恒压低电平），第二十四薄膜晶体管的两个通路端分别连接第二十一薄膜晶体管的第二通路端和恒压低电平；

所述维持模块包括第二十三薄膜晶体管，第二十三薄膜晶体管的控制端连接于后两级时钟信号，第二十三薄膜晶体管的两个通路端分别连接本级栅极扫描信号和恒压低电平；

所述清空重置模块包括第二十二薄膜晶体管，第二薄膜晶体管的控制端连接于清空重置信号，第二十二薄膜晶体管的两个通路端分别连接第二十一薄膜晶体管的第二通路端和恒压低电平。

进一步地，所述简化驱动电路还包括辅助维持模块和清空重置模块；

所述自控制模块包括第二十一薄膜晶体管，第二十一薄膜晶体管的控制端和第一通路端分别连接于前一级时钟信号和前一级栅极扫描信号，第二十一薄膜晶体管的第二通路端连接第二十薄膜晶体管的控制端；

所述上拉模块包括第二十薄膜晶体管，第二十薄膜晶体管的控制端连接于第二十一薄膜晶体管的第二通路端，第二十薄膜晶体管的两个通路端分别连接本级时钟信号和本级栅极扫描信号；

所述辅助维持模块包括第二十四薄膜晶体管，第二十四薄膜晶体管的控制端连接启动信号（其中，起始级电路的第二十四薄膜晶体管的控制端连接恒压低电平），第二十四薄膜晶体管的两个通路端分别连接第二十一薄膜晶体管的第二通路端和恒压低电平；

所述清空重置模块包括第二十二薄膜晶体管，第二十二薄膜晶体管的控制端连接于清空重置信号，第二十二薄膜晶体管的两个通路端分别连接第二十一薄膜晶体管的第二通路端和恒压低电平。

一种显示装置，包括上述任一所述的双边驱动栅极扫描电路。

本发明提供的技术方案带来的有益效果具有以下几点：

（1） 在垂直方向上，两级电路一个循环单元，共用两级像素的版图空间，这样可以充分利用空间实现超窄边框的设计。

（2） 在电路设计上，由于电路驱动依然保持双边驱动能力，因此具有足够能力驱动栅极扫描线，也可以适当缩小电路中某些关键元件的尺寸。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施方式，对本发明予以进一步说明。

图1是传统的双边驱动扫描电路架构示意图；

图2是传统的单边驱动架构（一）示意图；

图3是传统的单边驱动架构（二）示意图；

图4是本发明双边驱动栅极扫描电路架构示意图；

图5是本发明双边驱动栅极扫描电路的循环单元模块示意图；

图6是本发明双边驱动栅极扫描电路实施例一的电路图；

图7是本发明实施例一中完整驱动电路的放大图；

图8是本发明实施例一中简化驱动电路的放大图；

图9是本发明双边驱动栅极扫描电路实施例二的电路图；

图10是本发明实施例二中完整驱动电路的放大图；

图11是本发明实施例二中简化驱动电路的放大图。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

下面以具体实施例详细介绍本发明的技术方案。

本发明提供一种双边驱动栅极扫描电路，如图4所示，双边驱动栅极扫描电路包括：

N组循环单元，其中N为正整数；每组循环单元200包括上级驱动电路单元和下级驱动电路单元；所述上级驱动电路单元和所述下级驱动电路单元分别连接前后两行栅极扫描信号线101。

所述上级驱动电路单元包括位于显示区域100左侧的完整驱动电路1和位于显示区域100右侧的简化驱动电路2；所述下级驱动电路单元包括位于显示区域100左侧的简化驱动电路2和位于显示区域100右侧的完整驱动电路1；

或；所述上级驱动电路单元包括位于显示区域100左侧的简化驱动电路2和位于显示区域100右侧的完整驱动电路1；所述下级驱动电路单元包括位于显示区域100左侧的完整驱动电路1和位于显示区域100右侧的简化驱动电路2。

本发明两侧非对称设计的双边驱动电路，一侧是完整的扫描驱动电路1，一侧是简化的扫描驱动电路2，连续两级一个循环单元200，完整驱动电路1和简化驱动电路2交错设置。在垂直方向上，两级电路一个循环单元200，共用两级像素的版图空间，这样可以充分利用空间实现超窄边框的设计。在驱动电路设计上，由于驱动电路依然保持双边驱动能力，因此具有足够能力驱动栅极扫描线，也可以适当缩小电路中某些关键元件的尺寸。本发明兼顾了双边驱动的驱动能力强的优势和驱动电路占版图空间小的特点。

如图5所示是双边驱动栅极扫描电路的一组循环单元200的模块示意图，如图5所示，上级驱动电路单元表示为第n级驱动电路单元，连接第n级栅极扫描信号线，下级驱动电路单元表示为第n+1级驱动电路单元，连接第n+1级栅极扫描信号线。所述上级驱动电路单元中的完整驱动电路1与下级驱动电路单元中的完整驱动电路1为相同的电路，所述上级驱动电路单元中的简化驱动电路2与下级驱动电路单元中的简化驱动电路2为相同的电路。

具体的，上级驱动电路单元的完整驱动电路1包括：上拉控制模块11、上拉模块12、下拉模块13和维持模块14。所述上拉控制模块11、上拉模块12以及维持模块13连接于上拉控制节点netAn；上拉模块12、下拉模块13以及维持模块14连接于第n级驱动电路单元的栅极扫描信号线；维持模块14和下拉模块13均输入恒压低电平VSS；栅极扫描信号线输出栅极扫描信号Gn。

上级驱动电路单元的简化驱动电路2包括：自控制模块21和上拉模块22，自控制模块21具有上拉控制、下拉和维持的功能。所述自控制模块21和上拉模块22连接于上拉控制节点netAn，上拉模块22连接于第n级驱动电路单元的栅极扫描信号线；自控制模块21输入恒压低电平VSS；栅极扫描信号线输出栅极扫描信号Gn。

其中，所述完整驱动电路1和简化驱动电路2还具有其他辅助模块，其他辅助模块一般根据特殊功能需求添加。

下面以具体实施例详细介绍本发明。

实施例一：

如图6至图8所示是双边驱动栅极扫描电路实施例一的电路图。其中，实施例一的完整驱动电路1采用13个薄膜晶体管和1个自举电容（简称为13T1C）。所述完整驱动电路1包括上拉控制模块11、上拉模块12、下拉模块13、维持模块14、辅助维持模块和清空重置模块。其中辅助维持模块和清空重置模块是根据特殊功能需求添加的辅助模块。

如图7所示完整驱动电路1的上拉控制模块11包括第一薄膜晶体管M1，第一薄膜晶体管M1的控制端连接前两级栅极扫描信号Gn-2，第一薄膜晶体管M1的两个通路端分别连接前两级栅极扫描信号Gn-2和上拉控制节点netAn。

完整驱动电路1的上拉模块12包括第十薄膜晶体管M10，第十薄膜晶体管M10的控制端连接上拉控制节点netAn，第十薄膜晶体管M10的两个通路端分别连接本级时钟信号CKm和本级栅极扫描信号Gn。

完整驱动电路1的下拉模块13包括第九薄膜晶体管M9，第九薄膜晶体管M9的控制端连接后三级扫描信号Gn+3，第九薄膜晶体管M9的两个通路端分别连接上拉控制节点netAn和输入恒压低电平VSS。

完整驱动电路1的维持模块14包括第五薄膜晶体管M5、第六薄膜晶体管M6、第十六薄膜晶体管M16、第七薄膜晶体管M7、第八薄膜晶体管M8以及第十一薄膜晶体管M11；

其中，第五薄膜晶体管M5的控制端和第一通路端连接前一级时钟信号CKm-1，第五薄膜晶体管M5的第二通路端、第六薄膜晶体管M6的第一通路端、第十六薄膜晶体管M16的第一通路端、第七薄膜晶体管M7的第一通路端以及第八薄膜晶体管M8的控制端均连接于维持控制节点netBn。

第六薄膜晶体管M6的控制端以及第八薄膜晶体管M8的第一通路端连接于上拉控制节点netAn，第七薄膜晶体管M7的控制端连接于后一级时钟信号CKm+1，第十一薄膜晶体管M11的控制端连接于后两级时钟信号CKm+2，第十一薄膜晶体管M11的第一通路端连接于本级栅极扫描信号Gn, 第十六薄膜晶体管M16的控制端连接于前两级栅极扫描信号Gn-2。

第六薄膜晶体管M6第二通路端、第七薄膜晶体管M7第二通路端、第八薄膜晶体管M8第二通路端、第十一薄膜晶体管M11的第二通路端以及第十六薄膜晶体管M16第二通路端均输入恒压低电平VSS。

完整驱动电路1的辅助维持模块包括第四薄膜晶体管M4，第四薄膜晶体管M4的控制端连接启动信号GSP（其中，起始三级电路的M4的控制端连接恒压低电平），第四薄膜晶体管M4的两个通路端分别连接上拉控制节点netAn和恒压低电平VSS。

完整驱动电路1的清空重置模块包括第二薄膜晶体管M2、第三薄膜晶体管M3和第十二薄膜晶体管M12。

其中，第二薄膜晶体管M2的控制端、第三薄膜晶体管M3的控制端以及第十二薄膜晶体管M12的控制端均连接于清空重置信号CLR，第二薄膜晶体管M2的两个通路端分别连接上拉控制节点netAn和恒压低电平VSS，第三薄膜晶体管M3的两个通路端分别连接维持控制节点netBn和恒压低电平VSS，第十二薄膜晶体管M12的两个通路端分别连接本级栅极扫描信号Gn和和恒压低电平VSS。

完整驱动电路1的自举电容为第一电容C1，第一电容C1的第一极板连接上拉控制节点netAn，第一电容C1的第二极板连接本级栅极扫描信号Gn。

如图8所示，实施例一的简化驱动电路2采用5个薄膜晶体管和1个自举电容（简称为5T1C）。所述简化驱动电路包括自控制模块21、上拉模块22、辅助维持模块、维持模块和清空重置模块。其中辅助维持模块和清空重置模块是根据特殊功能需求添加的辅助模块。

简化驱动电路2的自控制模块21包括第二十一薄膜晶体管M21，第二十一薄膜晶体管M21的控制端和第一通路端分别连接于前一级时钟信号CKm-1和前一级栅极扫描信号Gn-1，第二十一薄膜晶体管M21的第二通路端连接第二十薄膜晶体管M20的控制端。

简化驱动电路2的上拉模块22包括第二十薄膜晶体管M20，第二十薄膜晶体管M20的控制端连接于第二十一薄膜晶体管M21的第二通路端，第二十薄膜晶体管M20的两个通路端分别连接本级时钟信号CKm和本级栅极扫描信号Gn。

简化驱动电路2的辅助维持模块包括第二十四薄膜晶体管M24，第二十四薄膜晶体管M24的控制端连接启动信号GSP（其中，起始三级电路的M24的控制端连接恒压低电平），第二十四薄膜晶体管M24的两个通路端分别连接第二十一薄膜晶体管M21的第二通路端和恒压低电平VSS。

简化驱动电路2的维持模块包括第二十三薄膜晶体管M23，第二十三薄膜晶体管M23的控制端连接于后两级时钟信号CKm+2，第二十三薄膜晶体管M23的两个通路端分别连接本级栅极扫描信号Gn和恒压低电平VSS。

简化驱动电路2的清空重置模块包括第二十二薄膜晶体管M22，第二十二薄膜晶体管M22的控制端连接于清空重置信号CLR，第二十二薄膜晶体管M22的两个通路端分别连接第二十一薄膜晶体管M21的第二通路端和恒压低电平VSS。

简化驱动电路2的自举电容为第二电容C2，第二电容C2的第一极板连接第二十一薄膜晶体管M21的第二通路端，第一电容C1的第二极板连接本级栅极扫描信号Gn。

在实施例一中，第四薄膜晶体管M4的控制端和第二十四薄膜晶体管M24的控制端连接启动信号GSP，但是在电路的前几级则连接至恒压低电平VSS。同样，第一薄膜晶体管M1的第一通路端和第二十一薄膜晶体管M21的第一通路端负责接收前级信号启动本级电路，但是在电路的前几级则需要连接至启动信号GSP。

其中，由于两级电路共享版图空间，也就是每两级共18个薄膜晶体管和2个自举电容，因此可以认为平均每一级电路仅有9个薄膜晶体管和1个自举电容。

实施例二：

如图9至图11所示是双边驱动栅极扫描电路实施例二的电路图。其中，实施例二的完整驱动电路1采用10个薄膜晶体管和1个自举电容（简称为10T1C）。如图10所示，所述完整驱动电路1包括上拉控制模块11、上拉模块12、下拉模块13、维持模块14、辅助维持模块和清空重置模块。其中辅助维持模块和清空重置模块是根据特殊功能需求添加的辅助模块。

完整驱动电路1的上拉控制模块11包括第一薄膜晶体管M1，第一薄膜晶体管M1的控制端连接前一级时钟信号CKm-1，第一薄膜晶体管M1的两个通路端分别连接前一级栅极扫描信号Gn-1和上拉控制节点netAn。

完整驱动电路1的上拉模块12包括第十薄膜晶体管M10，第十薄膜晶体管M10的控制端连接上拉控制节点netAn，第十薄膜晶体管M10的两个通路端分别连接本级时钟信号CKm和本级栅极扫描信号Gn。

完整驱动电路1的下拉模块13包括第九薄膜晶体管M9，第九薄膜晶体管M9的控制端连接后三级扫描信号Gn+3，第九薄膜晶体管M9的两个通路端分别连接上拉控制节点netAn和输入恒压低电平VSS。

完整驱动电路1的维持模块14包括第五薄膜晶体管M5、第六薄膜晶体管M6、第十三薄膜晶体管M13以及第十一薄膜晶体管M11。

其中，第五薄膜晶体管M5的控制端和第一通路端均连接于高电平VGH，第五薄膜晶体管M5的第二通路端、第六薄膜晶体管M6的第一通路端以及第十三薄膜晶体管M13的控制端均连接于维持控制节点netBn。

第六薄膜晶体管M6的控制端连接于上拉控制节点netAn；

第十一薄膜晶体管M11的控制端连接于后两级时钟信号CKm+2，第十一薄膜晶体管M11的第一通路端和第十三薄膜晶体管M13的第一通路端均连接于本级栅极扫描信号Gn。

第六薄膜晶体管M6的第二通路端、第十一薄膜晶体管M11的第二通路端以及第十三薄膜晶体管M13的第二通路端均输入恒压低电平VSS。

完整驱动电路1的辅助维持模块包括第四薄膜晶体管M4，第四薄膜晶体管M4的控制端连接启动信号GSP，第四薄膜晶体管M4的两个通路端分别连接上拉控制节点netAn和输入恒压低电平VSS。

完整驱动电路1的清空重置模块包括第二薄膜晶体管M2和第十二薄膜晶体管M12。

第二薄膜晶体管M2的控制端和第十二薄膜晶体管M12的控制端均连接于清空重置信号CLR，第二薄膜晶体管M2的两个通路端分别连接上拉控制节点netAn和恒压低电平VSS，第十二薄膜晶体管M12的两个通路端分别连接本级栅极扫描信号Gn和恒压低电平VSS。

如图11所示，实施例二的简化驱动电路2采用4个薄膜晶体管和1个自举电容（简称为4T1C）。所述简化驱动电路2包括自控制模块21、上拉模块22、辅助维持模块和清空重置模块。其中辅助维持模块和清空重置模块是根据特殊功能需求添加的辅助模块。

简化驱动电路2的自控制模块21包括第二十一薄膜晶体管M21，第二十一薄膜晶体管M21的控制端和第一通路端分别连接于前一级时钟信号CKm-1和前一级栅极扫描信号Gn-1，第二十一薄膜晶体管M21的第二通路端连接第二十薄膜晶体管M20的控制端。

简化驱动电路2的上拉模块22包括第二十薄膜晶体管M20，第二十薄膜晶体管M20的控制端连接于第二十一薄膜晶体管M21的第二通路端，第二十薄膜晶体管M20的两个通路端分别连接本级时钟信号CKm和本级栅极扫描信号Gn。

简化驱动电路2的辅助维持模块包括第二十四薄膜晶体管M24，第二十四薄膜晶体管M24的控制端连接启动信号GSP，第二十四薄膜晶体管M24的两个通路端分别连接第二十一薄膜晶体管M21的第二通路端和恒压低电平VSS。

简化驱动电路2的清空重置模块包括第二十二薄膜晶体管M22，第二十二薄膜晶体管M22的控制端连接于清空重置信号CLR，第二十二薄膜晶体管M22的两个通路端分别连接第二十一薄膜晶体管M21的第二通路端和恒压低电平VSS。

简化驱动电路2的自举电容为第二电容C2，第二电容C2的第一极板连接第二十一薄膜晶体管M21的第二通路端，第一电容C1的第二极板连接本级栅极扫描信号Gn。

在实施例二中，第四薄膜晶体管M4的控制端和第二十四薄膜晶体管M24的控制端连接启动信号GSP，但是在电路的前几级则连接至恒压低电平VSS。同样，第一薄膜晶体管M1的第一通路端和第二十一薄膜晶体管M21的第一通路端负责接收前级信号启动本级电路，但是在电路的前几级则需要连接至启动信号GSP。

其中，由于两级电路共享版图空间，也就是每两级共14个薄膜晶体管和2个自举电容，因此可以认为平均每一级电路仅有7个薄膜晶体管和1个自举电容。

其中，所述的完整驱动电路1和简化驱动电路2的组合并不仅限于上述实施例一和实施例二的内容，也可以是实施例一的完整驱动电路1和实施例二中的简化驱动电路1组合，或实施例一的简化驱动电路2和实施例二中的完整驱动电路1组合。

简化驱动电路2可以是简化但完整的驱动电路，也可以省略某些非必要模块，例如省去本级栅极扫描信号Gn的维持模块。

本发明还公开了一种显示装置，包括上述双边驱动栅极扫描电路，一侧是完整的扫描驱动电路，一侧是简化的扫描驱动电路，连续两级一个循环单元，完整驱动电路1和简化驱动电路2交错设置。

应当说明的是，以上所述仅是本发明的优选实施方式，但是本发明并不限于上述实施方式中的具体细节，应当指出，对于本技术领域的普通技术人员来说，在本发明的技术构思范围内，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，对本发明的技术方案进行多种等同变换，这些改进、润饰和等同变换也应视为本发明的保护范围。

Claims (9)

1.一种双边驱动栅极扫描电路，其特征在于，包括：N组循环单元，其中N为正整数；每组循环单元包括上级驱动电路单元和下级驱动电路单元；所述上级驱动电路单元和所述下级驱动电路单元分别连接前后两行栅极扫描信号线；

所述上级驱动电路单元包括位于显示区域左侧的完整驱动电路和位于显示区域右侧的简化驱动电路；所述下级驱动电路单元包括位于显示区域左侧的简化驱动电路和位于显示区域右侧的完整驱动电路；

或；所述上级驱动电路单元包括位于显示区域左侧的简化驱动电路和位于显示区域右侧的完整驱动电路；所述下级驱动电路单元包括位于显示区域左侧的完整驱动电路和位于显示区域右侧的简化驱动电路；

其中，所述简化驱动电路包括自控制模块和上拉模块，自控制模块具有上拉控制、下拉和维持的功能；所述自控制模块和上拉模块连接于上拉控制节点，上拉模块连接栅极扫描信号线；自控制模块输入恒压低电平；栅极扫描信号线输出栅极扫描信号。

2.根据权利要求1所述的双边驱动栅极扫描电路，其特征在于，所述完整驱动电路包括上拉控制模块、上拉模块、下拉模块和维持模块；所述上拉控制模块、上拉模块以及维持模块连接于上拉控制节点；上拉模块、下拉模块以及维持模块连接于栅极扫描信号线；维持模块和下拉模块均输入恒压低电平；栅极扫描信号线输出栅极扫描信号。

3.根据权利要求2所述的双边驱动栅极扫描电路，其特征在于，

所述上拉控制模块包括第一薄膜晶体管，第一薄膜晶体管的控制端连接前两级栅极扫描信号，第一薄膜晶体管的两个通路端分别连接前两级栅极扫描信号和上拉控制节点；

所述上拉模块包括第十薄膜晶体管，第十薄膜晶体管的控制端连接上拉控制节点，第十薄膜晶体管的两个通路端分别连接时钟信号和本级栅极扫描信号；

所述下拉模块包括第九薄膜晶体管，第九薄膜晶体管的控制端连接后三级扫描信号，第九薄膜晶体管的两个通路端分别连接上拉控制节点和输入恒压低电平；

所述维持模块包括第五薄膜晶体管、第六薄膜晶体管、第十六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管以及第十一薄膜晶体管；

第五薄膜晶体管的控制端和第一通路端连接前一级时钟信号，第五薄膜晶体管的第二通路端、第六薄膜晶体管的第一通路端、第十六薄膜晶体管的第一通路端、第七薄膜晶体管的第一通路端以及第八薄膜晶体管的控制端均连接于维持控制节点；

第六薄膜晶体管的控制端以及第八薄膜晶体管的第一通路端连接于上拉控制节点，第七薄膜晶体管的控制端连接于后一级时钟信号，第十一薄膜晶体管的控制端连接于后两级时钟信号，第十一薄膜晶体管的第一通路端连接于本级栅极扫描信号, 第十六薄膜晶体管的控制端连接于前两级栅极扫描信号；

第六薄膜晶体管的第二通路端、第十六薄膜晶体管的第二通路端、第七薄膜晶体管的第二通路端的第二通路端、第八薄膜晶体管的第二通路端以及第十一薄膜晶体管的第二通路端均输入恒压低电平。

4.根据权利要求3所述的双边驱动栅极扫描电路，其特征在于，所述完整驱动电路还包括辅助维持模块和清空重置模块；

所述辅助维持模块包括第四薄膜晶体管，第四薄膜晶体管的控制端连接启动信号，其中，起始级电路的第四薄膜晶体管的控制端连接恒压低电平，第四薄膜晶体管的两个通路端分别连接上拉控制节点和恒压低电平；

所述清空重置模块包括第二薄膜晶体管、第三薄膜晶体管和第十二薄膜晶体管；

其中，第二薄膜晶体管的控制端、第三薄膜晶体管的控制端以及第十二薄膜晶体管的控制端均连接于清空重置信号，第二薄膜晶体管的两个通路端分别连接上拉控制节点和恒压低电平，第三薄膜晶体管的两个通路端分别连接维持控制节点和恒压低电平，第十二薄膜晶体管的两个通路端分别连接本级栅极扫描信号和恒压低电平。

5.根据权利要求2所述的双边驱动栅极扫描电路，其特征在于，

所述上拉控制模块包括第一薄膜晶体管，第一薄膜晶体管的控制端连接前一级时钟信号，第一薄膜晶体管的两个通路端分别连接前一级栅极扫描信号和上拉控制节点；

所述上拉模块包括第十薄膜晶体管，第十薄膜晶体管的控制端连接上拉控制节点，第十薄膜晶体管的两个通路端分别连接本级时钟信号和本级栅极扫描信号；

所述下拉模块包括第九薄膜晶体管，第九薄膜晶体管的控制端连接后三级扫描信号，第九薄膜晶体管的两个通路端分别连接上拉控制节点和输入恒压低电平；

所述维持模块包括第五薄膜晶体管、第六薄膜晶体管、第十三薄膜晶体管以及第十一薄膜晶体管；

第五薄膜晶体管的控制端和第一通路端连接于高电平，第五薄膜晶体管的第二通路端、第六薄膜晶体管的第一通路端以及第十三薄膜晶体管的控制端均连接于维持控制节点；

第六薄膜晶体管的控制端连接于上拉控制节点；

第十一薄膜晶体管的控制端和第一通路端分别连接于后两级时钟信号和本级栅极扫描信号；

第六薄膜晶体管第二通路端、第十一薄膜晶体管的第二通路端以及第十三薄膜晶体管的第二通路端均输入恒压低电平。

6.根据权利要求5所述的双边驱动栅极扫描电路，其特征在于，

所述完整驱动电路还包括辅助维持模块和清空重置模块；

所述辅助维持模块包括第四薄膜晶体管，第四薄膜晶体管的控制端连接启动信号，其中，起始级电路的第四薄膜晶体管的控制端连接恒压低电平，第四薄膜晶体管的两个通路端分别连接上拉控制节点和输入恒压低电平；

所述清空重置模块包括第二薄膜晶体管和第十二薄膜晶体管；第二薄膜晶体管的控制端和第十二薄膜晶体管的控制端均连接于清空重置信号，第二薄膜晶体管的两个通路端分别连接上拉控制节点和恒压低电平，第十二薄膜晶体管的两个通路端分别连接本级栅极扫描信号和恒压低电平。

7.根据权利要求1所述的双边驱动栅极扫描电路，其特征在于，所述简化驱动电路还包括辅助维持模块、维持模块和清空重置模块；

所述自控制模块包括第二十一薄膜晶体管，第二十一薄膜晶体管的控制端和第一通路端分别连接于前一级时钟信号和前一级栅极扫描信号，第二十一薄膜晶体管的第二通路端连接第二十薄膜晶体管的控制端；

所述上拉模块包括第二十薄膜晶体管，第二十薄膜晶体管的控制端连接于第二十一薄膜晶体管的第二通路端，第二十薄膜晶体管的两个通路端分别连接本级时钟信号和本级栅极扫描信号；

所述辅助维持模块包括第二十四薄膜晶体管，第二十四薄膜晶体管的控制端连接启动信号，其中，起始级电路的第二十四薄膜晶体管的控制端连接恒压低电平，第二十四薄膜晶体管的两个通路端分别连接第二十一薄膜晶体管的第二通路端和恒压低电平；

所述维持模块包括第二十三薄膜晶体管，第二十三薄膜晶体管的控制端连接于后两级时钟信号，第二十三薄膜晶体管的两个通路端分别连接本级栅极扫描信号和恒压低电平；

所述清空重置模块包括第二十二薄膜晶体管，第二薄膜晶体管的控制端连接于清空重置信号，第二十二薄膜晶体管的两个通路端分别连接第二十一薄膜晶体管的第二通路端和恒压低电平。

8.根据权利要求1所述的双边驱动栅极扫描电路，其特征在于，所述简化驱动电路还包括辅助维持模块和清空重置模块；

所述自控制模块包括第二十一薄膜晶体管，第二十一薄膜晶体管的控制端和第一通路端分别连接于前一级时钟信号和前一级栅极扫描信号，第二十一薄膜晶体管的第二通路端连接第二十薄膜晶体管的控制端；

所述上拉模块包括第二十薄膜晶体管，第二十薄膜晶体管的控制端连接于第二十一薄膜晶体管的第二通路端，第二十薄膜晶体管的两个通路端分别连接本级时钟信号和本级栅极扫描信号；

所述辅助维持模块包括第二十四薄膜晶体管，第二十四薄膜晶体管的控制端连接启动信号，其中，起始级电路的第二十四薄膜晶体管的控制端连接恒压低电平，第二十四薄膜晶体管的两个通路端分别连接第二十一薄膜晶体管的第二通路端和恒压低电平；

所述清空重置模块包括第二十二薄膜晶体管，第二十二薄膜晶体管的控制端连接于清空重置信号，第二十二薄膜晶体管的两个通路端分别连接第二十一薄膜晶体管的第二通路端和恒压低电平。

9.一种显示装置，其特征在于，包括上述权利要求1-8任一所述的双边驱动栅极扫描电路。