KR20000058149A - 다중 뱅크 디램의 제어를 뱅킹하기 위한 계층적 행 활성방법 - Google Patents

다중 뱅크 디램의 제어를 뱅킹하기 위한 계층적 행 활성방법 Download PDF

Info

Publication number
KR20000058149A
KR20000058149A KR1020000008671A KR20000008671A KR20000058149A KR 20000058149 A KR20000058149 A KR 20000058149A KR 1020000008671 A KR1020000008671 A KR 1020000008671A KR 20000008671 A KR20000008671 A KR 20000008671A KR 20000058149 A KR20000058149 A KR 20000058149A
Authority
KR
South Korea
Prior art keywords
block
bank
address
timing
shared
Prior art date
Application number
KR1020000008671A
Other languages
English (en)
Other versions
KR100363380B1 (ko
Inventor
지브라이언
기리하타도시아키
네티스드미트리
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR20000058149A publication Critical patent/KR20000058149A/ko
Application granted granted Critical
Publication of KR100363380B1 publication Critical patent/KR100363380B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 구조는 다수의 뱅크(bank)(다수의 블록을 포함하는 각각의 뱅크), 뱅크들 중 각각의 뱅크내의 모든 블록에 접속된 다수의 타이밍 임계 어드레스 라인(다수의 뱅크와 동일한 다수의 임계 어드레스 라인) 및 블록들 중 각각의 블록에 접속된 다수의 전용 어드레스 라인을 포함한다.

Description

다중 뱅크 디램의 제어를 뱅킹하기 위한 계층적 행 활성 방법{HIERARCHICAL ROW ACTIVATION METHOD FOR BANKING CONTROL IN MULTI-BANK DRAM}
본 발명은 전반적으로, 다중 뱅크형 동적 등속 호출 메모리(DRAM) 장치에 관한 것으로, 특히 메모리 어레이 블록의 국부 활성(local activation)의 계층적 행 선택 방법(hierarchical row selection method) 및 회로에 관한 것이다.
도 1a는 설명하기 위한 목적으로 다중 뱅크 1 Gbit DRAM 집적 회로 칩의 구조를 도시한 것이다. 이러한 DRAM 칩은 종례 기술이라고 여겨지지 않는다. 칩은 8개의 128 Mb 이중 장치(double unit)로 구성된다. 4개의 128 Mb 이중 장치(11)는 DRAM 칩의 각각의 상부 및 저부 절반에 배열된다. 주변 회로(15)는 칩의 상부와 저부사이에 배치되는데, 다수의 어드레스 라인(즉, 16개의 행 어드레스 라인), 데이터 버스(즉, x32 조직(organization)에 대해 32개의 데이터) 및 제어 신호가 배열된다. 이러한 신호들은 데이터 판독 및 기록 동작용의 8개의 128 Mb 이중 장치(11)를 제어한다. 128 Mb 이중 장치(11)는 2개의 64 Mb 장치(14), 행 디코더 블록(RDEC)(10), 열 디코더 블록(CDEC)(12) 및 어드레스 프리디코더 블록(PDEC)(13)을 포함한다.
도 1b는 128 Mb 이중 장치 부분을 상세하게 도시한 블록도인데, 우측의 64 Mb 장치 및 CDEC(12)는 설명을 용이하게 하고자 도시하지 않았다. 64 Mb 장치는 다수의 블록(16)(예를 들어, 4 Mb 용량 각각의 16개 블록)을 포함한다. 각각의 블록(16)은 메모리 어레이 내에 x개의 행(예를 들어, 1824개의 행) X y개의 열(예를 들어, 4096 열)로 종례 방식으로 배열되는 다수의 메모리 셀(예를 들어, 각각의 블록은 4M 셀을 포함한다)을 포함한다. 각각의 행 내에 배열된 셀은 x 개의 행 디코더(RDEC)(10A)들 중 대응하는 하나의 디코더에 의해 디코드되는 x 개의 워드라인(Wordline : WL)들 중 대응하는 하나의 워드라인에 결합된다. RDEC(10A)는 프리디코드된 어드레스(22)에 의해 구성되는데, 이의 드라이버는 PDEC(13)에 배치된다. 감지 증폭기(SA)(18)는 인접한 블록(16)들 사이에 배치된다.
도 1c는 워드라인(WL)을 구동시키는 RDEC(10A)로 이루어진 블록(16), SA(18)과의 접속부 및 트랜지스터내의 메모리 셀(21)을 개략적으로 도시한 블록 회로도이다. 설명을 용이하게 하기 위해 워드라인 드라이버는 도 1c에 도시하지 않았다.
도 1b에 도시된 회로의 판독 모드 동작에 관해 지금부터 기술하고자 한다. 행 어드레스 스트로브(RAS) 신호(도시하지 않음)가 인에이블될 때, 주변 회로(15)는 어드레스(20)를 구동시키고, 어드레스(20)는 프리디코드된 어드레스(22)를 구동시키는 PDEC(13)에 의해 프리디코드된다. 블록 선택 신호(BLKSEL)는 RDEC(10A)를 인에이블시킴으로써 WL의 활성화를 트리거시킨다. 프리디코드된 어드레스(22)는 RDEC(10A)에서 인에이블된 BLKSEL의 수신시에 특별한 RDEC(10A)로 인에이블되는데, 대응하는 WL을 활성화시키는 신호는 WL 드라이버(도시하지 않음)에 제공된다. 도 1b 및 1c에 도시된 RDEC 회로 구조에 있어서, WL이 상승하기 시작하는 시간 및 WL이 하강하기 시작하는 시간이 동위의(leveled) 블록 선택 신호(BLKSEL)에 의해 제어된다.
또한, BLKSEL 신호는 상보 비트라인쌍(complementary bitline pair)(BL,/BL) 상의 데이터를 래치시키기 위해 WL의 활성화 후에 SA(18)를 제어 시간에 활성화시키는데 이용된다. 독립 BLKSEL 신호는 각각의 블록(16)에서 발생된다. 그러므로, BLKSEL 신호는 이들의 적절한 각각의 시기에 WL 및 SA(18)를 활성화시키기 위해 블록(16)을 제어하기 위한 키를 발생시킨다.
도 2는 프리디코드된 어드레스(22)가 BLKSEL 신호로서 이용되는 회로 배열을 도시한 블록도이다. 이러한 배열은 Y. Watanabe 등 저, "A 286 ㎟ 256 Mb DRAM with x 32 Both Ends DQ", JSSC, 제 31권, 제 4호, 1996. 4, 567-674 페이지에 상세하게 기재되어 있다. 64 Mb 장치(14)는 1024개의 WL을 각각 포함하는 16개의 4 Mb 블록(16)을 포함한다. 64 Mb 장치내의 16,384개의 워드라인들 중 하나의 워드라인(장치당 16개의 블록 x 블록당 1024개의 WL)을 선택 및 활성화하기 위해, 14개의 어드레스 신호 ADD<0 : 13>가 이용되는데, 4개의 최대 유효 어드레스 신호 ADD<10 : 13>는 16개의 프리디코드된 어드레스를 발생시키도록 할당된다. ADD <10 :13>으로부터 발생된 이러한 16개의 프리디코드된 어드레스는 16개 블록(16)의 각각중 각각 하나의 블록에 BLKSEL 신호로서 이용된다.
도 2a에 도시된 프리디코드된 BLKSEL 구조는 블록(16)의 수가 64 Mb 장치내에서 증가함에 따라 프리디코드된 어드레스(22)를 반송하는 신호 도체의 수가 증가되는 것을 요구한다. 32개의 BLKSEL 신호 도체는 128 Mb 이중 장치(11)에 필요한데, 행 디코더 블록(10) 영역의 거의 1/4인 약 10 ㎛2의 영역을 필요로 한다.
또한, 도 2a에 도시된 구조는 32개의 블록(16)들 중 하나의 블록이 활성화되는 경우에 다른 프리디코드된 어드레스(22)가 인에이블된 상태로 유지되는 것을 요구한다. 이러한 신호 발생 구조에 있어서, 메모리를 다중 뱅크로 구성하는 것은 곤란하다. 다중 뱅크 조직은 블록이 독립적으로 제어되는 것을 요구한다. 그러나, 각각의 뱅크에 대한 별도의 프리디코드된 어드레스 라인을 필요로 하는 기존의 신호 발생 구조는 매우 많은 신호 도체를 필요로 함으로, 실용적이지 못하다. 그러므로, 기존의 신호 발생 구조는 128 Mb 이중 장치(11)내에 단일 뱅크 설계의 경우에만 실용적이다.
도 2b는 프리디코드된 어드레스(24)를 2개의 64 MB 장치(14l 및 14r)내에 공유하게 할 수 있는 공유형(shared) 행 디코더(SRDEC)(10B)를 도시한 블록도이다. 프리디코드된 어드레스(24)는 BLKSEL 신호를 발생시키는데 이용된다. 이것은 프리디코드된 블록 선택(BLKSEL) 구조라 칭한다. 그러나, 워드라인(WL)이 상승하기 시작하는 시간이 BLKSEL에 의해 트리거되는 자기 리세팅 펄스(self-resetting pulse)의 형태로 국부 블록 선택 신호(LBLKSEL)에 의해 제어된다.
LBLKSEL 신호는 SRDEC(10B)내에서 디코드된 어드레스의 래칭(latching)을 트리거시킨다. 그 다음, 공유형 프리디코드된 어드레스 신호 라인(24)은 다른 뱅크 내에 기억 위치를 액세스시키는데 이용될 수 있다. 워드라인이 하강하는 시간은 프리디코드된 BLKSEL 방식으로서 제어된다. 이러한 종류는 좌측 및 우측의 64 Mb 장치(14l 및14r)를 뱅크(0 및 1)로서 각각 구성할 수 있다. 그러나, 이러한 구조는 블록(16)의 수가 증가함에 따라 BLKSEL 신호 라인의 수가 증가하는 도 2a에 도시된 디코딩 구조의 것과 유사한 문제점을 가지고 있다. 부수적으로, BLKSEL 방식은 단일의 좌측 또는 우측 장치, 예를 들어 도 2b에 도시된 좌측 또는 우측의 64 Mb 장치 내에 2개 이상의 뱅크를 구성할 수 없도록 한다.
도 2b에 도시된 타이밍 라인의 수를 감소시키는 원리가 다중 뱅크를 포함하는 단일 장치에 적용될 때, 개별 뱅크가 상이한 시간에 리세트될 수 없다는 문제점이 발생한다. 이것은 도 2c에 도시된 타이밍도를 설명한 것이다. 프리챠지(precharge) 신호(1 PRG)가 활성화될 때 모든 블록(16)은 1개 이상의 뱅크가 장치 내에 구성될지라도 /PRG의 하강 연부(25)상에서 리세트된다. 이러한 동시 리세팅은 뱅크마다 개별적으로 활성화(세트) 및 프리챠지(리세트)되는 필요 조건과 모순된다. 후술한 본 발명은 이러한 문제점을 극복하고, 프리챠지 신호로 DRAM의 다중 뱅크 장치의 각각의 뱅크를 별도로 제어되게 할 수 있다.
이와 대조적으로, 후술한 본 발명에 있어서, 단일 좌측 또는 우측 메모리 장치, 예를 들어 도 2 B에 도시된 우측 64 Mb 장치(14r)내에 구성될 수 있는 뱅크의 수가 제한되지 않는다. 더욱이, 다음에 기술된 본 발명은 단일 좌측 또는 우측 메모리 장치 내에 구성된 블록의 수와 무관한 요구된 프리디코드 어드레스 신호의 총수를 감소시키는 방식을 제공한다.
따라서, 본 발명의 목적은 워드라인을 계층적 방식으로 활성화시키는 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 메모리의 이중 장치(11)내의 국부 블록을 계층적 방식으로 활성화시키는 회로를 제공하기 위한 것이다.
본 발명의 목적은 다중 뱅크 DRAM내의 개별 뱅크의 독립 활성화 및 리세팅을 허용하기 위한 것이다.
도 1a-1c는 종례의 다중 뱅크(multi-bank) DRAM의 개략도.
도 2a는 단일 뱅크로서 구성된 DRAM내의 메모리 장치 부분의 블록 개략도.
도 2b는 공유형 행 디코더를 가지고 있고, 2개의 뱅크로서 구성된 DRAM내의 메모리 장치의 개략도.
도 2c는 도 2b에 도시된 구조를 통해 흐르는 신호에 관련된 신호 타이밍도.
도 3a, 3b 및 3d는 본 발명에 따른 4개의 뱅크를 가지고 있는 다중 뱅크 DRAM의 개략도.
도 3c는 도 3b에 도시된 본 발명의 구조를 통해 흐르는 신호에 관련된 신호 타이밍도.
도 4는 본 발명에 따른 블록 선택 신호를 발생시키기 위한 회로의 개략도.
도 5는 본 발명에 따른 도 4에 도시된 회로에 의해 발생된 신호를 도시한 타이밍도.
도 6은 본 발명에 따른 서브 어레이의 개략도.
도 7은 본 발명에 따른 서브 어레이를 가지고 있는 다중 뱅크 DRAM내의 뱅크의 개략도.
도면의 주요 부분에 대한 부호의 설명
10, 10B, 62 행 디코더 11 이중 장치
330 메모리 블록 40, 41, 42, 43 NAND 회로
44 인버터 60 래치 회로
61 행 디코더/워드라인 드라이버 63 WL 드라이버
본 발명의 뱅크 선택 방법 및 회로는 칩의 이중 장치(11)내의 블록의 국부 활성화를 위한 계층적 뱅킹 제어 개념을 채택한다. 활성화는 각각의 메모리 어레이 블록내의 WL을 상승 및 리세트시키는데 필요한 워드라인(WL) 활성 타이밍 신호에 대한 총수를 감소시킴으로써 달성된다.
특히, 본 발명은 다수의 블록을 포함하는 다수의 뱅크, 뱅크들 중 각각의 뱅크(이중 장치(11)내의 뱅크의 수와 같거나 이 이상인 전용 뱅크 어드레스 라인의 수)내의 모든 블록에 접속된 동등한 WL 활성 타이밍 정보(WL이 하이 상태인 경우에 하이 상태 및 WL이 로우 상태인 경우에 로우 상태)를 반송하는 다수의 전용 뱅크 어드레스 라인 및 이중 장치(11)내의 모든 또는 최소한 2개의 블록에 접속된 다수의 공유형 어드레스 라인을 각각 포함하는 이중 장치(11)의 구조를 제안한다.
동등한 WL 활성 타이밍 정보를 포함하는 전용 뱅크 어드레스 라인은 선택된 뱅크를 식별한다. 공유형 어드레스 라인은 선택된 뱅크내의 선택된 블록 및 블록내의 특별한 워드라인을 식별한다. 공유형 어드레스 라인은 이중 장치(11)내의 최소한 2개의 상이한 뱅크내의 최소한 2개의 블록들 사이에 공유된다.
각각의 블록은 디코드된 블록 어드레스들 중 각각 하나의 어드레스가 세트 단계(뱅크 어드레스 라인들 중 각각의 라인에서 하이 상태에서 로우 상태로) 중에 유효화되는 경우 뱅크 어드레스 라인들 중 각각 하나의 라인으로 반송된 동등한 WL 활성 타이밍 정보를 통과시키는 동등한 블록 선택 신호(LBLKSEL)를 발생시키기 위한 조건부 수신 래치 회로(CRLC)를 포함한다. 활성화시에, LBLKSEL의 리세트 타이밍은 뱅크 어드레스 라인들 중 각각 하나의 라인의 리세트 타이밍에 따라서만 변한다. 또한, 각각의 블록은 WL 활성화 타이밍 정보를 래치 회로(CRLC)로부터 수신하고, 공유형 행 정보를 공유형 행 어드레스 라인들 중 각각 하나의 라인으로부터 수신하는 다수의 행 디코더 회로를 포함한다.
블록내의 특별한 워드 라인을 선택하기 위한 어드레스 라인은 이중 장치(11)내의 최소한 2개의 상이한 뱅크내의 최소한 2개의 뱅크들 사이에 공유되고, 각각의 블록이 다수의 워드라인을 구동시킨다. 공유형 어드레스 라인은 프리디코더(PDEC)(13)에서 행해진 어느 정도의 디코딩을 가질 수 있다.
본 발명에 있어서, 타이밍 정보는 하나의 뱅크 계층(hierarchy)으로부터 다음의 프리디코드/스크램블된(scrambled) 어드레스로 이동된다. 이것은 본 발명의 다중 뱅크 DRAM 구조내의 뱅크당 동등한 WL 활성화 타이밍 정보를 반송하는 단 하나의 전용 프리디코드된 뱅크 어드레스만을 이용하고, 국부 블록을 디스크램블하기 위한 행 경로내의 다른 논 타이밍(non-timing) 프리디코드된 어드레스를 멀티플렉스(multiplex)하도록 할 수 있다.
그러므로, 본 발명은 행 디코더에서 각각의 메모리 블록까지의 모든 통로(상술한 예에서 약 8 ㎜의 거리)를 전통적으로 지나가는 임계 타이밍 신호 라인의 수를 감소시킨다. 전통적으로, 이러한 라인(즉, 이중 장치내의 32개의 블록 각각에 대해 10개의 어드레스 라인)들 중 최대 320개까지의 라인이 있을 수 있다. 본 발명은 타이밍 정보를 단 4개의 조합 어드레스/타이밍 정보 라인(예를 들어, 도 3에서 라인(300-350) 상으로 멀티플렉싱함으로써 수가 단지 4로 감소하고, 블록 선택 신호로 국부 디멀티플렉싱(demultiplexing) 동작을 수행한다.
2Mb 블록마다 활성화하는데 필요한 프리디코드된 어드레스 신호(예를 들어, 도 3의 라인(310)의 리세트가 소정의 타이밍 관련 데이터를 반송시키지 못하기 때문에, 이들은 몇 개의 뱅크들 사이에 공유될 수 있다. 이러한 어드레스는 단 5개의 신호(log2 32)로 멀티플렉스되고, 도 4에 도시된 디코딩 회로를 이용하여 칩의 행 제어 부분 내에 디스크램블된다. 그러므로, 본 발명에 있어서, 각각의 블록으로의 저속 타이밍 반송 신호를 구동시키는데 필요한 종례의 영역 불리 조건이 개선된다.
이하, 첨부 도면을 참조하여 본 발명의 장점, 구성 및 작용을 포함하는 실시예에 대해 상세하게 설명하고자 한다.
상술한 뱅크마다 개별적으로 활성화(세트) 및 프리챠지(리세트)되지 않는 문제점의 한가지 가능한 해결책은 도 3a에 도시된 바와 같이 프리챠지 신호(360)로 래치되는 부가적인 블록 리세트 어드레스 라인(340) 및 행 어드레스 스트로브 신호(380)로 래치되는 부가적인 블록 세트 어드레스 라인(370)을 제공하는 것이다. 이러한 구조는 어드레스에 의해 특정하게 인식되는데, 블록은 세트 또는 리세트된다. 그러나, 해결책은 블록 레벨에서 래칭이 수행되는 다량의 배선 공간 및 요구(mandate)를 필요로 한다. 도 3a에 도시된 구조에 관한 영역 절약(area saving)은 워드 라인(WL)리세트 단계중에 부가적인 어드레스 버스(340, 370)를 삽입함으로써 거의 완전하게 소모된다.
다른 보다 더 실행가능한 해결책은 도 3b에 도시된 본 발명의 실시예이다. 이와 동일한 개념은 후술한 도 6 및 7에 관련하여 보다 상세하게 기재되어 있다. 도 3b의 구조는 4개의 뱅크(32)를 포함하지만, 도 6 및 7은 본 발명을 보다 상세하게 설명하기 위해서 단 2개의 뱅크만을 도시하였다.
간단하게, 정규 어드레스 버스(X0-9P)는 이러한 신호들의 프리디코딩/디코딩이 각각의 경우(예를 들어, 모든 경우가 소정의 블록내에서 동일한 수의 WL을 가지고 있다)에 동일하기 때문에 다음 설명에서 무시하였다. 이 예에서, 1024개의 WL 들 중 하나의 WL이 디코드된다.
지금부터 보다 상세하게 도시한 도 3b를 참조하면, 별도의 타이밍 라인(300)이 각각의 뱅크(320)에 제공된다. 티이밍 라인(300)은 "동등형(level-type)" 제어를 함으로써 /RAS를 반송하고 /PRG 정보를 반송하기도 한다. "동등형"은 로우 상태에서 하이 상태로 전이시 SET 동작이 인에이블되고(/RAS에 의해), 하이 단계에서 로우 단계로 전이 중에 RESET가 인에이블되는 것을 의미한다.
4개의 뱅크 선택 타이밍 신호(300)는 /RAS 및 /PRG 및 리브 모서리(rib corner)(X-프리디코더 : 390)(도 1의 항목 13)내의 뱅크 어드레스로 래치된다. 뱅크 선택 신호를 디코딩시키는데 필요한 뱅크 어드레스는 리브 모서리(390)내에서 이미 디코드되어 있으므로, 리브의 전장(full length)을 따라 다른 프리디코드된 어드레스(X0-9P)(350)를 제공할 필요가 없다.
뱅크 선택 신호(300)는 도 6에 도시된 자기 타임식(Self-Timed) 타이밍을 뱅크(320)내의 각각의 개별 블록(330)으로 이동시키기 위해서 래치 회로(SLTC)(60)를 경유하여 블록 어드레스(310)(X10-129-뱅크당 8개의 블록)로 래치된다. 그러므로, 이러한 다중 뱅크(SDRAM)에 필요한 라인의 총수는 정규 어드레스(X0-9P)(350)를 포함하지 않는 12개(4개의 타이밍 뱅크 선택 라인(300) + 8개의 프리디코드된 블록 어드레스 X101112<0 : 7> 310 (즉, 12개)이다. 이것은 다중 뱅크 활성화 및 프리챠징 원리를 이용하지 않는 도 2b에 도시된 종례일 단일 뱅크 동기 디코딩 구조에 필요한 2개 미만의(즉, 14개) 라인이다.
도 6 및 7은 도 3b에 도시된 다중 뱅크 구조를 보다 상세하게 도시한 것이다. 그러나, 보다 높은 수준으로 상세하게 설명하기 위해서, 도 7의 구조는 단 2개의 뱅크(뱅크 0, 뱅크 1)만을 포함하고, 각각의 뱅크는 단 4개의 블록(330) 만을 포함한다. 당해 분야에 숙련된 기술자들이 알고 있는 바와 같이, 도 3b 및 7에 도시된 구조는 사실상 유사하다. 그러나, 각 뱅크내의 상이한 수의 뱅크 및 상이한 수의 블록으로 인해 상이한 구조에는 상이한 어드레스가 필요하다. 블록(330)들 중 하나의 블록이 도 7의 상부 부분 보다 상세하게 설명되어 있다. 블록(330)에 관한 더욱더 상세한 설명이 도 6에서 나타난다.
도 4는 도 6 및 7에 도시된 자기 타임식 래치 회로(60)를 상세하게 도시한 것이다. 특히, 도 4는 NAND 회로(40-43) 및 인버터(44)를 도시한 것이다. 도 4에 도시된 예에 있어서, 신호(X11P)(외부 칩 어드레스(A11)의 지연된 X 어드레스)는 장치내의 절반 뱅크를 디코딩시키기 위한 뱅크 타이밍 정보를 반송한다.
본 발명은 멀티플렉스 어드레스에 의해 타이밍 정보를 최소 메모리 뱅크로 계층내에서 이동시키고, 한 레벨의 디코딩 어드레스에서 다음 어드레스로 타이밍 정보를 이동시키기 위해서 계층적 뱅킹 제어를 이용한다. 도 7에 도시된 바와 같이, 단일 워드라인(WL)을 활성화시키는데 필요한 타이밍을 이동시키기 위해, 제 1 뱅크(예를 들어, 뱅크 0)는 타이밍 신호(300)를 이용하여 디코드된 다음, 단일 메모리 블록(330)은 조건부 수신 래치 회로(60)를 통해 타이밍 신호(300)(예를 들어, 이전단에서 디코딩하여 약간 지연된 RAS를 이동시킴으로써 뱅크내에서(후술한 1 : 4 디코딩을 이용하여) 디코드되고, 최종적으로 계층적 디코딩이 공유형 행 디코더 회로(61)에서 발생하는데, 단일 워드라인(WL)이 (예를 들어, 1 : 1024 디코딩을 이용하여) 활성화된다.
초기에, 타이밍 정보를 포함하는 프리디코드된 어드레스 신호(300)는 장치의 단일 뱅크(예를 들어, 뱅크 0)를 활성화시키기 위해 제 1 레벨의 계층적 디코딩시에 실행된 다음, 어드레스 신호(300)는 뱅크 어드레스를 독립적으로 연속 챠지시킬 수 있는 다른 정적 프리디코드된 어드레스(310)이다.
도 3b를 다시 참조하면, 래치/디코드 회로(340)는 뱅크 어드레싱 처리중에 타이밍 정보를 계층적으로 래치시키고, 필요한 블록 선택 신호를 발생시킨다. 다시 말하면, 래치(340)는 후속 레벨의 디코딩시에 타임 종속 출력을 발생시키기 위해 제 1 레벨의 디코딩으로부터의 타임 종속 입력을 이용한다.
도 4 및 6을 다시 참조하면, 신호 X910P(공유형 프리디코드된 외부 어드레스(A9 및 A10)는 하나의 뱅크내의 4개의 활성 블록들 중 하나의 블록을 디코드시키는데 이용된다. 뱅크가 활성화된 경우, 하나의 활성 블록이 X910P<0>, X910P<1>, X910P<2> 또는 X910P<3>을 하이 상태로 어써팅함으로써 디코드되거나 인지된다. 뱅크 어드레스(X11P)를 하이 레벨 또는 로우 레벨로 어써팅함으로써, 상부 또는 하부 뱅크가 활성화된다.
X11P 신호는 NAND 회로(40 및 43)내에 입력된다. NAND 회로(40)의 출력은 NAND 회로(41) 및 NAND 회로(43)로 출력된다. NAND 회로(42)는, 예를 들어 X910P 신호를 수신하고, NAND 회로(43)로부터 출력된다. 반복적으로, NAND 회로(41)는 NAND 회로(42)로부터의 출력을 수신하고, NAND 회로(40)로 출력시키는데, 출력은 인버터(44)에 의해 반전되고, 블록 선택 신호(BLKSEL)로서 출력된다. 도 4에 도시된 회로의 논리 동작은 도 5에 도시된 타이밍 도를 참조하여 설명한다.
도 5에서, 타임 종속 X11P가 하이 상태이고, X910P도 하이 상태일 때, 블록 선택 신호(BLKSEL) 신호는 X11P 신호가 하강할 때까지 X910P에서 발생할 수 있는 다음 챠지의 타이밍 신호와 무관하게 후속적으로 발생한다. NAND 회로(40)로의 입력이 하이 상태이고, 이것의 출력이 로우 상태일 때, 피드백 루프(예를 들어, 41, 43)는 NAND(41)로의 입력들 중 하나의 입력이 항상 로우 상태이기 때문에 NAND 회로(40)의 제 2 입력을 하이 상태로 되게 보증한다.
그러나, X11P가 하이 상태이고, X910P가 로우 상태인 경우(소정의 뱅크내의 블록이 전혀 선택되지 않는 것을 나타냄), 블록 선택 신호(BLKSEL)는 X910P가 X11P 하이 단계중에 하이 상태로 될지라도 로우 상태를 유지할 수 있다. 이것은 몇 개의 뱅크들 사이에 공유되는 그러한 어드레스로 인해서이다. 그러나, 회로 내에 공급된 X11P 펄스는 활성 뱅크만에 관련된다.
그러므로, 본 발명은 뱅크가 세트된 후에 X910P 어드레스 챠지를 반드시 감춘다. 뱅크가 세트될 때의 BLKSEL 신호는 WL 드라이버(63)와 함께 행 디코더(62)의 활성화를 제어하도록 작용한다.
프리디코드된 X910P 논 타이밍 종속 어드레스를 입력시키는 디코딩 NAND 게이트(42)는 단 하나의 어드레스를 수신하는데 제한되지 않고, 소정의 선택된 크기의 어레이 블록을 활성화시키는데 필요한 만큼 다수의 정적 어드레스를 수신한다.
그러므로, 조건부 수신 래치 회로(60)는 X11P 신호(타이밍 프리디코드된 신호임) 및 X910P 신호(몇 개의 뱅크들 사이에 공유된 프리디코드된 신호임)와 같은 프리디코드된 어드레스를 이용하여 블록 선택 신호(BLKSEL)로부터의 타이밍 정보를 입력으로서 디코드시킨다.
이 때, BLKSEL 신호는 행 디코더/워드라인 드라이버 "RDEC/WLDRV"(61)내에 공급된다. 도 6에 도시된 예에 있어서, 256개의 행 디코더/워드라인 드라이버(61)가 있다. 각각의 행 디코더/워드라인 드라이버(61)는 데이터를 래치시키고 워드라인 드라이버(63)를 활성화시키는 저차(lower order)(X910P 및 X11P는 행 디코더(62)를 인에이블시키기 위한 타이밍 신호(BLKSEL)를 발생시키는데 SLTC 회로에 의해 이용된 고차 어드레스이다.) 공유형 프리디코드된 어드레스(X23P, X456P, X789P(256개의 디코더들 중 단일 행 디코더를 활성화시키는데 필요) 및 래치(64)(2개의 피드백 인버터)를 억셉트하는 N형 공유형 디코딩 전계 효과 트랜지스터(NFET)를 포함한다.
도 6에 도시된 예에 있어서, 각각의 행 디코더/워드라인 드라이버(61)는 4개의 워드라인 드라이버(63)를 포함한다. 당해 분야에 숙련된 기술자들이 알고 있는 바와 같이, 워드라인 드라이버(63)는 1/4 디코딩 형태로(예를 들어 1/8 등의 디코딩 형태도 가능하다.) 적층된 간단한 리세트 장치일 수 있지만, 이에 제한되지는 않는다. X01P 신호는 4개의 WL 드라이버들 중 하나의 워드라인을 활성화시키는데 이용된다. 2개의 어드레스(A0 및 A1)이외의 X01P 신호가 프리디코드된다. 그러므로, 4가지 조합, 즉 단일 WL 드라이버에서 각각 가능한 X01P<0>, X01P<1>, X01P<2>, X01P<3>이 가능하다.
X910P<0 : 3> 신호가 4개의 서브어레이(330)들 중 한 개의 서브 어레이를 선택하는데 이용되고, X11P 신호는 2개의 뱅크들 중 하나의 뱅크를 선택하는데 이용된다.
그러므로, 도 7에 도시된 바와 같이, 신호 라인(300, 310 및 350)의 3개의 디코딩 뱅크는 워드라인을 활성화시키기 위해 타이밍 정보를 행 디코더 내로 이동시키는데 모두가 필요하다는 것이다. 제 1 뱅크의 신호 라인은 2개의 뱅크들 중 어느 한쪽의 하나의 뱅크를 선택한다. 이 예에 있어서, 단 하나의 타이밍 프리디코드된 어드레스가 요구된다(즉, X11P<0/1>("0"은 상부 뱅크를 선택하고, "1"은 하부 뱅크를 선택한다). 이 때, 제 1 뱅크의 신호(300)로부터의 타이밍 신호는 프리디코드된 어드레스(X910P<0 : 3>의 제 2 뱅크의 신호(310)가 SLTC의 제 2 입력으로서 작용하는 하나의 입력으로서 TLC(60)내에 공급된다.
STLC 회로는 타이밍 신호를 제 2 어드레싱 뱅크(310)로 이동되게 할 수 있다. 최종적으로, 4 Mb 메모리 서브 어레이내의 단 하나의 워드라인을 활성화시키기 위해, 10개의 공유형 프리디코드된 어드레스(350)(X01P<0 : 3>, X23<0 : 3>, X456<0 : 7> 및 789<0 : 7>(예를 들어, 4+4+8+8=20개의 라인)이 공급된다.
어드레스 라인(350)은 도 6에 도시된 바와 같이 제 3의 계층적 어드레스 뱅크의 신호 라인(300)을 구성하고, 행 디코더(62) 및 워드라인 드라이버(63)를 활성화시키는데 이용된다. 블록 선택 신호(BLKSEL)에 의해 보류된 타이밍 정보가 출력되고, 워드라인을 반복적으로 상승(예를 들어, 활성화되게)하게 한다.
종례의 시스템은 집적 회로(IC)에 존재하는 각각의 블록에 프리디코드된 블록 선택 신호(BLKSEL) 라인을 제공한다. 그러므로, 종례에 타이밍 임계 신호 라인의 수는 뱅크당 블록의 수로 승산된 뱅크의 수와 같다. 그와는 달리, 본 발명은 집적 회로에 존재하는 각각의 뱅크에 단 하나의 프리디코드된 뱅크 선택 신호 라인을 제공한다. 그러므로, 4개의 뱅크에는 뱅크당 8개의 블록이 종례의 구조로 설계되어 블록 선택 타이밍 신호 라인의 수는 32개이므로, 본 발명은 단지 4개의 뱅크 선택 타이밍 신호 라인을 필요로 한다.
본 발명은 전체 칩 영역을 감소시키는 소정의 여부 배선 채널을 소개하지 않았다. 더욱이, 본 발명은 상술한 바와 같이 다중 뱅크 SDRAMDP 필요한 각각의 뱅크를 개별적으로 활성화(세트) 및 프리챠지(리세트)되게 하는 능력을 달성한다.
도 3d에 도시된 본 발명의 다른 실시예에 있어서, 타이밍 신호(/RAS 381 및 /PRG 361)는 뱅크 어드레스 신호(371)와 조합되고, 각각의 뱅크(320)내에서 국부적으로 래치된다. 뱅크 활성 타이밍 신호(371)는 각각의 블록(320)에 대한 유효 블록 어드레스를 국부적으로 래치한다. 이러한 실시예는 도 3d에 도시된 바와 같이 뱅크 어드레스(371)를 /RAS(381) 및 /PRG(361)로 래치시키기 위해 리브 영역(10)내의 부가적인 배선 채널 및 리브 모서리(13)내의 부가적인 래치를 필요로 한다.
그러므로, 도 3a에 도시된 구조에 있어서, 뱅크는 RAS 신호(380) 및 PRG 신호(360)와 각각 조합된 블록 어드레스 신호(340, 370)에 기초하여 반드시 선택된다. 그와 달리, 도 3d에서 뱅크 어드레스 정보(371)는 각각의 블록(330)내에서 국부적으로 래치되는 RAS 및 PRG 신호(361, 381)와 조합된다.
부수적으로, 본 발명에 있어서, 행 디코더(10)는 2개의 장치(14) 사이에 공유된다. 그러므로, 도 1의 리브 장치(10)는 본 발명에 따른 128Mb 이중 장치(11)내의 "공유형 리브"(10)로 된다. 또한, 행 디코더(10)가 공유되기 때문에, 정규 어드레스(X0-9P)(350)는 2개의 장치(14)에 공유될 수 있으므로, 워드라인을 디코드시키기 위해 각각의 장치(14)에 별도의 X0-9P 어드레스를 제공하는 불리한 조건을 제거한다.
그러므로, 본 발명에 있어서, 저속 타임 반송 신호를 각각의 블록으로 구동시키는데 필요한 종례의 영역에 관한 불리한 조건은 제거되고, 행 디코더의 성능이 개선된다.
2개 및 4개의 레벨 다중 뱅크 구조가 본 발명에 이용된 예에서 논했지만, 이러한 설명으로 제공된 것을 당해 분야에 숙련된 기술자들이 알 수 있는 바와 같이, 본 발명의 계층적 뱅킹 제어 방법은 소정 수의 뱅크를 가지는 DRAM 칩에 적용될 수 있다. 그러나 당해 분야에 숙련된 기술자들이 또 다시 알 수 있는 바와 같이, 어드레스는 포함된 특정한 응용에 따라서 다른 정확한 수의 서브 어레이 및 이들의 각각의 워드라인을 활성화시키기 위해 변경될 수 있다.
또한, 본 발명은 양호한 실시예에 관하여 설명하였지만, 당해 분야에 숙련된 기술자들은 첨부된 특허 청구의 범위 및 사상내에서 변형을 실시할 수 있다.

Claims (18)

  1. 메모리 구조에 있어서,
    다수의 블록을 각각 포함하는 다수의 뱅크와,
    상기 뱅크들 중 상이한 뱅크에 접속되고, 상기 뱅크의 각각의 뱅크 내의 모든 상기 블록에 접속되며, 다수의 상기 뱅크와 동일한 다수의 타이밍 임계 어드레스 라인과,
    상기 블록들 중 각각의 블록에 접속된 다수의 전용 어드레스 라인
    을 포함하는 메모리 구조.
  2. 제 1 항에 있어서,
    모든 상기 블록에 접속된 다수의 공유형 어드레스 라인을 더 포함하는 메모리 구조.
  3. 제 2 항에 있어서,
    상기 타이밍 임계 어드레스 라인이 선택된 블록을 가지고 있는 선택된 뱅크를 인식하는 메모리 구조.
  4. 제 3 항에 있어서,
    상기 전용 어드레스 라인 및 상기 공유형 어드레스 라인이 상기 선택된 뱅크 내의 상기 선택된 블록을 인식하는 메모리 구조.
  5. 제 1 항에 있어서,
    각각의 상기 블록이 상기 타이밍 임계 어드레스 라인들 중 각각의 라인에 접속된 조건부 수신 래치 회로를 포함하는 메모리 구조.
  6. 제 5 항에 있어서,
    각각의 상기 블록이 상기 조건부 수신 래치 회로로부터의 공유형 행 디코더 회로 수신 타이밍 정보 및 상기 전용 어드레스 라인들 중 각각 하나의 라인으로부터의 행 정보를 포함하는 메모리 구조.
  7. 제 1 항에 있어서,
    다수의 상기 전용 어드레스 라인이 다수의 상기 블록과 동일한 메모리 구조.
  8. 제 1 항에 있어서,
    각각의 상기 블록이 다수의 워드라인을 구동시키고, 상기 메모리 구조가 동적 등속 호출 메모리 구조를 포함하는 메모리 구조.
  9. 메모리 구조에 있어서,
    최소한 하나의 블록을 각각 포함하는 최소한 하나의 뱅크와,
    상기 최소한 하나의 뱅크들 중 상이한 뱅크에 접속되고, 각각의 뱅크 내의 최소한 하나의 블록 모두에 접속되며, 다수의 상기 최소한 하나의 뱅크와 동일한 최소한 하나의 타이밍 임계 어드레스 라인과,
    상기 최소한 하나의 블록들 중 각각의 블록에 접속된 최소한 하나의 전용 어드레스 라인
    을 포함하는 메모리 구조.
  10. 제 9 항에 있어서,
    상기 최소한 하나의 블록 모두에 접속된 최소한 하나의 공유형 어드레스 라인을 더 포함하는 메모리 구조.
  11. 제 10 항에 있어서,
    최소한 하나의 임계 어드레스 라인이 상기 최소한 하나의 블록의 선택된 블록을 가지고 있는 상기 최소한 하나의 블록의 선택된 뱅크를 인식하는 메모리 구조.
  12. 제 11 항에 있어서,
    최소한 하나의 전용 어드레스 라인 및 상기 최소한 하나의 공유형 어드레스 라인이 상기 선택된 뱅크 내의 상기 선택된 블록을 인식하는 메모리 구조.
  13. 제 1 항에 있어서,
    상기 최소한 하나의 블록의 각각이 상기 최소한 하나의 타이밍 임계 어드레스 라인들 중 각각 하나의 라인에 접속된 조건부 수신 래치 회로를 포함하는 메모리 구조.
  14. 타이밍 신호를 제공하기 위한 계층적 시스템에 있어서,
    다수의 서브 구조를 각각 포함하는 다수의 구조와,
    상기 구조들 중 상이한 구조에 접속되고, 상기 구조의 각각의 구조 내의 모든 상기 서브 구조에 접속되며, 다수의 상기 구조와 동일한 다수의 상기 타이밍 라인과,
    상기 서브 구조들 중 각각의 구조에 접속된 다수의 전용 라인
    을 포함하는 계층적 시스템.
  15. 제 14 항에 있어서,
    모든 상기 서브 구조에 접속된 다수의 공유 라인을 더 포함하는 계층적 시스템.
  16. 제 15 항에 있어서,
    상기 타이밍 라인이 선택된 서브 구조를 가지고 있는 선택된 구조를 인식하는 계층적 시스템.
  17. 제 16 항에 있어서,
    상기 전용 라인 및 상기 공유형 라인이 상기 선택된 뱅크 내의 상기 선택된 블록을 인식하는 계층적 시스템.
  18. 제 14 항에 있어서,
    상기 서브 구조의 각각이 상기 타이밍 라인들 중 각각의 라인에 접속된 조건부 수신 래치 회로를 포함하는 계층적 시스템.
KR1020000008671A 1999-02-24 2000-02-23 메모리 구조물 및 계층적 시스템 KR100363380B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US9/257,146 1999-02-24
US09/257,146 1999-02-24
US09/257,146 US6477630B2 (en) 1999-02-24 1999-02-24 Hierarchical row activation method for banking control in multi-bank DRAM

Publications (2)

Publication Number Publication Date
KR20000058149A true KR20000058149A (ko) 2000-09-25
KR100363380B1 KR100363380B1 (ko) 2002-11-30

Family

ID=22975084

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000008671A KR100363380B1 (ko) 1999-02-24 2000-02-23 메모리 구조물 및 계층적 시스템

Country Status (3)

Country Link
US (1) US6477630B2 (ko)
JP (2) JP4027006B2 (ko)
KR (1) KR100363380B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6418046B1 (en) * 2001-01-30 2002-07-09 Motorola, Inc. MRAM architecture and system
KR100596434B1 (ko) * 2003-12-29 2006-07-05 주식회사 하이닉스반도체 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치
KR100666929B1 (ko) * 2004-10-30 2007-01-11 주식회사 하이닉스반도체 메모리 뱅크 구조
JP4282695B2 (ja) 2006-07-07 2009-06-24 エルピーダメモリ株式会社 半導体記憶装置
US8547777B2 (en) * 2010-12-22 2013-10-01 Intel Corporation Nor logic word line selection
JP2012146377A (ja) * 2011-01-14 2012-08-02 Elpida Memory Inc 半導体装置
KR102193444B1 (ko) 2014-04-28 2020-12-21 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20210017241A (ko) * 2019-08-07 2021-02-17 에스케이하이닉스 주식회사 메모리 시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6052513B2 (ja) 1981-12-02 1985-11-19 富士通株式会社 半導体記憶装置
JPS62149099A (ja) 1985-12-23 1987-07-03 Toshiba Corp メモリアクセス制御回路
JP3024767B2 (ja) 1989-08-29 2000-03-21 株式会社日立製作所 アドレス供給システム
US5315130A (en) * 1990-03-30 1994-05-24 Tactical Fabs, Inc. Very high density wafer scale device architecture
US5088061A (en) 1990-07-24 1992-02-11 Vlsi Technology, Inc. Routing independent circuit components
US5386579A (en) 1991-09-16 1995-01-31 Integrated Device Technology, Inc. Minimum pin-count multiplexed address/data bus with byte enable and burst address counter support microprocessor transmitting byte enable signals on multiplexed address/data bus having burst address counter for supporting signal datum and burst transfer
US6009501A (en) * 1997-06-18 1999-12-28 Micron Technology, Inc. Method and apparatus for local control signal generation in a memory device
US5959929A (en) * 1997-12-29 1999-09-28 Micron Technology, Inc. Method for writing to multiple banks of a memory device
US6038634A (en) * 1998-02-02 2000-03-14 International Business Machines Corporation Intra-unit block addressing system for memory

Also Published As

Publication number Publication date
JP3974540B2 (ja) 2007-09-12
JP4027006B2 (ja) 2007-12-26
US20020026556A1 (en) 2002-02-28
US6477630B2 (en) 2002-11-05
KR100363380B1 (ko) 2002-11-30
JP2003242775A (ja) 2003-08-29
JP2000251471A (ja) 2000-09-14

Similar Documents

Publication Publication Date Title
JP4039532B2 (ja) 半導体集積回路装置
US6205071B1 (en) Semiconductor memory device including sense amplifier circuit differing in drivability between data write mode and data read mode
KR100316713B1 (ko) 반도체 메모리 장치 및 이에 적합한 구동신호 발생기
US5822268A (en) Hierarchical column select line architecture for multi-bank DRAMs
US5742554A (en) Volatile memory device and method of refreshing same
JPH05266669A (ja) シーケンス型ラッチ型行ラインリピータを有する半導体メモリ
JPH05266668A (ja) メモリ行ライン選択用の改良したラッチ型リピータを持った半導体メモリ
US20020001245A1 (en) Semiconductor memory device permitting improved integration density and reduced accessing time
US5949732A (en) Method of structuring a multi-bank DRAM into a hierarchical column select line architecture
JP2000011639A (ja) 半導体記憶装置
KR20060027665A (ko) 스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법
JPH05334876A (ja) メモリ行ライン選択用ラッチ型リピータを持った半導体メモリ
JP3526898B2 (ja) 半導体記憶装置
KR100282044B1 (ko) 반도체 메모리 장치
US6510094B2 (en) Method and apparatus for refreshing semiconductor memory
KR100363380B1 (ko) 메모리 구조물 및 계층적 시스템
US5848021A (en) Semiconductor memory device having main word decoder skipping defective address during sequential access and method of controlling thereof
GB2300737A (en) Semiconductor memory device having hiearchical column select line structure
KR100230412B1 (ko) 멀티 뱅크를 갖는 반도체 메모리장치
KR20040018573A (ko) 반도체 메모리장치의 입출력 센스 앰프 구동방법 및 그구동제어회로
KR100374632B1 (ko) 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법
KR100331526B1 (ko) 집적회로 메모리 및 저장위치 액세스 방법
JPH11110963A (ja) 半導体集積回路装置
KR101040244B1 (ko) 메인 디코딩 회로 및 이를 포함하는 반도체 메모리 장치
KR19990082756A (ko) 칩면적을차지하는제어회로의면적비율을저감할수있는동기형반도체기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee