KR0158901B1 - 승압신호를클램프하는회로및방법 - Google Patents

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Description

승압신호를 클램프하는 회로 및 방법

제1도는 본 발명의 1실시예에 의한 반도체장치의 주요부 구조를 도시한 도면.

제2도는 제1도에 도시한 회로의 동작을 개략적으로 도시한 신호파형도.

제3도는 제1도에 도시한 승압신호발생회로 및 클램프회로의 동작을 도시한 신호파형도.

제4도는 제1도에 도시한 전원전압 강압컨버터의 구조를 도시한 도면.

제5도 및 제6도는 제4도에 도시한 전원전압 강압컨버터의 동작을 도시한 도면.

제7도는 제1도에 도시한 클램프 제어회로의 구조를 도시한 도면.

제8도는 제7도에 도시한 클램프 제어회로의 동작을 도시한 신호파형도.

제9도는 본 발명의 다른 실시예에 따른 반도체장치의 주요부 구조를 도시한 도면.

제10도는 제9도에 도시한 클램프 제어회로의 구조를 도시한 도면.

제11도는 제10도에 도시한 클램프 제어회로의 동작을 도시한 도면.

제12도는 종래의 DRAM의 전체구조를 도시한 도면.

제13도는 종래의 승압회로의 구조를 도시한 도면.

제14도는 종래의 승압회로의 승압동작을 도시한 신호파형도.

본 발명은 승압신호를 클램프하는 구조에 관한 것으로서, 특히 반도체 메모리장치에서 워드선 등의 승압신호선의 승압레벨의 상한을 제한하는 구조에 관한 것이다.

1개의 전원을 사용하는 반도체 메모리장치에 있어서는 전원전압을 칩상에서 승압하여 승압신호를 출력한다. 그러한 승압회로는 DRAM(Dynamic Random Access Memory)에서 워드선 구동신호로서 기능하고, EEPROM에서는 프로그래밍 고전압으로서 기능한다.

제12도에 DRAM의 전체구조를 도시한다. 이 DRAM은 본 발명의 응용예을 뿐이며, 본 발명은 이 DRAM에 한정되지 않는다.

제12도에 따르면, DRAM은 메모리셀MC가 행 및 열의 매트릭스 형상으로 배열된 메모리셀 어레이(500)을 구비한다. 메모리셀 어레이(500)에 있어서 워드선WL은 각 행에 대응해서 배열되고, 1쌍의 비트선BLP는 각 열에 대응해서 배열된다. 제12도에서는 1개의 워드선WL 및 1쌍의 비트선BLP만을 도시한다. 메모리셀 MC는 전하의 형태로 정보를 저장하는 캐패시터(42) 및 워드선WL 상의 신호의 전위에 따라서 도통으로 되고, 캐패시터(42)를 대응하는 비트선(BL)에 접속하는 전송게이트(41)을 구비한다. 전송게이트(41)은 n채널 MOS(절연게이트형 전계효과) 트랜지스터(41)로 구성되는 것이 일반적이다.

DRAM은 외부의 다비트 어드레스신호 A0~An을 받아 내부 어드레스신호를 출력하는 어드레스버퍼(502), 어드레스버퍼(502)에서 인가되는 내부 로우어드레스 신호를 디코드해서 메모리셀 어레이(500)의 대응하는 행을 지정하는 신호를 출력하는 로우디코더(504) 및 로우디코더(504)에서 인가되는 행지정신호에 따라서 메모리셀 어레이(500)의 대응하는 행을 선택상태로 구동하는 워드선 드라이버(506)을 더 포함한다. 워드선 드라이버(506)은 선택된워드선(행지정신호에 의해 지정되는 워드선)으로 승압회로(508)에서 인가되는 승압신호를 전송한다.

DRAM은 어드레스버퍼(502)에서 인가되는 내부 컬럼어드레스 신호를 디코드해서 메모리셀 어레이(500)의 대응하는 열을 지정하는 신호를 출력하는 컬럼 디코더(510), 메모리셀 어레이(500)의 선택된 메모리셀(선택된 워드선에 접속된 메모리셀)의 데이타를 검지해서 증폭하는 센스앰프 및 컬럼디코더(510)에서 인가되는 열지정신호에 따라서 내부데이타선을 거쳐 데이타 입출력단자 DQ에 대응하는 열을 접속하는 IO게이트를 더 포함한다. 제12도에서는 센스앰프 및 IO게이트를 블록(512)로 나타낸다.

승압회로(508)은 클럭제어회로(514)에서 인가되는 활성화신호 ψ0에 따라서 동작전원전압보다 높은 전압레벨을 갖는 신호를 생성한다. 클럭제어회로(514)는 외부 로우어드레스 스트로브신호 /RAS, 컬럼어드레스 스트로브신호/CAS 및라이트 인에이블신호 /WE에 따라서 필요한 내부제어신호를 생성한다. 제12도에서는 클럭제어회로(514)가 내부제어신호를 어드레스버퍼(502) 및 승압회로(508)로만 공급하는 것으로 도시하였다.

동작중 어드레스버퍼(502)는 다비트 어드레스신호 A0~An에서 내부 로우 및 컬럼어드레스신호를 출력한다. 내부 로우어드레스신호 및 내부 컬럼어드레스신호를 출력하는 타이밍은 신호 /RAS 및 /CAS에 의해 각각 주어진다. 워드선드라이버(506)은 로우디코더(504)로부터의 행지정신호에 따라서 선택된 워드선을 구동한다. 따라서, 선택된 워드선WL의 전위가 상승한다. 워드선WL의 전위상승에 따라서 메모리셀 MC의 전송게이트(41)의 도통으로 되고, 캐패시터(42)는 비트선BL에 접속되고, 비트선BL의 전위는 캐패시터(42)의 축적전하에 따라서 변화한다. 선택된 메모리셀은 상보비트선 /BL에 접속되지 않으므로, 상보비트선 /BL의 전위는 프리차지전위 레벨로 된다. 그 후, 블록(512)의 센스앰프는 비트선BL과 /BL 사이의 전위차를 검지하여 증폭한다.

이들 비트선BL 및 /BL는 메모리셀 MC의 데이타의 라이트 또는 리드가 실행되도록, 컬럼디코더(510)의 컬럼디코드 동작에 따라서 IO게이트를 통해 선택된다. 라이트 인에이블신호 /WE는 데이타의 라이트 및 리드중의 어느 1개를 실행할 것인지 결정한다.

승압회로(508)은 다음의 이유에 의해 승압신호를 출력한다. 메모리셀 MC의 전송게이트(41)은 n채널 MOS트랜지스터로 구성된다. 전송게이트(41)은 워드선WL의 전위가 동작전원전압Vcc레벨일 때, Vcc~Vth레벨의 전압을 전송할 수 있다. Vth는 전송게이트(41)의 스레시홀드전압을 나타낸다. 따라서, Vcc레벨의 전압 전체를 캐패시터(42)에 저장할 수는 없다. 캐패시터(42)는 Q=C·(V-Vcp)로 주어진 전하Q를 저장할 수 있고, 여기에서 C는 캐패시터(42)의 용량이고, V는 전송게이트(41)을 거쳐서 전송되는 전압이고, Vcp는 캐패시터(42) 다른 전극(셀플레이트)의 전위이다. 캐패시터(42)의 축적전하Q를 증가시키기 위해서는 전압V를 증사시켜야 한다. 따라서, 승압회로(508)은 전송게이트(41)에서의 신호전송 손실을 없애기 위해서, 동작전원전압Vcc레벨 이상의 레벨로 워드선WL의 전위레벨을 승압시키기 위한 승압신호를 출력한다. 따라서, 비트선BL에 인가되는 고레벨의 전압Vcc가 캐패시터(42)에 라이트된다.

제13도는 종래의 승압회로의 구조를 개략적으로 도시한 도면이다. 제13도에 있어서 승압회로는 전원전압Vcc에서 승압신호ψout를 출력하는 승압신호발생회로(30) 및 승압회로 발생회로(30)에서 승압선(50)으로 공급되는 승압신호ψout를 소정의 전위로 클램프하는 클램프회로(60)을 포함한다. 승압선(50)의 승압신호ψout는 예를들면 메모리셀 어레이로서 기능하는 내부회로(40)의 MOS트랜지스터(41)의 게이트로 공급된다. DRAM의 경우, 승압선(50)의 승압신호ψout는 워드선 드라이버를 거쳐서 선택된 워드선으로 전송된다. 즉 내부회로(40)은 DRAM의 메모리셀 어레이 및 워드선 드라이버를 구비하는 것으로 한다. 반도체장치의 승압회로는 통상 다음과 같이 논의되므로, 이 어레이부를 이하 내부회로로서 기술한다.

승압선(50)의 승압신호ψout의 전압레벨은 MOS트랜지스터(41)의 전원전압Vcc와 스레시홀드전압Vth의 합이상이다.

승압신호 발생회로(30)은 동작전원전압으로서 전원전압노드(10) 및 접지전위노드(20)에 공급되는 전원전압Vcc 및 접지전위를 사용해서 작동하고, 승압활성화신호ψ0에 따라서 승압제어신호ψ1, ψ2, ψ3을 생성하는 승압제어회로(31) 및 승압제어신호ψ1~ψ3에 따라서 승압선(50)으로 승압신호ψout를 출력하는 부스터(32)를 포함한다. 부스터(32)는 전원전압노드(10)과 승압선(50) 사이에 접속되고 제1승압제어신호ψ1에 따라서 전원전압노드(10)과 승압선(50)을 전기적으로 접속하는 n채널 MOS트랜지스터(32a), 제2승압제어신호ψ2에 따라서 승압선(50)의 신호전위를 용량결합에 의해 승압하는 캐패시터(32b) 및 승압선(50)과 접지전위노드(20) 사이에 접속되고 제3승압제어신호ψ3에 따라서 승압선(50)과 접지전위노드(20)을 전기적으로 접속하는 n채널 MOS트랜지스터(32c)를 구비한다.

클램프회로(60)은 다이오드 접속된 2개의 n채널 MOS트랜지스터(61) 및 (62)를 구비한다. 다이오드접속된 n채널 MOS트랜지스터(61) 및 (62)는 승압선(50)의 앞쪽 방향에서 승압선(50)과 전원전압노드(10) 사이에 직렬로 접속된다. 이하, 제13도에 도시한 구조의 동작을 제14도에 따라서 설명한다.

시각 t1전에 승압활성화 신호ψ0은 저레벨(L)이다. 이 상태에 있어서 승압제어회로(31)에서 출력되는 승압제어신호ψ1, ψ2, ψ3은 각각 저레벨, 저레벨 및 고레벨(H)이다. 부스터(32)에서는 MOS트랜지스터(32a)가 오프되고, MOS트랜지스터(32c)가 온되고, 승압선(50)이 저레벨이다. 클램프회로(60)에서는 MOS트랜지스터(61)과 (62)가 역바이어스 상태이므로, 모두 오프된다.

시각 t1에서는 승압활성화 신호ψ0이 고레벨로 상승하면, 승압제어회로(31)은 먼저 제3승압제어신호를 저레벨로 하고, 소정 시간동안 제1승압제어신호ψ1을 고레벨로 상승시킨다. 그러면, MOS트랜지스터(32a)가 온되고, MOS트랜지스터(32c)가 오프되고, 승압선(50)은 MOS트랜지스터(32a)를 거쳐서 (Vcc~Vth)의 레벨로 충전된다. Vth는 트랜지스터(32a)의 스레시홀드전압이다. 이하의 설명에 있어서 MOS트랜지스터(32a), (32c), (61) 및 (62)의 스레시홀드 전압은 별도의 설명이 없으면 모두 Vth인 것으로 한다.

시각 t2에 있어서 제1승압제어신호ψ1은 저레벨로 하강하고, MOS트랜지스터(32a)는 오프된다. 승압선(50)은 전압레벨이 (Vcc-Vth)인채 전기적으로 플로팅상태로 된다. 이 때, 제2승압제어신호ψ2는 고레벨로 상승하고, 승압선(50)의 전압레벨은 캐패시터(32b)에 의해 상승한다. 승압선(50)의 승압신호ψout가 (Vcc+2Vth)의 전압레벨을 초과하면, MOS트랜지스터(62) 및 (61)이 온되고, 승압선(50)과 전원전압노드(10)이 전기적으로 접속된다. 구체적으로, 승압선(50)의 전압ψout는 제14도의 (e)에 도시한 바와 같이 (Vcc+2Vth)의 전압레벨로 클램프된다.

승압선(50)의 승압신호에 따라서 트랜지스터(41)이 도통상태로 되어 신호 손실없이 전원전압Vcc레벨의 신호가 내부회로(40)으로 전송된다.

시각 t3에 있어서는 승압활성화 신호ψ0이 저레벨로 하강하면, 제2승압제어신호ψ2는 저레벨로 하강하고, 제3승압제어신호ψ3은 고레벨로 상승한다. 다음에, MOS트랜지스터(32c)가 온되고, 승압선(50)이 MOS트랜지스터(32c)를 거쳐서 접지전위노드(20)으로 방전되므로, 승압신호ψout가 저레벨(스레시홀드전압 Vth레벨)로 된다.

클램프회로(60)은 과도하게 높은 전압레벨을 갖는 승압신호의 발생을 방지한다.

반도체 메모리장치와 같은 반도체 집적회로장치에 있어서 구성요소로서 기능하는 트랜지스터는 고밀도, 고집적화를 위해 소형화되어 트랜지스터의 내압이 감소된다. 소자의 신뢰성을 유지하기 위해서는 전원전압을 저감할 필요가 있다. 그러나, 반도체 메모리장치는 단독으로 사용되지 않고, 시스템의 구성요소로서 기능한다. 프로세서 등의 논리IC는 반도체 메모리장치와 같이 미세하게 처리되지 않는다. 시스템 전원전압은 TTL 등의 전원전압에 의해 결정된다. 단일의 전원시스템을 구성하기 위해서는 반도체 메모리장치에서 강압된 동작전원전압을 출력하도록 외부전원전압을 내부적으로 강압 변환해서 내부회로를 구동한다. 예를들면, 5V의 외부전원전압extVcc를 사용해서, 내부에 마련된 전압 강압컨버터에 의해 3.3V의 내부전원전압intVcc를 출력한다. 그러한 2개의 전원전압을 갖는 반도체장치의 1예로서는 호리구치 외저, Dual Operating Voltage Scheme… Single 5V 16Mbit DRAM, IEEE, Journal of Solid-State Circuits, Vol. 23, No.5, October, 1988에 기재되어 있는 것이 있다.

MOS트랜지스터의 스레시홀드전압Vth는 플랫밴드전압 VFB, 페르미준위ψF, 게이트절연막의 단위면적당 용량Cox 및 채널면의 유기 전하량에 의해 다음과 같이 얻을 수 있다.

Vth = VFB + 2·ψF-(QD / Cox)

구체적으로, 스케일링룰을 스레시홀드전압Vth에 적용할 수 없으므로, 스레시홀드전압은 전원전압과는 달리 트랜지스터의 미세화에 따라 스케일다운되지 않는다. 또한, 백게이트전압(기판 바이어스전압)이 MOS트랜지스터에 인가되므로, 스레시홀드전압의 절대값이 증가한다. 이 n채널 MOS트랜지스터의 스레시홀드전압Vth는 예를들면 0.5㎛ 트랜지스터에서는 1.7V이다.

제13도에 도시된 바와 같이 승압회로를 0.5㎛ 트랜지스터를 사용하는 16M비트 DRAM의 워드선을 승압하는데 사용하면, 전원전압Vcc로서는 내부전원전압(내부 강압전압)intVcc가 사용된다. 번인(burn-in)테스트는 DRAM의 신뢰성 판정 테스트중의 1개이다. 이 번인테스트시에 입자에 의한 초기불량은 통상 사용되는 전원전압보다 높은 전원전압을 인가하는 것에 의해서 제거된다. 초기 불량의 차폐(screening)를 실행한다. DRAM의 번인테스트시에 내부전원전압intVcc로서 6V가 인가되면, 승압시의 승압선(50)의 승압전압ψout는 다음과 같이 표시된다.

Vcc + 2·Vth = 6 + 2·1.7 = 9.4V

기판 바이어스전압Vpp로서 -3V가 인가되므로, 예를들면 부스터(32)의 n채널 MOS트랜지스터(32c)의 p-n접합(기판과 소오스/드레인 영역사이의 접합)사이에 9.4-(-3)=12.4V가 인가되게 된다. 이 트랜지스터의 접합내압은 12V이므로, 트랜지스터의 신뢰성에 문제가 있었다. 그러한 문제를 해소하기 위해서, 번인테스트시의 전원전압Vcc를 하강시키는 것이 고려된다. 그러나, 번인테스트시의 전원전압Vcc가 하강하면, 번인테스트에 소요되는 시간이 길어진다. 특히, 내부전원전압 강압컨버터를 마련한 반도체 집적회로장치에 있어서는 외부전원전압extVcc보다 낮은 내부전원전압intVcc를 전원전압Vcc로서 사용하므로, 번인테스트에 장시간이 소요된다. 번인테스트시의 전원전압Vcc를 더욱 하강시키면, 번인테스트에 소요되는 시간이 더욱더 길어진다.

승압전압에 관한 이와 같은 문제는 번인테스트시에만 나타나는 것이 아니라, 수명테스트 등의 가속테스트에서도 발견된다.

본 발명의 목적은 구성요소의 신뢰성을 손상시키지 않는 승압회로를 구비한 반도체장치를 제공하는 것이다.

본 발명의 다른 목적은 번인테스트 등의 동작의 과전압 발생모드에서도 장치 및 구성요소의 신뢰성이 손상되지 않는 반도체장치를 제공하는 것이다.

본 발명에 의한 반도체장치에 있어서는 번인테스트 등의 과전압 발생시에 있어서의 클램프회로의 승압신호의 클램프레벨을 통상동작모드의 레벨에서 변경한다.

바람직하게는, 통상동작모드시의 전원전압에 대한 승압신호의 클램프레베을 번인테스트 등의 과전압 발생모드시보다 높게 한다.

클램프회로의 클램프레벨은 전원전압의 전압레벨에 따라서 변화한다. 승압신호의 전원전압과 전압레벨 사이의 차분이 과전압 발생모드에서 저감되면, 전원전압레벨을 저하시키지 않고 승압전압레벨을 저하시킬 수가 있다. 따라서, 전원전압레벨을 저하시키지 않고 승압전압레벨을 저하시킬 수가 있다. 따라서, 번인테스트 등의 과전압 발생모드시에도 구성요소의 저하를 방지할 수가 있다.

본 발명의 상기 및 그밖의 목적과새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 더욱 명화하게 될 것이다.

제1도는 본 발명의 1실시예에 의한 반도체장치의 주요부 구조를 도시한 것이다. 제1도에 있어서 반도체장치는 동작전원전압으로서 외부 전원전압노드(110)에 공급되는 외부전원전압extVcc 및 접지전위노드(120)에 공급되는 접지전압을 사용해서 작동하고 외부 전원전압노드(110)에 공급되는 외부 전원전압extVcc를 강압해서 내부전원전압노드(140)으로 내부전원전압intVcc를 출력하는 전원전압강압컨버터(130) 및 동작전원전압으로서 내부전원전압노드(140)에 공급되는 내부전원전압intVcc 및 접지전위노드(120)에 공급되는 접지전압을 사용해서 작동하고 승압활성화 신호ψ0에 따라서 승압선(170)으로 승압신호ψout를 출력하는 승압신호 발생회로(150)을 포함한다.

승압선(170)의 승압신호ψout는 예를들면 메모리셀 어레이 등의 내부회로(160)에 있어서의 메모리셀 전송게이트 등의 n채널 MOS트랜지스터의 게이트(161)로 공급된다. 승압선(170)은 제13도에 따라 설명한 바와 같은 반도체 메모리장치의 워드선에 대응한다(상술한 바와 같이, 반도체 메모리장치의 워드선구동부는 도시하지 않음).

전원전압 강압컨버터(130)은 외부 전원전압노드(110)에 공급되는 외부 전원전압extVcc가 소정의 전압레벨인지 아닌지를 검출하고, 전원전압extVcc가 소정의 전압레벨보다 높으면 번인설정신호 /ψx를 저레벨의 활성상태로 구동시키는 수단을 포함한다(이러한 구조에 대해서는 이후 상세하게 설명한다).

승압신호 발생회로(150)은 제13도에 도시한 구조와 마찬가지로, 승압활성화신호ψ0에 따라서 제어신호ψ1, ψ2, ψ3을 생성하는 승압제어회로(151) 및 승압제어회로(151)에서 공급되는 제어신호ψ1~ψ3에 따라서 승압선(170)으로 승압신호ψout를 출력하는 부스터(152)를 구비한다.

부스터(152)는 제어신호ψ1에 따라서 승압선(170)을 내부전원전압노드(140)에 전기적으로 접속하는 n채널 MOS트랜지스터(152a), 제어신호ψ3에 따라서 승압선(170)을 접지전위노드(120)에 전기적으로 접속하는 n채널 MOS트랜지스터(152c) 및 제어신호ψ2에 따라서 승압선(170)의 신호전위를 용량결합에 의해 승압하는 캐패시터(152b)를 구비한다. 승압신호 발생회로(150)의 동작은 제13도에 도시한 종래의 승압신호 발생회로와 마찬가지이다. 승압제어회로(151)은 동작전원전압으로서 내부전원전압노드(140)에 공급되는 내부전원전압intVcc 및 접지전위노드(120)에 공급되는 접지전압을 사용해서 작동한다. 따라서, 승압제어회로(151)에서 출력된 고레벨의 제어신호ψ1, ψ2, ψ3은 내부전원전압intVcc의 레벨로 된다.

상기 반도체장치는 또, 동작전원전압으로서 내부전원전압노드(140)의 내부전원전압intVcc 및 접지전위노드(120)의 접지전위를 사용해서 작동하고 번인설정신호/ψx에 따라서 클램프레벨 제어신호/ψc1를 출력하는 클램프 제어회로(190) 및 내부전원전압노드(140)과 승압선(170) 사이에 마련되어 승압선(170)의 승압신호ψout의 전압레벨을 클램프하는 클램프회로(180)을 포함한다.

클램프회로(180)은 승압선(170)과 내부노드(181) 사이에 마련되고 다이오드 접속된 n채널 MOS트랜지스터(183) 및 내부노드(181)과 내부전원전압노드(140) 사이에 마련되어 그의 게이트에서 클램프 제어회로(190)의 클램프레벨 제어신호/ψc1를 받는 p채널 MOS트랜지스터(182)를 구비한다. n채널 MOS트랜지스터(183) 및 p채널 MOS트랜지스터(182)는 스레시홀드전압VthN 및 VthP를 각각 갖는다. 클램프 제어회로(190)은 번인설정신호/ψx가 활성상태에 있으면, 클램프레벨 제어신호/ψc1를 저레벨 또는 활성상태로 설정한다. 이하, 제1도에 도시한 반도체장치의 동작을 제2도 및 제3도를 참조해서 설명한다.

먼저, 제1도 및 제2도에 따라서 전원전압 강압컨버터 및 클램프 제어회로의 동작을 간단히 설명한다. 반도체장치가 통상동작모드이면, 외부전원전압노드(110)에 공급되는 외부전원전압extVcc는 소정의 전압레벨Vr 이하이고, 전원전압 강압컨버터(130)은 전원전압extVcc에서 일정한 전압레벨Vn의 내부전원전압intVcc를 생성해서 공급한다. 이 상태에 있어서 전원전압 강압컨버터(130)은 번인설정신호/ψx를 고레벨 또는 비활성상태로 유지하고, 클램프 제어회로(190)은 클램프레벨 설정신호/ψc1를 고레벨의 번인설정신호/ψx에 따라서 고레벨로 유지한다.

번인모드 등의 과전압 발생모드시에 전원전압extVcc는 소정의 전압레벨Vr 이상의 임의의 전압레벨로 설정된다. 과전압 발생모드(이하, 번인모드라고 한다)시에 전원전압 강압컨버터(130)에서 출력된 내부전원전압intVcc는 전원전압extVcc의 증가에 따라서 증가한다(제2도에 있어서 번인모드시의 내부전원전압intVcc의 전압레벨은 Vb로 나타낸다). 전원전압extVcc의 상승에 따라서 전원전압 강압컨버터(130)에서 출력되는 번인설정신호/ψx는 저레벨로 하강하고, 클램프 제어회로(190)은 저레벨의 번인설정신호/ψx에 따라서 클램프레벨 제어신호/ψc1를 하강시킨다.

번인모드 완료시에 전원전압extVcc가 소정의 전압레벨Vr 이하로 되면, 전원전압 강압컨버터(130)에서 출력되는 번인설정신호/ψx는 고레벨로 복귀되고, 클램프 제어회로(190)에서 출력되는 클램프레벨 제어신호/ψc1도 소정 시간후 고레벨로 상승시킨다.

클램프 제어회로(190)에 있어서 클램프레벨 제어신호/ψc1는 이 번인모드에서 통상모드로의 복귀시에 고레벨로의 상승전 소정시간만큼 지연된다. 이것은 내부전원전압의 불안정한 레벨에 따라서 클램프레벨 제어신호/ψc1의 토글에 의한 승압선(170)의 클램프레벨의 변화를 방지하기 위함이다.

다음에, 제1도 및 제3도에 따라서 클램프회로(180)의 동작을 설명한다.

통상모드시 클램프 제어회로(190)에서 출력되는 클램프레벨 제어신호/ψc1가 고레벨 또는 내부전원전압intVcc의 레벨인 동안에 번인설정신호/ψx는 고레벨이다.

승압활성화 신호ψ0이 시각 t11에서 고레벨로 상승하면, 승압제어회로(151)은 먼저 승압제어신호ψ3을 저레벨로 설정하고 소정 시간동안 승압제어신호ψ1을 고레벨로 상승시킨다. 따라서, 승압선(170)은 n채널 MOS트랜지스터(152a)를 거쳐 충전되고, 승압선(170)의 전압레벨은 Vcc(intVcc)-Vth레벨에 도달한다.

다음에, 승압제어신호ψ1이 저레벨로 하강하면, 승압선(170)은 (intVcc-Vth)레벨의 플로팅상태로 된다.

시각 t12에 있어서 승압제어신호ψ2가 고레벨로 상승하면, 승압선(170)의 전압레벨은 캐패시터(112b)의 용량결합에 의해 상승한다. 클램프회로(180)의 MOS트랜지스터(183)은 다이오드접속되어 그의 스레시홀드전압VthN만큼 전압을 하강시킨다. p채널 MOS트랜지스터(182)는 고레벨 또는 내부전원전압intVcc인 제어신호/ψc1를 그의 게이트에서 받는다. 따라서, p채널 MOS트랜지스터(182)는 내부노드(181)의 전압레벨이 적어도 (intVcc+｜VthP｜)일 때 도통으로 된다. 구체적으로, 클램프회로(180)은 승압선(170)의 전압레벨이 적어도(intVcc+｜VthP｜+VthN)일 때 도통으로 되고, 승압선(170)을 내부전원전압노드(140)에 전기적으로 접속한다. 따라서, 승압선(170)의 승압신호ψout는 (intVcc+｜VthP｜+VthN)으로 클램프된다.

시각 t13에 있어서 승압활성화신호ψ0이 저레벨에 도달하면 승압제어신호ψ2가 저레벨로 되고 승압제어신호ψ3이 고레벨로 되므로, 승압선(170)은 n채널 MOS트랜지스터(152)를 거쳐서 접지전위노드(120)으로 방전된다.

번인모드시에 번인설정신호/ψx는 저레벨로 되고, 클램프레벨제어신호/ψc1는 저레벨로 된다. 이 상태에서 p채널 MOS트랜지스터(182)는 정상적으로 온되고, 클램프회로(180)의 내부전원전압(140)과 내부노드(181)을 전기적으로 접속한다. 따라서, 승압신호 발생회로(150)이 승압활성화 신호ψ0에 따라서 승압신호ψout를 출력하기 위해서 활성화되면 승압선(170)의 승압신호ψout는 내부노드(181)의 전압레벨이 내부전원전압intVcc레벨이므로, n채널 MOS트랜지스터(183)에 의해서만 클램프된다. 즉, 승압선(170)의 승압신호ψout의 전압레벨은 intVcc+VthN이다.

승압신호 발생회로(150)의 동작은 통상모드와 번인모드시에 동일하다. 따라서, 통상모드시의 승압선(170)의 클램프레벨은 번인모드시의 클램프레벨과는 다르다. 예를들면, 제13도에 도시한 종래의 클램프회로를 적용하면, 내부전원전압intVcc로서 6V가 인가될 때 승압선(50)의 승압신호ψout는 9.4V로 클램프된다. 그러나, 이 실시예에서는 동일한 6V의 내부전원전압intVcc가 인가되었을 때는 승압레벨을 다음과 같이 하강시킬 수 있다.

intVcc + VthN = 6 + 1.7 =7.7V

기판 바이어스전압Vbb로서 -3V가 인가되므로, 승압신호가 출력될 때 부스터(152)의 n채널 MOS트랜지스터(152c)의 p-n접합사이에는 10.7V의 전압이 인가된다. 그러나, 이 10.7V의 전압은 트랜지스터의 접합내압 또는 12V를 초과하지 않으므로, 그의 신뢰성이 전혀 손상되지 않는다. 이하, 각 부분의 상세한 구조에 대해서 설명한다.

제4도는 제1도에 도시한 전원전압 강압컨버터의 구체적인 구조를 도시한 것이다. 제4도에 있어서 전원전압 강압컨버터(130)은 동작전압으로서 외부전원전압노드(110)에 공급되는 외부전원전압extVcc 및 접지전위노드(120)에 공급되는 접지전압을 사용해서 작동하고 외부전원전압extVcc에서 제1기준전압Vref1을 출력하는 제1기준전압발생회로(131), 동작전압으로서 외부전원전압extVcc 및 기준전위를 사용해서 작동하고 외부전원전압extVcc에서 제2기준전압Vref2를 출력하는 제2기준전압 발생회로(132), 제1과 제2기준전압Vref1 및 Vref2의 크기에 따라서 번인설정신호/ψx를 생성하고 이들 기준전압Vref1 및 Vref2의 크기에 따라서 번인설정신호/ψx를 생성하고 이들 기준전압Vref과 Vref2를 합성해서 제3기준전압Vref3을 출력하는 기준전압 합성회로(133), 내부노드(136)에 나타나는 내부전원전압intVcc를 레벨시프트해서 레벨시프트전압Vsh를 출력하는 레벨시프트회로(137), 레벨시프트회로(137)로부터의 레벨시프트저납Vsh를 출력하는 레벨시프트회로(137), 레벨시프트회로(137)로부터의 레벨시프트전압Vsh와 제3기준전압Vref3을 비교하는 비교회로(134) 및 외부전원전압노드(110)과 내부노드(136) 사이에 마련되고 비교회로(134)의 출력에 따라서 선택적으로 도통되는 p채널 MOS트랜지스터(135)를 포함한다.

제1기준전압 발생회로(131)은 외부전원전압노드(110)과 내부노드(131b) 사이에 접속된 p채널 MOS트랜지스터(131a), 내부노드(131b)와 접지전위노드(120) 사이에 접속되고 그의 게이트가 내부노드(131e)에 접속된 n채널 MOS트랜지스터(131d), 저항값R1을 갖고 외부전원전압노드(110)과 내부노드(131c) 사이에 접속된 저항체(131f), 내부노드(131c)와 내부노드(131e) 사이에 접속되고 그의 게이트가 내부노드(131b)에 접속된 p채널 MOS트랜지스터(131g) 및 내부노드(131e)와 접지전위노드(120) 사이에 접속된 n채널 MOS트랜지스터(131h)를 구비한다.

MOS트랜지스터(131h)는 그의 게이트가 내부노드(131e) 및 MOS트랜지스터(131d)의 게이트에 접속되어 있다. MOS트랜지스터(131d) 및 (131h)는 전류미러회로를 구성한다. p채널 MOS트랜지스터(131a)의 스레시홀드전압의 절대값은 Vth이다.

제1기준전압 발생회로(131)은 또, 외부전원전압노드(110)과 내부출력노드(131j) 사이에 접속되고 그의 게이트가 노드(131c)에 접속된 p채널 MOS트랜지스터(131i) 및 저항값 R2를 갖고 내부출력노드(131j)와 접지전위노드(120) 사이에 접속된 제2저항체(131k)를 구비한다.

제2기준전압 발생회로(132)는 외부전원전압노드(110)과 내부노드(132b) 사이에 접속되고 그의 게이트가 내부노드(132c)에 접속된 p채널 MOS트랜지스터(132a), 내부노드(132b)와 접지전위노드(120) 사이에 접속되고 그의 게이트가 내부노드(132e)에 접속된 n채널 MOS트랜지스터(132d), 저항값 R3을 갖고 외부전원전압노드(110)과 내부노드(132c) 사이에 접속된 제3저항체(132f), 내부노드(132c)와 내부노드(132e) 사이에 접속되고 그의 게이트가 내부노드(132b)에 접속된 p채널 MOS트랜지스터(132g), 내부노드(132e)와 접지전위(120) 사이에 접속되고 그의 게이트가 내부노드(132e) 및 MOS트랜지스터(132d)의 게이트에 접속된 n채널 MOS트랜지스터(132h), 저항값 R4를 갖고 외부전원전압노드(110)과 내부출력노드(132j) 사이에 접속된 제4저항체(132k) 및 내부출력노드(132j)와 접지전위노드(120) 사이에 접속되고 그의 게이트가 내부노드(132e)에 접속된 n채널 MOS트랜지스터(132i)를 구비한다.

p채널 MOS트랜지스터(132a)의 스레시홀드전압의 절대값은 Vth이다. MOS트랜지스터(132h) 및 (132d)는 전류미러회로를 구성하고, MOS트랜지스터(132h) 및 (132i)는 또 다른 전류미러회로를 구성한다.

기준전압 합성회로(133)은 제1기준전압 발생회로(131)에서 내부노드(133b)로 공급되는 제1기준전압Vref1을 그의 정상(+)입력측에서 받고 제2기준전압 발생회로(132)에서 출력되는 제2기준전압Vref2를 그의 역상(-)입력측에서 받는 전류미러형 차동증폭회로(133a) 및 내부노드(133d)와 외부전원전압노드(110) 사이에 접속되고 그의 게이트에서 차동증폭회로(133a)의 출력을 받는 p채널 MOS트랜지스터(133c)를 구비한다.

차동증폭회로(133a)는 동작전원전압으로서 외부전원전압노드(110)에서 공급되는 외부전원전압extVcc 및 접지전압을 사용해서 작동한다. 차동증폭회로(133a)는 번인설정신호/ψx를 출력한다. 정상입력측에 공급되는 제1기준전압Vref1이 역상입력측에 공급되는 제2기준전압Vref2보다 높으면, 차동증폭회로(133a)는 고레벨의 번인설정신호를 출력한다. 그와 반대인 경우에는 저레벨의 번인설정신호/ψx를 출력한다.

비교회로(134)는 그의 역상입력측에서 내부노드(133d)에 공급되는 제3기준전압Vref3을 받고 그의 정상입력측에서 레벨시프트회로(137)로부터의 시프트전압Vsh를 받는 전류미러형 차동증폭회로로 구성된다. 차동증폭회로(134)는 동작전원전압으로서 외부전원전압extVcc 및 접지전압을 사용해서 작동한다.

레벨시프트회로(137)은 내부출력노드(136)과 접지전위노드(120) 사이에 직렬로 접속된 저항체(137a) 및 (137c)를 구비한다. 저항체(137a) 및 (137c)는 각각 저항값 R5 및 R6을 갖고, 내부전원전압intVcc를 저항 분할해서 레벨시프트전압Vsh를 출력한다. 구체적으로, 레벨시프트전압Vsh는 다음 식에 의해 얻을 수 있다.

Vsh = intVcc·R6 / (R5 + R6)

이하, 각 회로의 동작을 순차 설명한다.

먼저, 제4도에 도시한 제1 및 제2기준전압 발생회로의 동작에 대해서 제5도에 따라서 설명한다. 제5도에 있어서 횡축에는 외부전원전압extVcc를 나타내고, 종축에는 제1 및 제2기준전압Vref 및 Vref2를 나타낸다.

제1기준전압 발생회로(131)에 있어서 외부전원전압extVcc가 상승하면, 저항R1을 통해서 전류I가 흐르고 (extVcc-I·R1)인 노드(131c)의 전위가 외부전원전압extVcc의 상승에 따라서 상승한다. extVcc-I·R1Vth이면, MOS트랜지스터(131a) 및 (131i)가 온되고, 그곳을 통해서 전류I1이 흐른다(MOS트랜지스터(131a) 및 (131i)의 스레시홀드전압은 동일한 것으로 한다). 전류I1이 저항체(131a)를 통해 흐르면, 제1기준전압Vref(=I1·R2)는 외부전압extVcc의 상승에 따라서 상승한다.

저항R1을 통해 흐르는 전류는 외부전압extVcc의 상승에 따라서 상승하고 저항체(131k)를 통해 흐르는 전류I1도 상승하므로, 제1기준전압Vref1은 외부전압extVcc의 상승에 따라서 상승한다.

노드(131b)는 MOS트랜지스터(131a)에 의해 충전되어 그의 전위가 상승한다. 노드(131c)의 전위가 노드(131b)의 전위 또는 MOS트랜지스터(131g)의 스레시홀드전압보다 낮으므로(전압은 MOS트랜지스터(131a)의 스레시홀드전압에 의해 감소된다). MOS트랜지스터(131a)가 온되어 노드(131e)는 MOS트랜지스터(131g)를 통해 충전된다. 외부전압extVcc가 소정의 전압V1에 도달하고 노드(131e)의 전위가 적어도 MOS트랜지스터(131h)의 스레시홀드전압에 도달하면, MOS트랜지스터(131h) 및 (131d)는 온된다.

MOS트랜지스터(131d) 및 (131h)가 전류미러회로로 구성되어 있으므로, 동일한 양의 전류가 양 트랜지스터에 흐른다(MOS트랜지스터(131d) 및 (131a)는 크기가 동일한 것으로 한다). MOS트랜지스터(131h)에 흐르는 전류는 트랜지스터(131g) 및 저항체(131f)를 거쳐서 공급되고, 이 전류는 MOS트랜지스터(131a)를 거쳐서 MOS트랜지스터(131d)로 공급된다. MOS트랜지스터(131a)에 흐르는 전류의 양이 MOS트랜지스터(131g)에 흐르는 전류의 양보다 많으면, 노드(131b)의 전위가 상승하고 MOS트랜지스터(131g)에 흐르는 전류가 감소하고 노드(131c)의 전위가 상승하고 MOS트랜지스터(131a)의 컨덕턴스가 감소해서 그의 공급전류값이 저감된다.

한편, MOS트랜지스터(131a)에 흐르는 전류값이 MOS트랜지스터(131g)에 흐르는 전류값보다 작으면, 노드(131d)의 전위가 감소하고 MOS트랜지스터(131g)의 컨덕턴스가 증가하고 노드(131c)의 전위가 감소하므로 MOS트랜지스터(131a)의 전류공급량이 증가한다. MOS트랜지스터(131g)의 피드백동작에 의해 저항체(131f) 및 MOS트랜지스터(131a)에는 동일량의 전류가 인가된다. 저항체(131f)의 저항값R1을 충분히 크게 하는 것에 의해 또한 MOS트랜지스터(131a)의 W/L(게이트폭/게이트길이)를 다른 MOS트랜지스터보다 충분히 크게 하는 것에 의해서, 노드(131c)의 전위가 대략 MOS트랜지스터(131a)의 스레시홀드전압의 절대값Vth만큼 외부전압extVcc보다 작게 된다. 즉, 저항체(131f)으 전압강하는 MOS트랜지스터(131a)의 스레시홀드전압의 절대값Vth와 동일하게 된다. 이 경우, 저항체(131f)에 흐르는 전류I는 I=Vth/R1이다. 저항체(131f)에 흐르는 전류는 MOS트랜지스터(131i) 및 저항체(131g)에 흐르는 전류와 동일하다. 따라서, 제1기준전압Vref1은 다음 식으로 주어진 일정한 값으로 된다.

Vref1 = Vth·R2 / R1

제2기준전압 발생회로(132)에 있어서 MOS트랜지스터(132a), (132d), (132g), (132h) 뿐만 아니라 저항체(132f)는 제1기준전압 발생회로(131)에서와 같이 정전류회로를 구성한다. 노드(132e)가 MOS트랜지스터(132i)의 게이트에 접속되어 있으므로, 정전류I도 MOS트랜지스터(132i)를 통해서 흐른다. 노드(132g)에서 출력되는 제2기준전압Vref2는 다음 식으로 표시된다.

Vref2 = extVcc - I2·R4

전류I2는 저항체(132k)를 통해서 흐른다. 전류I2는 저항체(132f)에 흐르는 전류와 실질적으로 동일하다. 저항체(132f)에 흐르는 전류를 제1기준전압 발생회로(131)에서와 같이 Vth/R3으로 인가할 수 있다. 따라서, 제2기준전압Vref2는 다음 식으로 표시된다.

Vref2 = extVcc - (Vth·R4 / R3)

구체적으로, 외부전원전압extVcc가 Vth·R4/R3 이상이면, 제2기준전압 Vref2는 외부전원전압extVcc에 따라서 상승한다. 외부전원전압extVcc가 임의의 전압레벨V2에 도달하면, 제2기준전압Vref2는 제1기준전압Vref1보다 높아진다.

제4도에 도시한 기준전압 합성회로의 동작에 대해서 제6도에 따라서 설명한다. 제6도에 있어서 횡축에는 외부전원전압extVcc를 나타내고, 종축에는 내부전원전압intVcc 및 제3기준전압Vref3을 나타낸다.

기준전압 합성회로(133)에 있어서 차동증폭회로(133a)는 그의 정상입력측에서 제1기준전압Vref1을, 그의 역상입력측에서 제2기준전압Vref2를 받는다. 제1기준전압Vref1이 제2기준전압Vref2보다 높으면, 차동증폭회로(133a)는 고레벨의 번인설정신호/ψx를 출력한다. 이 경우, p채널 MOS트랜지스터(133c)는 오프된다. 따라서, 노드(133d)에 나타나는 제3기준전압Vref3은 노드(133b)에 공급되는 제1기준전압Vref1과 동일하다.

외부전원전압extVcc가 소정의 전압V2보다 높으면, 차동증폭회로(133a)에서 출력된 번인설정신호/ψx는 저레벨로 하강한다. 따라서, p채널 MOS트랜지스터(133c)가 온되므로, 전원전압노드(110)에 공급되는 외부전원전압extVcc는 노드(133d)로 전달된다. 노드(133d)의 제3기준전압Vref3은 외부전원전압extVcc에 따라서 상승한다. 노드(133d)의 제3기준전압Vref3은 또 노드(133b)를 거쳐 차동증폭회로(133a)의 정상입력측으로도 공급된다. 따라서, 제3기준전압Vref3이 제2기준전압Vref2보다 높으면, 차동증폭회로(133a)의 출력이 고레벨에 도달하여 p채널 MOS트랜지스터(133c)가 오프된다.

따라서, 제3기준전압Vref3은 extVccV2인 영역에서는 차동증폭회로(133a)에 의해 제2기준전압Vref2와 동일하게 된다. p채널 MOS트랜지스터(133c)는 차동증폭회로(133a)의 출력레벨에 따라서 컨덕턴스가 변화하는 가변저항소자로서, 그의 게이트전위레벨에 따라서 외부전원전압노드(110)에서 내부노드(133d)로 전류를 전달하고, 제2기준전압Vref2와 동일하게 되도록 제3기준전압을 상승시키는 기능을 한다.

이하, 내부전원전압intVcc의 출력에 대해서 설명한다. 차동증폭회로(134)는 그의 역상입력측에서 제3기준전압Vref3을 받고, 그의 정상입력측에서 레벨시프트회로(137)로부터의 레벨시프트전압Vsh를 받는다. 차동증폭회로(134)의 출력은 Vref3=Vsh에서 외부전원전압extVcc가 전압레벨V3에 도달할 때까지 저레벨 또는 접지전위레벨을 유지한다. 따라서, 그의 게이트에서 차동증폭회로(134)의 출력을 받는 p채널 MOS트랜지스터(135)가 온되므로, 노드(136)에서 출력된 내부전원전압intVcc는 외부전원전압extVcc와 거의 동일한 전압레벨로 된다.

레벨시프트전압Vsh가 제3기준전압Vref3보다 높으면 즉 외부전원전압extVcc가 전압V3 이상이면, 차동증폭회로(134)의 출력이 고레벨에 도달하고 p채널 MOS트랜지스터(135)가 오프(또는 그의 컨덕턴스가 감소)된다. 이 피드백동작에 의해서 레벨시프트전압Vsh는 제3기준전압Vref3과 동일하게 된다. 이와 같이, 이 영역에 있어서의 내부전원전압intVcc는 다음 식으로 표시된다.

intVcc = Vref3·(R5 + R6) / R6

이 식을 다음과 같이 변형할 수 있다.

(intVcc - Vref3) = R5·Vref3 / R6

(intVcc - Vref3) = Vref3 = R5 : R6

번인테스트시 고전원전압을 인가하기 위해 이용되는 전압영역에 있어서, 외부전원전압extVcc는 전압V2보다 높고 번인설정신호/ψx는 저레벨이다. 제6도에 있어서 번인테스트가 실행되는 번인점은 extVcc=9V 및 intVcc=6V인 점으로 설정된다.

다음에, 제1도에 도시한 클램프 제어회로의 구조 및 동작에 대해서 제7도에 따라서 설명한다. 제7도에 있어서 클램프 제어회로(190)은 동작전원전압으로서 내부전원전압노드(140)에 공급되는 내부전원전압intVcc 및 접지전위노드(120)에 공급되는 접지전압을 사용해서 작동하고 외부전원전압레벨의 번인설정신호/ψx를 내부전원전압레벨의 버퍼신호ψbf로 레벨변환하는 버퍼회로(191), 버퍼회로(191)로부터의 버퍼신호ψbf의 활성에서 비활성으로의 천이를 지연시키는 타이머회로(192) 및 버퍼회로(191)로부터의 버퍼신호ψbf 및 타이머회로(192)로부터의 타이머신호ψtm에 따라서 클램프레벨 제어신호/ψc1를 출력하는 제어신호 발생회로(193)을 포함한다.

버퍼회로(191)은 내부전원전압노드(140)과 내부노드(191a) 사이에 접속되어 그의 게이트에서 번인설정신호/ψx를 받는 p채널 MOS트랜지스터(191b), 내부노드(191a)와 접지전위노드(120) 사이에 접속된 저항체(191c) 및 내부노드(191a)의 신호전위를 반전하여 버퍼신호ψbf를 출력하는 인버터회로(191d)를 구비한다. 인버터회로(191d)는 1개의 동작전원전압으로서 내부전원전압intVcc를 사용해서 작동한다. 따라서, 버퍼신호ψbf의 고레벨은 내부전원전압intVcc의 레벨과 동일한다.

타이머회로(192)는 버퍼신호ψbf 및 클럭신호ψcp를 받는 NAND회로(192a), NAND회로(192a)의 출력을 반전하는 인버터회로(192b), 용량결합에 의해 내부노드(192d)로 인버터회로(192b)의 출력을 전달하는 캐패시터(192c) 및 내부노드(192d)의 전압N9를 클램프하는 n채널 MOS트랜지스터(192e)를 구비한다.

클럭신호ψcp는 소정의 주기로 반복해서 출력되고, DRAM인 경우 기판 바이어스전압VBB를 생성하는 차지펌프회로를 구동하기 위한 클럭신호와 등가이다. n채널 MOS트랜지스터(192)는 그의 게이트와 1개의 전극(드레인)이 내부노드(192d)에 접속되고 그의 다른 1개의 도통단자(소오스)가 접지전위노드(120)에 접속되어 다이오드로서 기능한다.

타이머회로(192)는 또, 내부노드(192d)와 내부노드(192g) 사이에 접속되어 그의 게이트에서 접지전압을 받는 n채널 MOS트랜지스터(192f), 내부노드(192g)와 접지전압노드(120) 사이에 접속되고 그의 게이트에서 클램프레벨 제어신호/ψc1를 받는 n채널 MOS트랜지스터(192i), 내부전원전압노드(140)과 내부노드(192g) 사이에 접속되고 그의 게이트에서 버퍼신호ψbf를 받는 p채널 MOS트랜지스터(192h), 내부노드(192g)와 접지전압노드(120) 사이에 마련되어 노드(192g)의 전위변화를 평활화하는 캐패시터(192j) 및 내부전원전압노드(140)과 접지전압노드(120) 사이에 접속되어 내부노드(192g)의 신호전위(즉, 캐패시터(192j)의 충전된 전위)를 논리 반전하는 인버터단을 포함한다.

인버터단은 내부전원전압노드(140)과 내부노드(192m) 사이에 접속된 p채널 MOS트랜지스터(192k), 내부노드(192m)과 내부노드(192p) 사이에 접속된 p채널 MOS트랜지스터(192n), 내부노드(192p)와 내부노드(192r) 사이에 접속된 n채널 MOS트랜지스터(192q) 및 내부노드(192r)과 접지전압노드(120) 사이에 접속된 n채널 MOS트랜지스터(192s)를 구비한다. MOS트랜지스터(192k), (192n), (192q), (192s)는 그들의 게이트가 내부노드(192g)에 접속되어 있다.

타이머회로(192)는 또, 내부노드(192p)로부터의 신호를 받는 인버터회로(192y), 인버터(192y)의 출력을 받는 인버터회로(192z), 내부노드(192m)과 내부노드(192p) 사이에 접속되어 그의 게이트에서 인버터회로(192y)의 출력을 받는 n채널 MOS트랜지스터(192t) 및 내부노드(192p)와 내부노드(192r) 사이에 접속되어 그의 게이트에서 인버터회로(192y)의 출력을 받는 n채널 MOS트랜지스터(192x)를 포함한다.

제어신호 발생회로(193)은 타이머신호ψtm 및 버퍼신호ψbf를 받는 NAND회로(193a) 및 NAND회로(193a)의 출력을 반전하는 인버터회로(193b)를 구비한다.

이하, 제7도에 도시한 클램프 제어회로의 동작에 대해서 제8도에 도시한 동작파형에 따라서 설명한다.

시각 t1에 있어서 외부전원전압extVcc는 전압레벨 V2와 V3 사이의 예를 들면 5V의 통상상태이고, 내부전원전압intVcc는 예를들면 3.3V의 정전압레벨이다. 이 상태에서 번인설정신호/ψx는 고레벨(외부전원전압extVcc레벨)이고, 버퍼회로(191)의 p채널 MOS트랜지스터(192e)는 오프된다. 따라서, 내부노드(191a)가 저항체(191c)를 통해서 접지전위레벨로 방전되어 저레벨로 되고, 인버터회로(191d)에서 출력된 버퍼신호ψbf는 내부전원전압intVcc레벨의 고레벨로 된다.

타이머회로(192)에 있어서 NAND회로(192a)는 고레벨의 버퍼신호ψbf에 따라서 클럭신호ψcp를 반전해서 출력하는 인버터회로로서 기능한다. NAND회로(192a)의 출력은 인버터회로(192g)에 의해 또 반전되어 캐패시터(192c)로 전달된다.

캐패시터(192c)는 노드(192d)의 전압N9를 클럭신호ψcp의 상승에 따라서 증가시킨다. 노드(192d)의 전압N9의 상승에 따라서 MOS트랜지스터(192e)가 온되므로, 노드(192d)의 전위가 감소한다. 따라서, 노드(192d)의 전위레벨은 MOS트랜지스터(192e)의 스레시홀드전압레벨로 클램프된다. MOS트랜지스터(192f)는 접지전압을 받도록 그의 게이트가 접속되어 있으므로, 이러한 상태에서 온된다. 또한, p채널 MOS트랜지스터(192a)는 오프된다. 따라서, 이 조건의 내부노드(192g)에서는 어떠한 상태변화도 발생하지 않는다.

클럭신호ψcp가 하강하면, 노드(192d)의 전압N9가 캐패시터(192c)의 용량결합에 의해 하강한다. 따라서, 전압N1은 부(-)전압 레벨로 되고, MOS트랜지스터(192e)는 오프되고 MOS트랜지스터(192f)는 온되고 노드(192g)는 노드(192d)에 접속되어 그의 전압N10이 하강한다. 노드(192g)의 전압N10이 저레벨이므로, MOS트랜지스터(192m) 및 (192n)이 온되고, MOS트랜지스터9192q) 및 (192s)가 오프되어 인버터회로(192y)의 출력이 저레벨로 되고 인버터회로(192z)의 출력이 고레벨로 된다.

출력회로(193)에 있어서 NAND회로(193a)의 출력은 저레벨로 되고, 인버터회로(193b)의 출력은 고레벨로 된다. MOS트랜지스터(192i)가 고레벨의 클램프레벨 제어신호ψc1에 따라서 온되므로, 노드N10의 전위레벨은 접지전위레벨로 복귀한다.

따라서, 통상상태시 노드N10의 전위레벨은 저레벨이다.

시각 t1에 있어서 외부전원전압extVcc가 소정의 전압레벨V2보다 높으면, 번인설정신호/ψx는 저레벨로 하강한다. 번인설정신호/ψx가 저레벨로 하강함에 따라서 버퍼회로(191)에서 MOS트랜지스터(191b)가 온되고, 내부노드(191a)의 전위가 상승하고, 인버터회로(191t)에서 출력되는 버퍼신호/ψbf가 저레벨로 하강한다.

출력회로(193)에서는 버퍼신호ψbf의 하강에 따라서 NAND회로(193a)의 출력이 고레벨로 되고, 인버터회로(193b)에서 출력되는 클램프레벨 제어신호/ψc1가 저레벨로 하강한다.

타이머회로(192)에서는 버퍼신호ψbf의 하강에 따라서 NAND회로(192a)의 출력이 고레벨인 채로 고정되어 있으므로, 클럭신호ψcp에 따라서 차지펌프동작이 금지된다.

또한, 저레벨의 클램프레벨 제어신호/ψc1에 의해 MOS트랜지스터(192i)가 오프되고 저레벨의 버퍼신호ψbf에 의해 MOS트랜지스터(192h)가 온되므로, 노드(192g)의 전압N10은 고레벨 또는 내부전원전압intVcc레벨로 된다.

전압N10의 상승에 따라서 MOS트랜지스터(192k) 및 (192n)이 오프되고 MOS트랜지스터(192q) 및 (192s)가 온되므로, 노드(192p)의 전위가 접지전위레벨로 방전된다. 노드(192p)의 전위감소에 따라서 인버터회로(192y)의 출력은 고레벨로 되고 인버터회로(192z)에서 출력되는 타이머신호ψtm은 저레벨로 하강한다. 이때, MOS트랜지스터(192t) 및 (192x)가 인버터회로(192y)에서 출력되는 고레벨의 신호에 따라서 모두 온되고, 이것에 의해 노드(192m)이 고속으로 방전되어 MOS트랜지스터(192n)이 오프되는 것에 의해 타이머신호ψtm은 고속으로 저레벨로 하강한다.

번인테스트가 완료함에 따라서 시각 t2에서 외부전원전압extVcc가 소정의 전압VB를 초과하지 않는 레벨의 통상상태로 복귀하므로, 번인설정신호/ψx는 고레벨(즉, 외부전원전압extVcc레벨)로 된다. 번인설전신호/ψx의 상승에 따라서 MOS트랜지스터(192)(191b)가 오프되므로, 버퍼신호ψbf는 고레벨(즉, 내부전원전압intVcc레벨)로 된다. 타이머회로(192)에서 MOS트랜지스터(192h)는 버퍼신호ψbf의 상승에 타라 오프되고, NAND회로(192a)는 인버터로서 동작한다, 시간 t2에 있어서 클램프레벨 제어신호ψc1은 저레벨이고, MOS트랜지스터(192i)는 오프된다. MOS트랜지스터(192f)는 내부노드, (192d)의 전압N9가 부전압으로 될 때까지 오프상태를 유지한다. 내부노드(192f)의 전압N10은 고레벨(즉, 캐패시터(192i)의 충전전위)를 유지한다. 따라서, 시각t2에서 번인설정신호/ψx가 고레벨로 상승하더라도, 타이머신호ψtm은 저레벨인 채로 된다.

NAND회로(192a)가 인버터로서 동작하고 클럭신호ψcp가 NAND회로(192a) 및 인버터회로(192b)를 거쳐서 캐패시터(192c)로 공급되면, 캐패시터(192c)는 차지펌프동작을 실행한다. 노드(192d)의 전압N9가 부전압으로 되면, MOS트랜지스터(192f)는 온되고 노드(192g)의 전압N10(즉, 캐패시터(192j)의 충전전위)은 점차 하강한다. 전압강하속도는 캐패시터(192j)의 용량에 대한 캐패시터(192c)의 용량과 클럭신호ψcp의 주파수의 곱의 비로 결정된다.

시각 t2에서 소정의 시간 td가 경과하면, 내부노드(192g)의 전압N10은 저레벨로 하강하고, MOS트랜지스터(192m) 및 (19n)은 온되고, MOS트랜지스터(192q) 및 (192s)는 오프된다. 이 때, MOS트랜지스터(192t) 및 (192x)의 온 또는 오프는 인버터회로(192y)의 출력에 의해 결정된다. MOS트랜지스터(192m) 및 (192n)은 거의 동시에 온으로 되고, MOS트랜지스터(192q) 및 (192s)는 거의 동시에 오프로 된다. 노드(192p)의 전위는 MOS트랜지스터(192m) 및 (192n)에 의해 충전되어 고레벨로 상승하고, 인버터회로(192y)의 출력은 저레벨로 되고, 인버터회로(192y)의 출력을 받는 인버터회로(192z)에서 출력되는 타이머신호ψtm은 고레벨로 상승한다.

출력회로(193)에 있어서 타이머신호ψtm은 저레벨인 동안, NAND회로(193a)의 출력은 고레벨로 고정되고, 클램프레벨 제어신호/ψc1은 고레벨로 유지된다. 버퍼신호ψbf 및 타이머신호ψtm이 모두 고레벨로 되면, NAND회로(193a)의 출력은 저레벨로 되고 NAND회로(193a)의 출력을 받는 인버터회로9193b)에서 출력되는 클램프레벨 제어신호/ψc1는 고레벨로 상승한다. 고레벨의 클램프레벨 제어신호/ψc1에 따라서 그의 게이트에서 클램프레벨 제어신호/ψc1를 받는 MOS트랜지스터(192i)는 온되고, 노드(192g)의 전압N10은 접지전위레벨로 방전된다.

클램프레벨 제어신호/ψc1의 고레벨로의 천이는 다음과 같은 이유에 의해서 타이머신호ψtm에 의해 소정 시간 지연된다.

번인 테스트의 완료시 외부전원전압extVcc가 하강하면, 내부전원전압intVcc도 그것에 따라서 감소한다. 외부전원전압extVcc가 고속으로 하강하면, 내부전원전압intVcc는 외부전원전압extVcc의 이러한 변화를 따라가지 못한다. 따라서, 내부전원전압intVcc는 외부전원전압extVcc가 소정의 전압레벨V2보다 작으면 진동상태로 될 수 있다. 버퍼신호ψbf가 클램프레벨 제어신회로서 인가되면, 버퍼신호ψbf의 레벨은 내부전원전압intVcc의 레벨변화에 따라서 변화하고, 클램프레벨도 따라서 변화한다. 이때, 승압신호가 승압선에서 출력되면 승압신호의 레벨이 클램프레벨의 변화에 따라 변화되고, 매우 높은 전압이 승압회로의 MOS트랜지스터에 인가된다. 그러한 상태를 방지하기 위해, 그의 클램프레벨이 intVcc+VthN으로 고정되도록 클램프레벨신호ψc1을 소정 시간동안 저레벨로 설정한다. 이것에 의해 내부전원전압intVcc가 진동상태이더라도 승압회로의 MOS트랜지스터에 매우 높은 전압이 인가되는 것을 확실히 방지할 수 있다.

제9도는 본 발명의 다른 실시예에 따른 반도체장치의 주요부 구조를 도시한 것이다. 제9도에 있어서 제1도에 도시한 구서요소와 대응하는 부분에는 동일한 부호를 붙이고 그의 반복적인 설명은 생략한다.

제9도에 도시한 클램프제어회로(290)은 내부전원전압intVcc의 레벨에 따라서 클램프레벨 제어신호/ψc1를 출력한다. 이 때, 클램프레벨 제어신호/ψc1는 그의 상승/하강에 있어서 히스테리시스 특성을 갖는다. 구체적으로, 클램프레벨 제어신호/ψc1는 내부전원전압intVcc가 제1레벨보다 높으면 고레벨 또는 비활성상태에서 저레벨 또는 활성상태로 변화하고, 내부전원전압intVcc가 제1레벨보다 높은 전압레벨에서 하강할 때 내부전원전압intVcc가 제1레벨보다 낮은 제2레벨보다 작으면 저레벨 또는 활성상태에서 고레벨 또는 비활성상태로 변화한다.

내부전원전압intVcc가 제1레벨과 제2레벨 사이의 레벨이면, 클램프레벨 제어신호/ψc1의 레벨은 변화하지 않는다. 즉, 클램프회로의 클램프레벨이 변화하지 않는다. 번인테스트의 완료시 내부전원전압intVcc가 충분히 감소되었으면, 클램프회로의 클램프레벨을 변경할 수 있으므로 장치의 신뢰성이 저하하지 않는다. 구체적으로, 클램프회로의 클램프레벨을 번인데스트의 완료후의 천이기간에 안정화할 수 있다.

또한, 이 천이기간에 있어서 클램프레벨 제어신호/ψc1가 내부전원전압intVcc의 전위변화에 의해서도 변화하지 않으므로, 클램프회로의 클램프레벨을 확실하게 고정시킬 수 있다.

제10도는 제9도에 도시한 클램프 제어회로의 구체적인 구조를 도시한 것이다. 제10도에 있어서 클램프 제어회로(290)은 내부전원전압노드(140)과 접지전압모드(120) 사이에 직렬로 접속된 저항체(290a) 및 (290c)와 기준전압Vref4 및 Vref5를 각각 출력하는 제4 및 제5기준전압발생회로(290d) 및 (290e)를 포함한다. (290a) 및 (290c)의 저항체는 전압분할회로를 구성하고, intVcc·R(290c)/(R290a)+R(290c))로 표시되는 전압N15는 그의 출력(290b)에서 출력되고, 여기에서 R(290a) 및 (290c)는 저항체(290a) 및 (290c)의 저항값을 각각 나타낸다.

제4 및 제5기준전압발생회로(290d) 및 (290e)는 외부전원전압extVcc를 1개의 동작전원전압으로서 사용해서 각각 작동하고, 외부전원전압extVcc가 적어도 소정의 값일 때 외부전원전압extVcc에 관계없이 일정한 전압을 출력한다. 제4도에 도시한 제1기준전압 발생회로(131)의 구조는 제4 및 제5기준전압 발생회로(290d) 및 (290e)에 적용할 수 있다. 저항값 R1 및 R2는 발생되는 기준전압에 따라서 적정값으로 설정한다.

클램프 제어회로(290)은 또, 그의 역상입력측에서 제4기준전압 발생회로(290d)에서 출력되는 기준전압Vref4를 받고 그의 정상입력측에서 전압N15를 받는 전류미러형 차동증폭호로(290f), 그의 정상입력측에서 전압N15를 받고 그의 역상입력측에서 제5기준전압 발생회로에서 출력되는 기준전압Vref5를 받는 전류미러형 차동증폭회로(290g) 및 차동증폭회로(290f)의 출력에 따라서 세트되고 인버터회로(290h)의 출력에 따라서 리세트되는 NAND형 플립플롭을 포함한다.

NAND형 플립플롭은 입력과 출력이 교차접속된 NAND회로(290i) 및 (290j)를 구비한다. NAND회로(290i)는 다른 하나의 입력에서 차동증폭회로(290f)의 출력을 받고, NAND회로(290j)는 다른 하나의 입력에서 인버터회로(290h)의 출력을 받는다. 이들 회로요소(290f), (290g), (290h), (290i), (290j)는 내부전원 전압노드(140)에 인가된 내부전원전압intVcc를 1개의 동작전원전압으로 사용해서 각각 작동한다. 클램프레벨 제어신호/ψc1는 NAND회로(290i)에서 출력된다.

제11도는 제10도에 도시한 클램프 제어회로의 동작파형을 도시한 것이다. 제11도에 있어서 횡축에는 노드(290b)에 나타나는 전압N15를 나타내고, 종축에는 클램프레벨 제어신호/ψc1를 나타낸다.

노드(290b)에 나타나는 전압N15는 내부전원전압intVcc에 따라서 변화한다. 제4 및 제5기준전압 발생회로(290d) 및 (290e)에서 출력되는 기준전압Vref4 및 Vref5는 모두 일정하다. V4Vref5인 경우 내부전원전압intVcc가 통상동작시에 예를들면 3.3V이면, 전압N15는 기준전압Vref4 및 Vref5보다 낮다. 이 상태에서 차동증폭회로(290f)의 출력은 저레벨이고, 차동증폭회로(290g)의 출력은 저레벨이고, 인버터회로(290h)의 출력은 고레벨이다. 따라서, NAND회로(290i)의 클램프레벨 제어신호/ψc1는 고레벨이다.

내부전원전압intVcc가 상승하고 전압N15가 상승함에 따라서 Vref4N15Vref5(제11도에 점선(a)로 도시함)의 관계가 만족되면, 차동증폭회로(290f)에서 출력되는 신호는 고레벨이고 차동증폭회로(290g)에서 출력된 신호는 저레벨이다. 이 상태에서 고레벨의 신호가 NAND회로(290i) 및 (290j)의 각각의 다른 하나의 입력에 공급되므로, 클램프레벨 제어신호/ψc1는 그의 레벨이 변화하지 않는다.

전압N15가 기준전압Vref5보다 높으면, 차동증폭회로(290f) 및 (290g)의 출력은 모두 고레벨 또는 내부전원전압intVcc레벨로 되고 인버터회로(290h)의 출력은 저레벨로 된다. 따라서, NAND회로(290j)의 출력이 고레벨로 되는 것에 의해, NAND회로(290i)에서 출력되는 클램프레벨 제어신호/ψc1는 저레벨로 하강한다(제11도의 실선(b)참조). 결국, 클램프레벨 제어신호/ψc1는 전압N15가 증가하는 동안에는 저레벨로 유지되게 된다.

다음에, 번인데스트의 완료후 내부전원전압intVcc가 하강해서 Vref4Vref5의 관계로 되는 상태를 고려한다. 이 상태에서 NAND회로(290i) 및 (290j)의 각각의 출력상태는 변화하지 않고, 클램프레벨 제어신호/ψc1는 실선(a)로 도시한 바와 같이 저레벨을 유지한다(제11도의 실선(c) 참조).

전압N15가 기준전압Vref4보다 낮으면, 차동증폭회로(290f)의 출력이 저레벨로 되므로, NAND회로(200i)에서 출력되는 클램프레벨 제어신호/ψc1는 고레벨로 상승한다(제11도의 실선(d)참조). 제10도에 도시한 클램프 제어회로(290)에서 출력되는 클램프레벨 제어신호/ψc1는 클램프회로(180)에 포함된 p채널 MOS트랜지스터(182)의 게이트에 인가된다. 따라서, 제1도에 도시한 실시예와 같이 승압신호ψout의 클램프레벨은 클램프레벨 제어신호/ψc1가 저레벨이면 intVcc+VthN이고, 클램프레벨 제어신호/ψc1가 고레벨이면 intVcc+｜VthP｜+VthN이다.

그 결과, 제1도에 도시한 상기 실시예와 마찬가지의 클램프효과를 얻을 수 있다.

또한, 제어신호/ψc1가 히스테리시스를 갖는 입출력 특성 또는 출력의 상승/하강에서 히스테리시스 특성을 가지므로, 번인테스트 완료후의 천이기간 동안에도 구성요소 또는 MOS트랜지스터에 불필요한 고전압이 인가되는 것을 확실하게 방지할 수 있다.

상술한 바와 같이, 본 발명에 따르면 워드선 등의 임의의 승압선으로 전송된 승압신호의 전압레벨의 상한을 결정하는 클램프 레벨을 동작모드 즉 번인테스트 등의 과전압 인가동작모드 및 통상동작모드에 따라서 변화시키도록 했으므로, 과전압이 인가되더라도 구성요소의 신뢰성이 손상되지 않는다. 또한, 클램프레벨 제어신호를 동작의 과전압인가모드의 완료후 소정 시간동안 고정된 레벨로 했으므로, 천이기간중에도 클램프레벨을 안정하게유지할 수가 있다.

이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims (35)

1. 전원전압을 받는 전원전압노드, 상기 전원전압보다 높은 레벨을 갖는 승압전위를 승압선으로 출력하는 승압수단, 여러개의 클램프레벨중의 1개와 상기 전원전압의 합으로 상기 승압선의 전위의 상한을 제한하는 클램프 수단 및 상기 클램프수단의 클램프레벨을 선택하는 클램프레벨 제어수단을 포함하는 반도체장치.
2. 제1항에 있어서, 상기 전원전압을 출력하기 위해 외부전원전압을 강압하는 전압강압수단을 더 포함하고, 상기 전압강압수단은 상기 외부전원전압이 소정의 전위레벨 이상인지 아닌지를 판정하는 판정수단을 구비하고, 상기 클램프레벨 제어수단은 상기 판정수단의 판정결과에 응답하는 반도체장치.
3. 제2항에 있어서, 상기 클램프수단은 제1클램프레벨과 이 제1클램프레벨보다 낮은 제2클램프레벨을 공급하고, 상기 클램프레벨 제어수단은 상기 외부전원전압이 적어도 상기 소정의 전위레벨인 것을 상기 판정수단이 나타낼 때 상기 제2클램프레벨을 지정하는 수단을 포함하는 반도체장치.
4. 제2항에 있어서, 상기 판정수단은 상기 외부전원전압이 적어도 제1소정의 값일 때 상기 외부전원전압과는 관계없는 일정한 제1기준전압을 출력하는 제1기준전압 발생수단, 상기 외부전원전압이 적어도 제2소정의 값일 때 상기 외부전원전압에 따라 변화하는 제2기준전압을 출력하는 제2기준전압 발생회로 및 상기 제1기준전압과 상기 제2기준전압을 비교하는 비교수단을 구비하는 반도체장치.
5. 제1항에 있어서, 상기 클램프수단은 상기 승압선에 접속되어 있는 다이오드접속된 제1절연게이트형 전계효과 트랜지스터와 상기 제1절연게이트형 전계효과 트랜지스터와 상기 전원전압노드 사이에 접속되어 있는 제2절연게이트형 전계효과 트랜지스터를 구비하고, 상기 클램프레벨 제어수단은 상기 제2절연게이트형 전계효과 트랜지스터의 게이트전극의 전위를 선택적으로 설정하는 수단을 구비하는 반도체장치.
6. 제5항에 있어서, 상기 제1절연게이트형 전계효과 트랜지스터는 n채널 트랜지트터로구성되고, 상기 제2절연게이트형 전계효과 트랜지스터는 p채널 트랜지스터로 구성되는 반도체장치.
7. 제1항에 있어서, 전원전압을 출력하기 위해 외부전원전압을 강압하는 전압강압수단을 더 포함하고, 상기 클램프레벨 제어수단은 상기 외부전원전압이 제1소정의 값 이상일 때 클램프레벨 제어신호를 활성화하고, 상기 외부전원전압이 상기 제1소정의 값 이상의 레벨에서 상기 제1소정의 값 이하의 레벨로 변화할 때는 상기 외부전원전압이 상기 제1소정의 값이하인 소정시간 후에 상기 클램프레벨 제어신호를 비활성화하는 수단을 구비하고, 상기 클래프수단은 상기 클램프레벨 제어신호가 비활성일 때 제1클램프레벨을 공급하고, 상기 클램프레벨 제어신호가 활성일 때는 상기 제1클램프레벨보다 낮은 제2클램프레벨을 공급하는 반도체장치.
8. 제1항에 있어서, 상기 클램프레벨 제어수단은 상기 전원전압이 적어도 제1레벨일 때 클램프레벨 제어 제어신호를 활성화하고, 상기 전원전압이 상기 제1레벨에서 상기 제1레벨보다 낮은 제2레벨로 변화할 때 상기 클래프레벨 제어신호를 비활성화하는 수단을 포함하고, 상기 클램프수단은 상기 클램프레벨 제어신호가 비활성일 때 제1클램프레벨을 공급하고, 상기 클램프레벨 제어신호가 활성일 때 상기 제1클램프레벨보다 낮은 제2클램프레벨을 공급는 반도체장치.
9. 제8항에 있어서, 상기 클램프레벨 제어수단은 상기 전원전압을 저항적으로 분할하는 전압분할수단, 상기 전압분할수단의 출력과 제1기준전압을 비교하는 제1비교수단, 상기 전압분할수단의 출력과 상기 제1기준전압보다 높은 제2기준전압을 비교하고 이 비교결과를 논리적으로 반전해서 출력하는 제2비교수단 및 그의 하나의 입력 및 다른 하나의 입력에서 상기 제1비교수단의 출력과 상기 제2비교수단의 출력을 각각 받는 플립플롭을 더 구비하는 반도체장치.
10. 제1항에 있어서, 상기 클램프수단은 상기 승압선에 접속되어 있는 다이오드접속된 n채널 MOS트랜지스터 및 상기 n채널 MOS트랜지스터와 상기 전원전압노드 사이에 접속되어 있는 p채널 MOS트랜지스터를 구비하고, 상기 클램프레벨 제어수단은 상기 전원전압을 저항적으로 분할하는 전압분할수단, 그의 정입력에서 상기 전압분할수단의 출력을 받고 그의 부입력에서 제1기준전압을 받는 제1비교수단, 그의 정입력에서 상기 전압분할수단의 출력을 받고 그의 부입력에서 상기 제1기준전압보다 높은 제2기준전압을 받는 제2비교수단, 상기 제2비교수단의 출력을 논리적으로 반전하는 반전수단, 하나의 입력에서 상기 반전수단의 출력을 받는 제1NAND게이트 및 하나의 입력에서 상기 제1비교수단의 출력을 받고 다른 하나의 입력에서 상기 제1NAND게이트의 출력을 받고, 이것을 상기 제1NAND게이트의 다른 하나의 입력으로 인가하며, 그의 출력이 상기 p채널 MOS트랜지스터의 게이트로 인가되고 있는 제2NAND게이트를 포함하는 반도체장치.
11. 제1항에 있어서, 상기 전원전압을 출력하기 위해 상기 전원전압보다 높은 외부 전원전압을 강압하는 전압강압수단, 상기 외부 전원전압과는 관계없는 일정한 전위레벨의 제1기준전압을 출력하는 제1기준전압 발생수단, 상기 외부 전원전압에 따라 변화하는 제2기준전압을 출력하는 제2기준전압 발생수단 및 그의 정입력에서 상기 제1기준전압을 받고 그의 부입력에서 상기 제2기준전압을 받는 차동증폭수단을 더 포함하고, 상기 클램프레벨 제어수단은 상기 차동증폭수단의 출력의 고레벨에서 저레벨로의 천이에 따라서 저레벨로 하강하고 또한 상기 차동증폭수단의 출력의 저레벨에서 고레벨로의 상승후 소정시간 후에 저레벨에서 고레벨로 상승하는 제어신호를 발생해서 상기 p채널 MOS트랜지스터의 게이트로 이 제어신호를 인가하는 제어신호 발생수단을 구비하는 반도체장치.
12. 제11항에 있어서, 상기 차동증폭수단의 고레벨의 출력을 상기 전원전압레벨로 변환하는 레벨변환수단, 동작전원전압으로서 상기 전원전압을 사용해서 작동하고 상기 레벨변환수단의 출력의 저레벨에서 고레벨로의 상승을 소정 시간동안 지연시키는 타이머수단 및 상기 레벨변환수단의 출력과 상기 타이머수단의 출력의 논리곱을 산출해서 상기 제어신호를 출력하는 출력수단을 구비하는 반도체장치.
13. 제12항에 있어서, 상기 타이머수단은 제1캐패시터수단, 상기 캐패시터수단의 충전전위를 논리적으로 반전하는 반전수단, 상기 레벨변환수단의 출력이 고레벨일 때 제어신호를 소정시간 통과시키는 게이트수단, 상기 제1캐패시터수단을 상기 레벨변환수단의 저레벨의 출력에 따라서 충전하는 충전수단 및 상기 제1캐패시터수단의 충전전위를 상기 게이트수단의 출력에 따라서 차지펌프동작에 의해 방전시키는 차기펌프수단을 구비하는 반도체장치.
14. 외부전원전압을 받는 외부전원전압노드, 상기 외부 전원전압노드로부터의 외부전원전압을 강압해서 내부전원전압노드로 내부전원전압을 출력하는 전원전압 강압수단, 상기 내부전원전압노드에서 내부전원전압을 받고 승압선으로 상기 내부전원전압보다 높은 승압전위를 출력하는 승압수단 및 여러개의 클램프레벨중의 1개와 상기 내부전원전압의 합으로 상기 승압선의 전위의 상한을 제한하는 클램프수단을 포함하는 반도체장치.
15. 전원전압의 상승시 상기 전원전압이 적어도 제1전압레벨일 때에는 클램프레벨 제어신호를 활성화하고, 상기 전원전압의 하강시 상기 전원전압이 상기 제1전압이하로 된 후 상기 클램프레벨 제어신호를 소정시간 비활성화하는 클램프 제어수단과 상기 전원전압보다 높은 전압으로 승압된 승압선에 접속되고, 상기 클램프 제어수단으로부터의 클램프레벨 제어신호에 따라서 여러개의 클램프레벨중의 1개와 상기 전원전압의 합으로 상기 승압선의 전위의 상한을 제한하는 클램프수단을 포함하고, 상기 클램프수단은 규정된 클램프레벨을 선택하고, 상기 크램프 제어수단으로부터의 클램프레벨 제어신호가 활성일 때에는 상기 규정된 클램프레벨을 하강시키는 수단을 구비하는 반도체장치.
16. 전원전압의 상승시 상기 전원전압이 적어도 제1전압일 때 클램프레벨 제어신호를 활성화하고, 상기 전원전압의 하강시 상기 전원전압이 상기 제1전압이하의 제2전압으로 되면 상기 클램프레벨 제어신호를 비활성화하는 클램프 제어수단과 상기 전원전압보다 높은 전압으로 승압된 승압선에 접속되고, 상기 클램프 제어수단으로부터의 클램프레벨 제어신호에 따라서 여러개의 클램프레벨중의 1개와 상기 전원전압의 합으로 상기 승압선의 전위의 상한을 제한하는 클램프수단을 포함하고, 상기 클램프수단은 규정된 클램프레벨을 선택하고, 상기 크램프 제어수단으로부터의 클램프레벨 제어신호가 활성일 때에는 상기 규정된 클램프레벨을 하강시키는 수단을 구비하는 반도체장치.
17. 제1항에 있어서, 상기 여러개의 클램프레벨은 제1클램프레벨과 이 제1클램프레벨 이하의 제2클램프레벨을 포함하고, 상기 클램프레벨 제어수단은 상기 전원전압이 통상동작모드시보다 높게되어 있는 동작모드가 지정될 때는 상기 제2클램프레벨을 선택하는 수단을 구비하는 반도체장치.
18. 공급되는 전원전압보다 높은 전압레벨을 갖는 승압신호를 전원전압노드로 전송하는 승압선의 전압을 클램프하는 방법으로서, 상기 전원전압에 인가된 전압이 통상동작모드시의 전압보다 높은 전압으로 설정되어 있으면, 동작의 과전압 인가모드시에 상기 승압선의 전압의 상한을 제1레벨로 클램프하는 스텝과 상기 전원전압에 인가된 전압이 통상동작모드시에 인가된 전압과 동일할 때는 상기 승압선의 전압의 상한을 제2레벨로 클램프하는 스텝을 포함하고, 상기 제1레벨과상기 전원전압의 차분이 상기 제2레벨과 상기 전원전압의 차분 이하인 승압선의전압 클램프방법.
19. 통상동작 모드시에 반도체장치를 작동시키기 위한 제1레벨의 전원전압이 인가되고, 테스트동작 모드시에는 상기 반도체장치를 작동시키기 위한 제1레벨보다 큰 제2레벨의 전원전압이 인가되는 반도체장치로서, 제1 또는 제2레벨의 전원전압을 받는 전원전압노드, 상기 전원전압노드에 인가된 전원전압의 레벨보다 높은 레벨의 승압전위를 승압선으로 인가하는 승압수단, 여러개의 클램프레벨중의 1개와 전원전압의 합으로 상기 승압선의 전위의 상한을 제한하는 클램프수단 및 테스트모드시에 상기 반도체장치를 작동시키기 위한 신호에 따라서 상기 클램프수단의 클래프레벨을 선택하는 클램프 제어수단을 포함하는 반도체장치.
20. 제19항에 있어서, 상기 테스트동작 모드는 상기 반도체장치의 번인테스트에 대응하는 반도체장치.
21. 제19항에 있어서, 상기 상한은 상기 전원전압노드에 인가되는 전원전압의 레벨보다 높은 반도체장치.
22. 전원전압을 받는 전원전압노드, 상기 전원전압노드의 전압보다 높게 승압된 전압을 받는 승압노드, 상기 승압노드에 함께 접속된 1개의 도체단자와 컨트롤게이트 및 다른 1개의 도체단자를 갖는 n채널 절연게이트형 트랜지스터, 상기 n채널 절연게이트형 트랜지스터의 다른 하나의 도체단자에 결합된 1개의 도체단자, 상기 전원전압노드에 결합된 다른 1개의 도체단자 및 상기 전원전압의 고레벨의 상기 전압과 저레벨의 접지레벨을 갖는 모드제어신호를 받는 컨트롤 게이트를 갖고, 승압노드가 상기 전원전압의 레　이상의 레벨로 클램프되어 있는 p채널 절연게이트형 트랜지스터를 포함하는 반도체장치.
23. 전원전위를 받는 전원전압노드, 상기 전원전위보다 높은 레벨을 갖는 승압전위를 승압선으로 출력하는 승압회로, 상기 승압선의 전위의 상한을 상기 전원전압과 여러개의 클램프레벨중의 1개의 합으로 제한하고, 상기 승압선과 접속노드 사이에 접속된 다이오드접속된 n채널 MOS트랜지스터 및 상기 접속노드와 상기 전원전압노드 사이에 접속되고 그의 게이트에서 상기 전원전위와 접지의 레벨을 갖는 제어신호를 받는 p채널 MOS트랜지스터로 구성되는 클램프회로를 포함하는 반도체장치.
24. 제23항에 있어서, 외부 전원전위를 받는 외부전원전압노드와 상기 외부전원전위를 상기 외부전원전압노드에서 상기 전원전압노드의 상기 전원전위로 강압하는 전원전압 강압컨버터를 더 포함하는 반도체장치.
25. 전원전위를 받는 전원전압노드, 상기 전원전위보다 높은 레벨을 갖는 승압전위를 승압선으로 출력하는 승압회로 및 여러개의 클래프레벨중의 1개와 전원전압의 합으로 상기 승압선의 전위의 상한을 제한하고, 상기 승압선과 접속노드 사이에 접속된 p채널 MOS트랜지스터를 포함하고, 상기 n채널 MOS트랜지스터는 그의 양 전극사이에 제1스레시홀드전압을 갖고, 상기 p채널 MOS트랜지스터는 그의 양전극 사이에 스레시홀드전압 및 극소전압을 선택적으로 갖는 반도체장치.
26. 제25항에 있어서, 외부전원전위를 받는 외부전원노드와 상기 외부전원전위를 상기 외부전원노드에서 상기 전원전압노드의 상기 전원전위로 강압하는 전원전압 강압컨버터를 더 포함하는 반도체장치.
27. 제1전압전위를 받는 제1노드, 상기 제1전위 이하의 레벨을 갖는 제2전압전위를 받는 제2노드 및 상기 제1노드와 상기 제2노드 사이에 결합되고 여러 개의 클램프레벨중의 1개와 상기 제2노드의 전위의 상한으로 상기 제1노드의 전위를 선택적으로 제한하는 클램프회로를 포함하는 회로.
28. 제27항에 있어서, 상기 여러개의 클램프레벨은 제1클램프레벨과 상기 제1레벨보다 낮은 제2클램프레벨인 회로.
29. 제28항에 있어서, 상기 제1 및 제2클램프레벨은 다이오드 클램프레벨인 회로.
30. 제27항에 있어서, 상기 클램프회로는 직렬로 접속된 n채널 MOS트랜지스터와 p채널 MOS트랜지스터를 포함하는 회로.
31. 제30항에 있어서, 상기 n채널 트랜지스터는 함께 접속된 1개의 도체단자와 컨트롤게이트 및 다른 1개의 도체단자로 구성되고, 상기 p채널 트랜지스터는 클램프레벨 제어신호를 받기 위한 2개의 도체단자와 컨트롤게이트로 구성되어 있는 회로.
32. 제31항에 있어서, 상기 클램프레벨 제어신호는 상기 p채널 트랜지스터를 다이오드 클램프모드와 완전온모드 중의 어느 한 모드에서 실행시키는 회로.
33. 제1노드의 전압전위의 상한을 제2노드의 전압전위와 여러개의 클램프레벨의 합으로 제한하는 방법으로서, 상기 제2노드의 전압전위는 상기 제1노드의 전압전위 이하이고, 제1클램프레벨을 공급하는 다이오드 클램프로서 동작시키기 위해서 상기 제1노드와 상기 제2노드 사이에 결합된 p채널 트랜지스터를 선택적으로 바이어스하는 스텝 및 상기 제1클램프레벨 이하의 제2클램프레벨을 공급하기 위해서 상기 p채널 트랜지스터를 완전온으로 선택적으로 바이어스하는 스텝을 포함하는 방법.
34. 제33항에 있어서, 상기 제1클램프레벨을 공급하기 위해 선택적으로 바이어스하는 상기 스텝은 상기 제1노드의 전압전위보다 낮고 상기 제2노드의 전압전위보다 높은 전압전위를 상기 p채널 트랜지스터의 게이트에 인가하는 스텝을 구비하는 방법.
35. 제33항에 있어서, 제2클램프전위를 위해 선택적으로 바이어스하는 상기 스텝은 접지전위를 상기 p채널 트랜지스터의 게이트에 인가하는 스텝을 구비하는 방법.