JPS589290A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS589290A JPS589290A JP56107676A JP10767681A JPS589290A JP S589290 A JPS589290 A JP S589290A JP 56107676 A JP56107676 A JP 56107676A JP 10767681 A JP10767681 A JP 10767681A JP S589290 A JPS589290 A JP S589290A
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- JP
- Japan
- Prior art keywords
- transistor
- point
- memory
- transistors
- gate
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この□発明は□半導体記憶装置Ｃ二関する。
半導体メモリの大容量化への試みは、近年、飛１的な１
歩を遂げ、今□後もその勢いはとどまるところを知らな
いと言っても過言ではない。
歩を遂げ、今□後もその勢いはとどまるところを知らな
いと言っても過言ではない。
しかしながら、記憶容量が大容量化される６二従って、
メモリチップが一費する消費電力も増加し、それによる
発熱の問題が増加しつつある。
メモリチップが一費する消費電力も増加し、それによる
発熱の問題が増加しつつある。
これに対し、低肩費イカ化のため゛の手段として回路の
食上、あるいは一部分に消費電力の少ないＣＭＯＢ
（Ｃｏｍｐｌａｍ＠ｎｔａｒｙ Ｍｅｔａｌ ５≧４
１ｄｅ １５ｍ１−ｃｏｎｊｕ４□ｔｏｒ ）回路を用
いることが近年盛んζ１行われている。 ゛ 第１図はその０Ｍ０５１メモリセルの回路図である。□
同図において、１．１はＥ形（エン八ンスメンＥ形）の
ＰチャンネルＭ０８トランジスタ、３〜６はＥ形のＮチ
ャンネルＭ０８トランジスタである。上記トランジスタ
１とトランジスタ３、及びトランジスタ２とトランジス
タ４はそれぞれＣＭＯ８インバ一タ回路であり、これら
がクロスカップルにＩＩ続されてフリップフロップを構
成している。トランジスタ５とトランジスタ６はメモリ
セルのアクセスゲートで、ワード（ロ）線１をゲート入
力とし、データ（９）−８とデタ（Ｄ）ｉｌｌとブリッ
ププロップがそれぞれドレイン、ソースに接続されてい
る。
食上、あるいは一部分に消費電力の少ないＣＭＯＢ
（Ｃｏｍｐｌａｍ＠ｎｔａｒｙ Ｍｅｔａｌ ５≧４
１ｄｅ １５ｍ１−ｃｏｎｊｕ４□ｔｏｒ ）回路を用
いることが近年盛んζ１行われている。 ゛ 第１図はその０Ｍ０５１メモリセルの回路図である。□
同図において、１．１はＥ形（エン八ンスメンＥ形）の
ＰチャンネルＭ０８トランジスタ、３〜６はＥ形のＮチ
ャンネルＭ０８トランジスタである。上記トランジスタ
１とトランジスタ３、及びトランジスタ２とトランジス
タ４はそれぞれＣＭＯ８インバ一タ回路であり、これら
がクロスカップルにＩＩ続されてフリップフロップを構
成している。トランジスタ５とトランジスタ６はメモリ
セルのアクセスゲートで、ワード（ロ）線１をゲート入
力とし、データ（９）−８とデタ（Ｄ）ｉｌｌとブリッ
ププロップがそれぞれドレイン、ソースに接続されてい
る。
このプリップフロップのノード電圧なマ、アクセスゲー
トに流れる電流を１（フリップフロップＣ：流れ込む向
きを正とする）とすると、その電圧（マ）−電流（量）
特性は第２図に示すようＣ二なる。同図において、人、
Ｂ、Ｃの３点で電［１は０となるが、点Ｃは準安定点で
あって、点ムが”０１記憶の安定点、点Ｂが１１−記憶
の安定点である。安定点Ａ、ＢでのマがそれぞれＶｓｓ
。
トに流れる電流を１（フリップフロップＣ：流れ込む向
きを正とする）とすると、その電圧（マ）−電流（量）
特性は第２図に示すようＣ二なる。同図において、人、
Ｂ、Ｃの３点で電［１は０となるが、点Ｃは準安定点で
あって、点ムが”０１記憶の安定点、点Ｂが１１−記憶
の安定点である。安定点Ａ、ＢでのマがそれぞれＶｓｓ
。
ＶＤＤ ｔニなっており、これは安定状ａｔ二あるメモ
セルが電流を消費しないことを意味する。
セルが電流を消費しないことを意味する。
ところで、回路のすべてに０ＭＯ８を用いて消費電力を
低減したメモリが０Ｍ０８メモリであるが、一般的に０
ＭＯ８は素子密度を１げることが構麺的ａニーしく、ま
た０Ｍ０８回路も構成トランジスタ数が多いという欠点
をもつために、０ＭＯ８メモリの大容量化には多くの困
難が存在する。
低減したメモリが０Ｍ０８メモリであるが、一般的に０
ＭＯ８は素子密度を１げることが構麺的ａニーしく、ま
た０Ｍ０８回路も構成トランジスタ数が多いという欠点
をもつために、０ＭＯ８メモリの大容量化には多くの困
難が存在する。
しかしながら、低消費電力で大容量のメモリの要求は強
゛＜、これまでＣ二構成累子数を減らした’ＣＭＯ８メ
モリセルの提案がいくつかなされているが、それらは第
１図１＝示した０Ｍ０８メモリセルの低消費電力性能を
楊度の差こそあれ、損うことｌ：よって素子数を減らす
頌のものであった。
゛＜、これまでＣ二構成累子数を減らした’ＣＭＯ８メ
モリセルの提案がいくつかなされているが、それらは第
１図１＝示した０Ｍ０８メモリセルの低消費電力性能を
楊度の差こそあれ、損うことｌ：よって素子数を減らす
頌のものであった。
第３図はその０Ｍ０８メモリセルの回路図を示すもので
ある。同図において、１０はＤ形（デプリーシ璽ン形）
のＰチャンネルＭＯ８）９ンジスタ、１１．１１はＤ形
のＮチャンネルＭＯ８トランジスタ、１３はＤ形のＮチ
ャンネルＭＯ８トランジスタである。トランジスタ１０
とトランジスタグ１ノとで構成される回路は、トラン−
スタ１０のソース端からみて、成性抵抗として働く。ま
た、トランジスタ１２は負荷トランジスタとして働き、
・１１記憶の保持を行う。トランジスタ１３はアクセス
ゲートであり、ワード尚線１４をゲート入力とし、デー
タ（Ｑ線１５ト記憶）−ド１ｇがそれぞれドレイン、ソ
ース゛に接続される。記憶ノード１６の電圧をマ、アク
セスゲートに流れる電流を１（記憶）−ド１６に流れ込
む向きを正とする）とすると、その電圧（マ）−電流（
１）特性は第４因に示すようになる。同図において、点
線のはトランジスタ１０とトランジスタ１１による気性
抵抗特性、一点鎖線＠はトランジスタ１２による負荷特
性、実線は点線と−ム饋線とを◆成したものである。
ある。同図において、１０はＤ形（デプリーシ璽ン形）
のＰチャンネルＭＯ８）９ンジスタ、１１．１１はＤ形
のＮチャンネルＭＯ８トランジスタ、１３はＤ形のＮチ
ャンネルＭＯ８トランジスタである。トランジスタ１０
とトランジスタグ１ノとで構成される回路は、トラン−
スタ１０のソース端からみて、成性抵抗として働く。ま
た、トランジスタ１２は負荷トランジスタとして働き、
・１１記憶の保持を行う。トランジスタ１３はアクセス
ゲートであり、ワード尚線１４をゲート入力とし、デー
タ（Ｑ線１５ト記憶）−ド１ｇがそれぞれドレイン、ソ
ース゛に接続される。記憶ノード１６の電圧をマ、アク
セスゲートに流れる電流を１（記憶）−ド１６に流れ込
む向きを正とする）とすると、その電圧（マ）−電流（
１）特性は第４因に示すようになる。同図において、点
線のはトランジスタ１０とトランジスタ１１による気性
抵抗特性、一点鎖線＠はトランジスタ１２による負荷特
性、実線は点線と−ム饋線とを◆成したものである。
点ムが”ＯＩ妃憶の安定点、点Ｂが１１＠記憶の安定点
、点Ｃは準安定点である。
、点Ｃは準安定点である。
この０Ｍ０８メモリセルに１１９の内容を書き込むには
、ワード線１４を高電位にしてトランジスタＩＪを等通
さセゲートを開くと共：二、データ線１５を高電位にす
る。これ−二より、記憶ノー、【１１Ｇの電圧マが上昇
する。電圧マが上昇しトランジスタ１０のしきい値以上
（＝なると、トランジスタ数Ｏが非導通となる。従って
、Ｖ・Ｓへの放電経路が断たれ、第４図において、安定
点ムは準安定点Ｃを経て安定点Ｂに遷移し、記憶ノード
Ｊ＃（：”１＠が記憶される。また、＠０＠の内容を書
き込むには、ワード線１，４を高電位−二シてゲートを
開くと共に、データ線１５をＯ電位Ｃ二する。これによ
り １１３の書き込みの場合とは逆叫、記憶ノード１６
の電圧マが低下し１、トランジスタ１０が導通する。従
って、ＶＤＤはＴｅ１１へ放電され、第４図において、
安′定点Ｂは一準安定点Ｃを経て安定点ムと遷移し、記
憶〕−ド１６に−Ｏ＠が記憶される。
、ワード線１４を高電位にしてトランジスタＩＪを等通
さセゲートを開くと共：二、データ線１５を高電位にす
る。これ−二より、記憶ノー、【１１Ｇの電圧マが上昇
する。電圧マが上昇しトランジスタ１０のしきい値以上
（＝なると、トランジスタ数Ｏが非導通となる。従って
、Ｖ・Ｓへの放電経路が断たれ、第４図において、安定
点ムは準安定点Ｃを経て安定点Ｂに遷移し、記憶ノード
Ｊ＃（：”１＠が記憶される。また、＠０＠の内容を書
き込むには、ワード線１，４を高電位−二シてゲートを
開くと共に、データ線１５をＯ電位Ｃ二する。これによ
り １１３の書き込みの場合とは逆叫、記憶ノード１６
の電圧マが低下し１、トランジスタ１０が導通する。従
って、ＶＤＤはＴｅ１１へ放電され、第４図において、
安′定点Ｂは一準安定点Ｃを経て安定点ムと遷移し、記
憶〕−ド１６に−Ｏ＠が記憶される。
ところで、このＣＭＯ８メモリ七ルにおいては、１１−
１記憶の安定点Ｂはマ”ＶＤＤの点にあり、１１１記憶
時に電流は消費しないが、１０Ｉ記憶の安意点ムはマｍ
ｖ＠ ＠の点６二なく、′０１０１記憶電流が消費さ
れる。この１０Ｉ記憶時に電流を消費するのは、１１１
記憶をＤ形のＮテヤンネルＭ０８トランジスタ１２の負
荷特性を使って行っているからである。
１記憶の安定点Ｂはマ”ＶＤＤの点にあり、１１１記憶
時に電流は消費しないが、１０Ｉ記憶の安意点ムはマｍ
ｖ＠ ＠の点６二なく、′０１０１記憶電流が消費さ
れる。この１０Ｉ記憶時に電流を消費するのは、１１１
記憶をＤ形のＮテヤンネルＭ０８トランジスタ１２の負
荷特性を使って行っているからである。
第３図に示したメモリセルは、構成素子数こそ４トラン
ジスタと少ないが００１記憶時に電流を消費する点で、
第１図６二示した０ＭＯ８メモリセルの低消費電力特性
を損うものである。
ジスタと少ないが００１記憶時に電流を消費する点で、
第１図６二示した０ＭＯ８メモリセルの低消費電力特性
を損うものである。
この発明は１紀実情に鑑みてなされたもので、その目的
は、第１図に示したＣＭＯＳメモリの低消費電力特性を
損うことなく、構成素子数を減らし、高密変化の可能な
半導体記憶装置を提供することにある。
は、第１図に示したＣＭＯＳメモリの低消費電力特性を
損うことなく、構成素子数を減らし、高密変化の可能な
半導体記憶装置を提供することにある。
以下１図面を参照してこの発明の一実施例を説明する。
第５図において、２１は電１＃１ｌＶＤＤ端子、２２は
電源Ｖｌｌ端子、２３はＤ形のＮチャンネルＭＯ８）ラ
ンジスタ、２４はＤ形のＰチャンネルＭ０８トランジス
タ、２５はＤ形のＮチャンネルＭＯ８）ランジスタ、２
＃はＤ形のＰチャンネルＭ０８トランジスタ、２１はｒ
形のＮチャンネルＭＯ８）ランジスタ、１８はワード（
Ｗ）線、２９はデータ（Ｄ）線である。
電源Ｖｌｌ端子、２３はＤ形のＮチャンネルＭＯ８）ラ
ンジスタ、２４はＤ形のＰチャンネルＭ０８トランジス
タ、２５はＤ形のＮチャンネルＭＯ８）ランジスタ、２
＃はＤ形のＰチャンネルＭ０８トランジスタ、２１はｒ
形のＮチャンネルＭＯ８）ランジスタ、１８はワード（
Ｗ）線、２９はデータ（Ｄ）線である。
具体的に、ＶＤＤ端子２１にはトランジスタ２３のドレ
インが接続され、このトランジスタ２Ｊのソースにはト
ランジスタ２４のソースが＊Ｓされている。このトラン
ジスタ２４のゲートは上記ＶｎＤ端子Ｉｌｌ二接続され
、そのドレインにはトランジスタ２５のドレインが１１
続されている。このトランジスタ２５のゲートはｖＩＳ
端子２２に接続され、そのソースにはトランジスタ２６
のソースが接続されでいる。このトランジスタ２６のゲ
ートはトランジスタ２Ｓのゲートー二接続され、そのド
レインにはＶｓｉ端子２２が接続されている。また、ト
ランジスタ２ｒのゲートにはワード線ｊａが接続される
と共に、そのソース、ドレインには、トランジスタ２ｊ
とトランジスタ２σのゲート間の接続点、及びトランジ
スタ２４とトランジスタ２ｓのドレイン間の接続点と、
データ線１＃がそれぞれ接続されている。上記トランジ
スタＩＪとトランジスタ２４．□及びトランジスタ２１
とトランジスタ２−はそれぞれ気性抵抗特性を示す。
インが接続され、このトランジスタ２Ｊのソースにはト
ランジスタ２４のソースが＊Ｓされている。このトラン
ジスタ２４のゲートは上記ＶｎＤ端子Ｉｌｌ二接続され
、そのドレインにはトランジスタ２５のドレインが１１
続されている。このトランジスタ２５のゲートはｖＩＳ
端子２２に接続され、そのソースにはトランジスタ２６
のソースが接続されでいる。このトランジスタ２６のゲ
ートはトランジスタ２Ｓのゲートー二接続され、そのド
レインにはＶｓｉ端子２２が接続されている。また、ト
ランジスタ２ｒのゲートにはワード線ｊａが接続される
と共に、そのソース、ドレインには、トランジスタ２ｊ
とトランジスタ２σのゲート間の接続点、及びトランジ
スタ２４とトランジスタ２ｓのドレイン間の接続点と、
データ線１＃がそれぞれ接続されている。上記トランジ
スタＩＪとトランジスタ２４．□及びトランジスタ２１
とトランジスタ２−はそれぞれ気性抵抗特性を示す。
記憶ノードＳＯの電圧をマ、アクセスゲート（）ランジ
スタ２１）砿二流れる電流なｉ（記憶ノードＪ０に流れ
込む向きを正とする）とすると、その電圧マー電流ｌ特
性は第６図に示すよう１二なる。同図において、実線ｒ
−Ｏはトランジスタ２５．１６による気性抵抗特性、実
線０はトランジスタ２３．１４による気性抵抗特性を示
すもので、点ムが１０１記憶の安定点、点Ｂが＠１１記
憶の安定点、点Ｃ，Ｄは準安定点である。
スタ２１）砿二流れる電流なｉ（記憶ノードＪ０に流れ
込む向きを正とする）とすると、その電圧マー電流ｌ特
性は第６図に示すよう１二なる。同図において、実線ｒ
−Ｏはトランジスタ２５．１６による気性抵抗特性、実
線０はトランジスタ２３．１４による気性抵抗特性を示
すもので、点ムが１０１記憶の安定点、点Ｂが＠１１記
憶の安定点、点Ｃ，Ｄは準安定点である。
点Ｃ，Ｄの電圧をそれぞれマＣ，マＤとすると、マＣ≦
マ≦マＤで１はＯとなり、メモリセルを構成する２つの
電性抵抗回路は双方共に完全な高抵抗状態となり、この
区間では情報の記憶はなされない。安定点ム、Ｂではマ
はそれぞれＶｓｓ。
マ≦マＤで１はＯとなり、メモリセルを構成する２つの
電性抵抗回路は双方共に完全な高抵抗状態となり、この
区間では情報の記憶はなされない。安定点ム、Ｂではマ
はそれぞれＶｓｓ。
ＶＤＤになっている。これは、安定点Ａ、Ｈにおいて、
このメモリセルが電流を消費しないことを意味するもの
で、第１図に示した０Ｍ０８メモリセルと同等の低消費
電力性能を有する。
このメモリセルが電流を消費しないことを意味するもの
で、第１図に示した０Ｍ０８メモリセルと同等の低消費
電力性能を有する。
この０ＭＯ８メモリセルに−１１の内容を書き込むには
、ワード線２８を高電位にしてトランジスタ゛２１を導
通させゲートを開くと共に、データ線ＩＩを高電位にす
る。これにより、記憶ノード１０の電圧マが１昇し、ト
ランジスタＸｔｔのしきい値以上になると、トランジス
タ２６が非導通となる。従って％Ｗａｓへの放電経路が
断たれ、第６図において、安定点ムは準安定点Ｃ６Ｄを
経て安定ｉＢに遷移し、記憶ノードｇｏに□＠五〇が記
憶される。また、１０１の内容を書き込むにはワード線
２８を高電位にしてゲートを開くと共に、データ線２ｇ
を０電位にする。これにより、記憶ノードＪＯの電圧マ
が低下し、トランジスタ２＃が導通ずるが、トランジス
タ２１が非導通となる。従って、１１＠記憶の場合と同
ｗＪ：Ｖｓｓへの放電経路が断たれ、第６図Ｃ二おいて
、安定点Ｂは安定点ムに遷移し、記憶ノード３０に１０
＠が記憶される。
、ワード線２８を高電位にしてトランジスタ゛２１を導
通させゲートを開くと共に、データ線ＩＩを高電位にす
る。これにより、記憶ノード１０の電圧マが１昇し、ト
ランジスタＸｔｔのしきい値以上になると、トランジス
タ２６が非導通となる。従って％Ｗａｓへの放電経路が
断たれ、第６図において、安定点ムは準安定点Ｃ６Ｄを
経て安定ｉＢに遷移し、記憶ノードｇｏに□＠五〇が記
憶される。また、１０１の内容を書き込むにはワード線
２８を高電位にしてゲートを開くと共に、データ線２ｇ
を０電位にする。これにより、記憶ノードＪＯの電圧マ
が低下し、トランジスタ２＃が導通ずるが、トランジス
タ２１が非導通となる。従って、１１＠記憶の場合と同
ｗＪ：Ｖｓｓへの放電経路が断たれ、第６図Ｃ二おいて
、安定点Ｂは安定点ムに遷移し、記憶ノード３０に１０
＠が記憶される。
この０ＭＯ８メモリセルは、５トランジスタで構成され
、第１図に示した０ＭＯ８メモリセルの６トランジスタ
に比べると、構成素子数は６分の５に減少し、その分メ
モリセルのｒｋＪｌｍｌを縮少させることができる。
、第１図に示した０ＭＯ８メモリセルの６トランジスタ
に比べると、構成素子数は６分の５に減少し、その分メ
モリセルのｒｋＪｌｍｌを縮少させることができる。
尚、第１図に示した０ＭＯ８メモリセルは、ＣＭＯ８イ
ンバータで構成されるフリッププロップからなるので、
第２図１＝おける電流１は大きく非破壊読み出しができ
るのに対して、この発明の０ＭＯ８メモリセルは第６図
における電流ｌが比較的小さく、破壊読み出しの動作に
なると考えられるが、ダイナミックメモリ型メモリにお
けるが如くセンスアンプによる再書き込みを行えば、こ
のことはスタティック屋メモリとして特に障害にはなら
ない。
ンバータで構成されるフリッププロップからなるので、
第２図１＝おける電流１は大きく非破壊読み出しができ
るのに対して、この発明の０ＭＯ８メモリセルは第６図
における電流ｌが比較的小さく、破壊読み出しの動作に
なると考えられるが、ダイナミックメモリ型メモリにお
けるが如くセンスアンプによる再書き込みを行えば、こ
のことはスタティック屋メモリとして特に障害にはなら
ない。
第１図は従来の０ＭＯ８メモリの回路図、第２図はその
電圧−電流特性図、第３図は同じ〈従来の０ＭＯ８メモ
リの回路図、第ｊ図はその電圧−電流特性図、第５図は
この発明の一実施例に係る０ＭＯ８メモリの回路図、第
６図はその電圧−電流特性図である。 ２１・・・電源（ＶＤＤ）端子、Ｊ ｘ ・・・電＠
（Ｖｓｓ）端子、２３・・・Ｄ形ＮチャンネルＭ０８）
ランジスタ、１５・・・Ｄ形ＮチャンネルＭＯ８）ラン
ジスタ、２６・・・ＤｉｒチャンネルＭＯ８）ランジス
タ、２１・・・Ｅ形のＮチャンネルＭ０８トランジスタ
、２８・・・ワード線、２＃・・・データ線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第−４図
電圧−電流特性図、第３図は同じ〈従来の０ＭＯ８メモ
リの回路図、第ｊ図はその電圧−電流特性図、第５図は
この発明の一実施例に係る０ＭＯ８メモリの回路図、第
６図はその電圧−電流特性図である。 ２１・・・電源（ＶＤＤ）端子、Ｊ ｘ ・・・電＠
（Ｖｓｓ）端子、２３・・・Ｄ形ＮチャンネルＭ０８）
ランジスタ、１５・・・Ｄ形ＮチャンネルＭＯ８）ラン
ジスタ、２６・・・ＤｉｒチャンネルＭＯ８）ランジス
タ、２１・・・Ｅ形のＮチャンネルＭ０８トランジスタ
、２８・・・ワード線、２＃・・・データ線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第−４図
Claims (1)
- 【特許請求の範囲】 ′ｓ１の電源端４−ニドレインが接続された−１のトラ
ンジスタと、この第１のトランジス□りとソース同志が
ａｍされ□ると共己′ゲートが１記漬１の４瀞端子１＝
、 ＊ ＊された嬉２の１クンジスタと二二の第２のト
ランジスタとドレイン同志が接続されると共′Ｃ；ゲー
トがｓ２の一一゛端子ｔｉ接続された第３のトランジス
ｊと、と６ｓ３のトランジスタとソース同志が−続きれ
ると共にド□ ２イツが前記第ｉの一源端子一二−統され、かつ前記１
１１１のトランジスタと？−’ｋｉＷｌ癲が接続された
！４’！ ４”のトランジスタ□と、ゲートがワ′−ド
線に接続され、かつソース、ドレインが前記第１のトラ
ンジスタと第４め゛ト′）：／ンスタめゲート間のｉ続
点、及び前記１Ｊ２・のトラレη虞簀トー１Ｗ昇イ ３のトランジスタのドレイン間め接続煮とデータ線にそ
れぞれ接−さ糺た−５めトラン門スタとを具備し、前記
Ｍ１及び第３のトランジスタはデプリ＝シ目ン形の第１
４４ｆｉＭ０８）ランジスタ、第２及び第４のトランジ
スタはデプリーＶヨン形の第２導電１１Ｍ０８）ランジ
スタであることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107676A JPS589290A (ja) | 1981-07-10 | 1981-07-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107676A JPS589290A (ja) | 1981-07-10 | 1981-07-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589290A true JPS589290A (ja) | 1983-01-19 |
Family
ID=14465157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107676A Pending JPS589290A (ja) | 1981-07-10 | 1981-07-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589290A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111298A (ja) * | 1990-08-30 | 1992-04-13 | Matsushita Electron Corp | メモリ回路 |
| KR100367394B1 (ko) * | 1998-10-29 | 2003-03-26 | 주식회사 하이닉스반도체 | 반도체장치의cmos논리게이트및그제조방법 |
| WO2003083872A3 (en) * | 2002-03-27 | 2005-07-21 | Univ California | Low-power high-performance memory cell and related methods |
| US7190209B2 (en) | 2001-05-22 | 2007-03-13 | The Regents Of The University Of California | Low-power high-performance integrated circuit and related methods |
-
1981
- 1981-07-10 JP JP56107676A patent/JPS589290A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111298A (ja) * | 1990-08-30 | 1992-04-13 | Matsushita Electron Corp | メモリ回路 |
| KR100367394B1 (ko) * | 1998-10-29 | 2003-03-26 | 주식회사 하이닉스반도체 | 반도체장치의cmos논리게이트및그제조방법 |
| US7190209B2 (en) | 2001-05-22 | 2007-03-13 | The Regents Of The University Of California | Low-power high-performance integrated circuit and related methods |
| WO2003083872A3 (en) * | 2002-03-27 | 2005-07-21 | Univ California | Low-power high-performance memory cell and related methods |
| US6992915B2 (en) | 2002-03-27 | 2006-01-31 | Regents Of The University Of California | Self reverse bias low-power high-performance storage circuitry and related methods |
| KR100964266B1 (ko) * | 2002-03-27 | 2010-06-16 | 더 리전트 오브 더 유니버시티 오브 캘리포니아 | 저전력 고성능의 메모리셀 및 관련방법 |
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