JPH11326455A - 半導体装置及び試験ボード - Google Patents

Abstract

(57)【要約】 【課題】 テスタのタイミングスキューに依存しない高
精度なタイミングテストが実現可能な半導体装置及びそ
の試験（ＤＵＴ）ボードを得る。 【解決手段】 クロックＣＬＫはＭＵＸ３の一方入力と
して付与される。データＤＡＴＡ１は遅延回路２に付与
されるとともに、レシーバ６の一方入力に付与される。
遅延回路２はデータＤＡＴＡ１を所定時間遅延して遅延
データＤＤＴをＭＵＸ３の他方入力に出力する。テスト
モード信号ＳＴＭはＭＵＸ３の制御入力に付与される。
ＭＵＸ３はテストモード信号ＳＴＭに基づきクロックＣ
ＬＫ及び遅延データＤＤＴのうち、一方をレシーバ６及
びドライバ８の制御入力に出力する。レシーバ６はデー
タＤＡＴＡ１と基準電圧ＶREFとを比較し、その比較結
果に基づきバッファリング処理して内部信号を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置（以
下、「ＬＳＩ」と略す場合あり）の高精度なタイミング
検証試験を実施可能にするための内部の入出力（Ｉ／
Ｏ）バッファの回路構成等に関するものである。

【０００２】

【従来の技術】図２３に半導体試験装置（以下、「ＬＳ
Ｉテスタ」と略す場合あり）を用いた従来のＬＳＩの試
験実施時の構成を示す。

【０００３】ＬＳＩテスタ５００はテスタ本体５０４と
テストヘッド５０６とから構成され、テスタ本体５０４
は、ＬＳＩ試験条件として必要なタイミング信号を発生
するタイミングジェネレータ５０１、立ち上がり，立ち
下がりのタイミング等の波形を決定する波形フォーマッ
タ５０２、及びデバイス駆動用電源、デバイスのＤＣ測
定部等を有する電源・ＤＣ測定ユニット５０３を有して
いる。テストヘッド５０６は、テスタ本体５０４からの
ケーブル５０７を介して得られる制御信号に基づき被試
験ＬＳＩ５０５との間で信号の授受を直接行う。

【０００４】被試験ＬＳＩ５０５の試験時には、テスト
ヘッド５０６内に格納されているピンエレクトロニクス
のテスタドライバ５０９からテスト信号が発生され、そ
のテスト信号はポゴピン５１０、ＤＵＴボード５１１の
配線５１２、ソケット５１３の電極５１４及びＬＳＩパ
ッケージ５１５の配線５１６を介して被試験ＬＳＩ５０
５に印加される。逆にＬＳＩ５０５の動作後の反応信号
は同様の経路を介してＬＳＩテスタ５００のテスタコン
パレータ５１７に伝達され、テスタコンパレータ５１７
によって期待値ＥＸＰとの比較が行われることによりＬ
ＳＩ５０５が設計通りに動作しているかどうかをＬＳＩ
テスタ５００が判定する。

【０００５】

【発明が解決しようとする課題】上記のようにＬＳＩテ
スタ５００を用いてＬＳＩ５０５の試験を実施する場
合、昨今、試験項目の一つであるタイミング検証試験の
際に以下に述べる問題が発生してきた。ＬＳＩ５０５の
動作が高速化するにつれ、ＬＳＩ５０５のインターフェ
ースは数百ＭＨｚ級のクロックでの動作要求がなされ、
ＬＳＩ５０５の製品スペックであるセットアップやホー
ルドタイミング値等が非常に小さくなるため、ＬＳＩテ
スタ５００を用いて、厳しいタイミング条件でのタイミ
ング検証試験を正確に行うことが困難になってきてい
る。

【０００６】具体例を説明するために、従来のＩ／Ｏバ
ッファセル５２０の構成を示した図２４と、タイミング
検証試験時のデータ端子５２１とクロック端子５２２の
タイミング関係を示した図２５とを用いる。

【０００７】図２４に示すように、クロック端子５２２
より得られるクロックＣＬＫがクロック入力部６１１を
介してドライバ５２４及びレシーバ５２５の制御入力に
付与される。ドライバ５２４及びレシーバ５２５はクロ
ックＣＬＫによって動作制御される。

【０００８】また、データ端子５２１より得られるデー
タＤＡＴＡはデータ入出力部６１２を介してレシーバ５
２５に一方入力に与えられ、基準電圧入力部６０７を介
して基準電圧ＶREFがレシーバ５２５の他方入力に与え
られる。レシーバ５２５はデータＤＡＴＡと基準電圧Ｖ
REFとを比較して、その比較結果に基づきバッファリン
グ処理して得られる内部信号を信号出力部６１０を介し
て内部ロジック５２３に出力する。

【０００９】また、内部ロジック５２３からの出力は信
号入力部６０９を介してドライバ５２５への入力として
取り込み、ドライバ５２５の出力がデータ入出力部１２
を介してデータ端子５２１に出力される。

【００１０】例えば、被試験ＬＳＩ５０５に搭載された
Ｉ／Ｏバッファセル５２０のクロックＣＬＫに対するデ
ータＤＡＴＡのセットアップタイミングの製品規格を仮
に０．２ｎｓとして、セットアップタイム０．２ｎｓの
タイミング条件を被試験ＬＳＩ５０５内のＩ／Ｏバッフ
ァセル５２０が満足するか否かのタイミング検証試験を
ＬＳＩテスタ５００を用いて行う場合を考える。

【００１１】図２５のデータＤＡＴＡの波形がＬ１で、
クロックＣＬＫの波形がＬ３の場合のセットアップタイ
ムＴＳ０のタイミング検証試験を行う場合でも、実際に
はデータＤＡＴＡとクロックＣＬＫそれぞれにスキュー
αが生じるため、データＤＡＴＡの位相が波形Ｌ２のよ
うに早くなり、クロックＣＬＫの位相が波形Ｌ４のよう
に遅くなると、当所設定したセットアップタイムＴＳ１
よりかなり大きいセットアップタイムＴＳ２でタイミン
グ検証試験を行ってしまうことになる。

【００１２】具体的には、ＬＳＩテスタ５００が発生す
る信号のタイミングスキューによる信号伝搬時間のばら
つきが±０．１５ｎｓ、ＤＵＴボード５１１の配線５１
２やソケット５１３の電極５１４の長さによる信号伝搬
時間のばらつきが±０．０５ｎｓ、パッケージ５１５の
配線５１６の長さによる信号伝搬時間のばらつきが±
０．１ｎｓとすると、クロックＣＬＫとデータＤＡＴＡ
との信号の位相差は最大０．６ｎｓとなる。

【００１３】したがって、クロックＣＬＫがデータＤＡ
ＴＡより０．６ｎｓの位相遅れがある場合でも、製品規
格のセットアップである０．２ｎｓを確実に保証するた
めにはテスタプログラム値を−０．４ｎｓ（クロックＣ
ＬＫの位相をデータＤＡＴＡより０．４ｎｓを早める）
としなければならない。なぜならば、テスタプログラム
値ｔｐを−０．４ｎｓより大きな値に設定にすると、ク
ロックＣＬＫがデータＤＡＴＡより０．６ｎｓの位相遅
れがある場合に、０．２より大きい（ｔｐ＋０．６）の
セットアップタイムでタイミング検証試験が行われるこ
とになり、セットアップタイム０．２ｎｓを満足しない
被試験ＬＳＩ５０５を誤って良と判定してしまう危険性
があるからである。

【００１４】しかしながら、テストプログラム値ｔｐを
−０．４ｎｓに設定したところで、ＬＳＩテスタ５００
のタイミングスキューは存在するため、実際にＬＳＩ５
０５に印加されるタイミングが最悪の場合（データＤＡ
ＴＡがクロックＣＬＫより０．６ｎＳ位相が遅れる場
合）、−１．０ｎｓをとりうる可能性がある。

【００１５】上記最悪のタイミングがＬＳＩ５０５に印
加された場合には、本来なら良と判定されるべき被試験
ＬＳＩ５０５の大半が不良と判定されることになり、Ｌ
ＳＩ５０５の歩留りの極端な低下を招く事態となる。

【００１６】この発明は上記問題点を解決するためにな
されたもので、テスタのタイミングスキューに依存しな
い高精度なタイミング検証試験が実現可能な半導体装置
及びその試験（ＤＵＴ）ボードを得ることを目的とす
る。

【００１７】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置は、前記第１及び第２の入力信号並
びに第１のテストモード信号を受け、前記第１の入力信
号をバッファリング処理して内部信号を出力する第１の
入出力バッファセルを有しており、前記第１の入出力バ
ッファセルは、前記第１の入力信号を受け、前記第１の
入力信号を所定の遅延時間遅延させて第１の遅延入力信
号を出力する遅延手段と、前記第１のテストモード信号
に基づき、前記第１の遅延入力信号及び前記第２の信号
のうち一方の信号を第１の選択信号として出力する第１
の入力信号選択手段と、前記第１の選択信号に基づき動
作制御され、前記第１の入力信号をバッファリング処理
して前記内部信号を出力する内部信号出力手段とを備え
ている。

【００１８】また、請求項２記載の半導体装置は、前記
第２の入力信号に基づき動作制御され、前記内部信号を
バッファリング処理して出力信号を外部に出力する第２
の入出力バッファセルをさらに備えている。

【００１９】また、請求項３記載の半導体装置は、前記
内部信号に対して所定の信号処理を施して信号処理済み
信号を出力する内部信号処理回路と、第２のテストモー
ド信号を受け、該第２のテストモード信号に基づき、前
記信号処理済み信号の前記第１及び第２の入出力バッフ
ァセルへの出力の有効／無効を制御する信号制御手段と
をさらに備えている。

【００２０】また、請求項４記載の半導体装置は、前記
内部信号に対して所定の信号処理を施して信号処理済み
信号を出力する内部信号処理回路と、第２のテストモー
ド信号を受け、該第２のテストモード信号に基づき、前
記信号処理済み信号及び前記内部信号のうち一方の信号
を第２の選択信号として出力する第２の信号選択手段
と、前記第２の入力信号に基づき動作制御され、前記第
２の選択信号をバッファリング処理して出力信号を外部
に出力する第２の入出力バッファセルとをさらに備えて
いる。

【００２１】また、請求項５記載の半導体装置におい
て、前記遅延手段は、複数のインバータを直列に接続し
てなるインバータチェーンを備え、前記複数のインバー
タのうち初段のインバータの入力部に前記第１の入力信
号を受け、前記複数のインバータそれぞれの信号伝搬遅
延時間を制御するインバータ遅延時間制御手段と、前記
複数のインバータの出力のうち一の出力に関連した信号
を前記第１の遅延入力信号として選択的に出力するセレ
クタとを備えている。

【００２２】また、請求項６記載の半導体装置におい
て、前記複数のインバータの最終段のインバータの出力
が初段のインバータの入力に接続されることにより、前
記複数のインバータはループ接続され、前記複数のイン
バータは３以上の奇数個のインバータを含み、前記イン
バータ遅延時間制御手段は、ループ接続された前記３以
上の奇数個のインバータを発振させて得られる発振信号
の所定期間内の発振回数と基準発振回数とを比較して、
その比較結果を出力する信号比較手段と、前記比較結果
に基づき前記信号伝搬遅延時間を決定し、前記信号伝搬
遅延時間を指示する制御信号を前記複数のインバータに
与える制御信号出力手段とを含んでいる。

【００２３】また、請求項７記載の半導体装置は、前記
複数のインバータの信号伝搬遅延時間の総計は、前記第
１の入力信号の周期と同じ時間に設定されている。

【００２４】この発明にかかる請求項８記載の試験ボー
ドは、第１及び第２の入力端子と、前記第２の入力端子
より得られる信号に基づき動作制御され、前記第１の入
力端子より得られる信号をバッファリング処理して内部
信号を出力する入出力バッファセルとを少なくとも有す
る半導体装置の試験用のボードであって、第１の信号伝
搬遅延時間で自身を伝搬する信号を遅延させる第１の遅
延手段と、前記第１の信号伝搬遅延時間とは異なる第２
の信号伝搬遅延時間で自身を伝搬する信号を遅延させる
第２の遅延手段と、第１のテスト信号を受け、第１のテ
ストモード時に、前記第１のテスト信号を前記第１の遅
延手段を介して前記半導体装置の前記第１の入力端子に
付与する第１の信号伝送線路を形成するとともに、前記
第１のテスト信号を第２の遅延手段を介して前記半導体
装置の前記第２の入力端子に付与する第２の信号伝送線
路を形成する信号伝送線路形成手段とを備えている。

【００２５】また、請求項９記載の試験ボードにおい
て、前記第２の信号伝搬遅延時間は前記第１の信号伝搬
遅延時間よりも長く設定され、第３の信号伝搬遅延時間
で自身を伝搬する信号を遅延させる第３の遅延手段と、
前記第３の信号伝搬遅延時間より短い第４の信号伝搬遅
延時間で自身を伝搬する信号を遅延させる第４の遅延手
段とをさらに備え、前記信号伝送線路形成手段は、第２
のテスト信号をさらに受け、第２のテストモード時に、
前記第２のテスト信号を前記第３の遅延手段を介して前
記半導体装置の前記第１の入力端子に付与する第３の信
号伝送線路を形成するとともに、前記第２のテスト信号
を前記第４の遅延手段を介して前記半導体装置の前記第
２の入力端子に付与する第４の信号伝送線路を形成して
いる。

【００２６】また、請求項１０記載の試験ボードにおい
て、試験対象となる前記半導体装置は、所定の条件設定
時に前記第１の入力入力端子より得られる信号を論理的
な信号処理を施すことなく出力可能な出力端子をさらに
有し、前記試験用ボートは、第３の信号伝搬遅延時間で
自身を伝搬する信号を遅延させる第３の遅延手段と、前
記第３の信号伝搬遅延時間と同一時間の第４の信号伝搬
遅延時間で自身を伝搬する信号を遅延させる第４の遅延
手段と、所定の許容出力時間で自身を伝搬する信号を遅
延させる許容出力時間遅延手段とをさらに備え、前記信
号伝送線路形成手段は、第２のテスト信号をさらに受
け、出力時間テスト用第１のモード時に、前記第２のテ
スト信号を前記第４の遅延手段及び前記許容出力時間遅
延手段を介して得られる信号を第１の比較信号として外
部に出力可能な第１の出力時間テスト用信号伝送線路を
形成し、出力時間テスト用第２のモード時に、前記第１
及び第２のテスト信号を前記第３及び第４の遅延手段を
介して前記第１及び第２の入力端子にそれぞれ接続する
第２及び第３の出力時間テスト用信号伝送線路を形成す
るとともに、前記出力端子より得られる信号を第２の比
較信号として外部に出力可能な第４の出力時間テスト用
信号伝送線路を形成している。

【００２７】また、請求項１１記載の試験ボードにおい
て、前記信号伝送線路形成手段は、前記第１のテストモ
ード時に、前記第１の入力端子を第１の終端抵抗を介し
て終端するとともに、前記第２の入力端子を第２の終端
抵抗を介して終端している。

【００２８】また、請求項１２記載の試験ボードにおい
て、前記第２の入力端子は第１及び第２の差動入力端子
を含み、前記半導体装置は前記第１及び第２の差動入力
端子より得られる信号に基づき動作制御され、前記信号
伝送線路形成手段は、前記第１のテストモード時に、前
記第１のテスト信号を前記第２の遅延手段を介して前記
半導体装置の前記第２の入力端子の前記第１の差動入力
端子に接続するとともに、前記第２の差動入力端子に固
定電圧を付与している。

【００２９】また、請求項１３記載の試験ボードにおい
て、前記信号伝送線路形成手段は、前記第１のテストモ
ード時に、前記第１の入力端子を第１の終端抵抗を介し
て終端するとともに、前記第１，第２の差動入力端子間
を抵抗素子で接続している。

【００３０】また、請求項１４記載の試験ボードにおい
て、前記第１及び第２の信号伝送線路は、電磁リレー、
ＭＯＳトランジスタあるいはパワースプリッタを用いて
前記第１のテスト信号からの伝送線路を２つに分岐させ
ることにより形成される。

【００３１】また、請求項１５記載の試験ボードにおい
て、前記第１及び第２の遅延手段は、長さによって遅延
時間が決定する同軸ケーブル、あるいは所定の設定操作
によって遅延時間が設定可能なアクティブ遅延素子を用
いて形成される。

【００３２】

【発明の実施の形態】＜＜実施の形態１＞＞図１はこの
発明の実施の形態１であるＬＳＩのＩ／Ｏバッファセル
の構成を示す回路図である。

【００３３】Ｉ／Ｏバッファセル１は外部に設けられた
データ端子５、クロック端子１３及びテストモード端子
１４それぞれを介して信号の授受が可能である。なお、
データ端子５、クロック端子１３及びテストモード端子
１４はボンディングパッドあるいはパッケージ端子とし
て設けられる。

【００３４】クロック端子１３より入力されるクロック
ＣＬＫはクロック入力部１１を介してマルチプレクサ
（ＭＵＸ）３の一方入力として付与される。データ端子
５より入力されるデータＤＡＴＡ１はデータ入出力部１
２を介して遅延回路２に付与されるとともに、レシーバ
６の一方入力に付与される。

【００３５】遅延回路２はデータＤＡＴＡ１を所定時間
遅延して遅延データＤＤＴをＭＵＸ３の他方入力に出力
する。テストモード端子１４より入力されるテストモー
ド信号ＳＴＭはＭＵＸ３の制御入力に付与される。ＭＵ
Ｘ３はテストモード信号ＳＴＭに基づきクロックＣＬＫ
及び遅延データＤＤＴのうち、一方をレシーバ６及びド
ライバ８の制御入力に出力する。

【００３６】レシーバ６及びドライバ８は制御入力より
得られる信号に基づき動作制御され、レシーバ６は基準
電圧入力部７を介して基準電圧ＶREFを他方入力に受け
る。なお、基準電圧ＶREFは外部から与えても、ＬＳＩ
内部で発生するようにしてもよい。そして、レシーバ６
はデータＤＡＴＡ１と基準電圧ＶREFとを比較し、その
比較結果に基づきバッファリング処理して内部信号（Ｌ
ＳＩの内部回路と授受する信号）を信号出力部１０から
内部回路（図示せず）に出力する。

【００３７】ドライバ８は信号入力部９を介して得られ
る内部信号をドライブしてその出力信号をデータ入出力
部１２を介してデータ端子５からデータＤＡＴＡ１とし
て出力する。

【００３８】なお、遅延回路２の遅延時間Δｔ２は、Ｍ
ＵＸ３の遅延時間Δｔ３を製品のタイミング規格より差
し引いた値とする。すなわち、Ｔ２３＝（Δｔ２＋Δｔ
３）がセットアップタイム等の製品のタイミング規格と
なる。

【００３９】上記構成の実施の形態１のＬＳＩを通常動
作させる場合は、クロックＣＬＫの選択を指示するテス
トモード信号ＳＴＭをテストモード端子１４に付与すれ
ばよい。

【００４０】一方、図２３で示したようにＬＳＩテスタ
５００を、ＤＵＴボード５１１及びソケット５１３を用
いたタイミング検証試験を実施の形態１のＬＳＩに対し
て行う場合は以下のようになる。

【００４１】まず、遅延データＤＤＴの選択を指示する
テストモード信号ＳＴＭを与え、この状態で所定のクロ
ックをデータＤＡＴＡ１としてデータ端子５に与える。
すると、レシーバ６の一方入力に付与される所定クロッ
クに対して制御入力に付与される所定のクロックは正確
に遅延時間Ｔ２３遅延したクロックとなる。

【００４２】例えば、遅延時間Ｔ２３を０．２ｎｓに設
定すれば、セットアップタイム０．２ｎｓのタイミング
条件で正確なタイミング検証を実施の形態１のＬＳＩに
対して行うことができる。

【００４３】この際、レシーバ６の一方入力及び制御入
力に付与される、データＤＡＴＡ１として得られたの全
く同一のクロックであり、ＬＳＩテスタ５００〜被試験
ＬＳＩ５０５に至るまでの信号伝搬経路が同一になるた
め、ＬＳＩテスタ５００が発生する信号のタイミングス
キュー、ＤＵＴボード５１１の配線５１２やソケット５
１３の電極５１４の長さのばらつきによる信号伝搬時間
のばらつき及びパッケージ５１５の配線５１６の長さば
らつきによる信号伝搬時間のばらつきが実施の形態１の
ＬＳＩのタイミング検証時に生じることはあり得ない。

【００４４】その結果、上記したように、データ端子５
に所定のクロックを用いてタイミング検証試験を行うこ
とにより、実施の形態１のＬＳＩに対する高精度なタイ
ミング検証試験を行うことができる。

【００４５】加えて、実施の形態１のＬＳＩのタイミン
グ試験を行うＬＳＩテスタ５００等のテスト装置は高性
能なものを用いることなく、実施の形態１のＬＳＩに対
する高精度なタイミング検証試験を行うことができるた
め、テストコストを上昇させることはない。

【００４６】なお、テストモード端子１４を設けること
なく、データ端子５より得られるデータＤＡＴＡ１に基
づきテストモード信号ＳＴＭを内部で発生させてテスト
モード入力部４に付与する構成も理論的には可能であ
る。

【００４７】＜＜実施の形態２＞＞図２は実施の形態２
のＬＳＩの構成を示す説明図である。同図に示すよう
に、実施の形態２のＬＳＩはＩ／Ｏバッファセル１５及
び１６から構成される。Ｉ／Ｏバッファセル１５は図１
で示した実施の形態１のＩ／Ｏバッファセル１と同じ構
成をしている。一方、Ｉ／Ｏバッファセル１６は図１で
示した実施の形態１のＩ／Ｏバッファセル１を用いて、
常にＭＵＸ３がクロックＣＬＫを選択するように設定し
ても、Ｉ／Ｏバッファセル１の構成から、遅延回路２、
ＭＵＸ３及びテストモード入力部４を取り除いた従来構
成のセルを用いてもよい。なお、図１と同様の部分につ
いては同一の参照符号を付しその説明を適宜省略する。

【００４８】データ端子５より入力されるデータＤＡＴ
Ａ１はＩ／Ｏバッファセル１５のデータ入出力部１２に
付与される。また、テストモード端子１４より入力され
るテストモード信号ＳＴＭはＩ／Ｏバッファセル１５の
テストモード入力部４に付与される。

【００４９】また、Ｉ／Ｏバッファセル１５の信号出力
部１０はＩ／Ｏバッファセル１６の信号入力部９に直接
接続される。クロックＣＬＫが入力されるクロック端子
１３はＩ／Ｏバッファセル１５のクロック入力部１１及
びＩ／Ｏバッファセル１６のクロック入力部１１に共通
に付与される。そして、Ｉ／Ｏバッファセル１６のデー
タ入出力部１２よりデータＤＡＴＡ２がデータ端子１７
から出力される。

【００５０】このような構成の実施の形態２のＬＳＩ
は、タイミング検証試験時にＩ／Ｏバッファセル１５で
フェッチしたデータＤＡＴＡ１をＩ／Ｏバッファセル１
６を介してデータ端子１７からデータＤＡＴＡ２として
外部に出力することにより、テスト内容を容易にモニタ
することができる。

【００５１】＜＜実施の形態３＞＞図３は実施の形態３
のＬＳＩの構成を示す説明図である。同図に示すよう
に、実施の形態２のＬＳＩはＩ／Ｏバッファセル１５，
１６、バッファ１８、ＭＵＸ１９及びランダムロジック
２０から構成される。Ｉ／Ｏバッファセル１５，１６は
図２で示した実施の形態２と同様な内部構成である。な
お、図１と同様の部分については同一の参照符号を付し
その説明を適宜省略する。

【００５２】Ｉ／Ｏバッファセル１５の信号出力部１０
はバッファ１８の入力に接続される。バッファ１８は出
力の一方をＭＵＸ１９の一方入力に接続し、他方をラン
ダムロジック２０に出力する。ＭＵＸ１９は他方入力に
ランダムロジック２０からの出力を受ける。ＭＵＸ１９
は制御入力にテストモード端子２１より得られるマルチ
プレクサ制御信号Ｓ１９を受ける。

【００５３】他の構成は図２で示した実施の形態２のＬ
ＳＩと同様であるため説明を省略する。

【００５４】このような構成の実施の形態３のＬＳＩ
は、通常動作時にＭＵＸ３によるクロックＣＬＫの選択
を指示するテストモード信号ＳＴＭをテストモード端子
１４に与え、ＭＵＸ１９によるランダムロジック２０の
出力の選択を指示するマルチプレクサ制御信号Ｓ１９を
テストモード端子２１に与えることにより、ランダムロ
ジック２０はＩ／Ｏバッファセル１５の信号出力部１０
から得られる信号に基づき演算処理を行いその処理結果
をＩ／Ｏバッファセル１６の信号入力部９に出力するこ
とができる。

【００５５】一方、テスト動作時にＭＵＸ３による遅延
データＤＤＴの選択を指示するテストモード信号ＳＴＭ
をテストモード端子１４に与え、ＭＵＸ１９によるバッ
ファ１８の出力の選択を指示するマルチプレクサ制御信
号Ｓ１９をテストモード端子２１に与えることにより、
Ｉ／Ｏバッファセル１５でフェッチしたデータＤＡＴＡ
１をＩ／Ｏバッファセル１６を介してデータ端子１７か
らデータＤＡＴＡ２として外部に容易に出力することが
できる。

【００５６】実施の形態３のＬＳＩは、通常動作時には
ランダムロジック２０の演算処理結果の出力用に設けら
れたデータ端子１７を、テスト動作時にＩ／Ｏバッファ
セル１５にフェッチされたデータＤＡＴＡ１の出力用に
用いることにより、外部端子数の有効を利用を図ること
ができる。

【００５７】なお、テストモード端子２１を設けること
なく、テストモード端子１４より得られるテストモード
信号ＳＴＭに基づきマルチプレクサ制御信号Ｓ１９を内
部で生成してＭＵＸ１９の制御入力に与えるように構成
してもよい。

【００５８】＜＜実施の形態４＞＞ ＜第１の構成＞図４及び図５は実施の形態４のＬＳＩに
おける遅延回路の第１の構成の内部構成を示す回路図で
ある。

【００５９】図４及び図５に示すように、遅延回路２の
入力部２Ａはトランスファゲート６４を介してインバー
タチェーン３３の初段のインバータ３４に入力されると
ともに、インバータ２７に入力される。

【００６０】インバータチェーン３３は１７個のインバ
ータ（１６個のインバータ３４＋１個のインバータ２
５）を直列に接続し、インバータ２５の出力をトランス
ファゲート６３を介して初段のインバータ３４の入力に
接続することにより構成される。すなわち、上記１７個
のインバータはループ接続される。１６個のインバータ
３４及びインバータ２５は電源制御線３９を制御入力に
共通に受け、それぞれの出力（初段のインバータ３４は
入力も）が、１７個の（差動）バッファＢ１〜Ｂ１７の
うち対応するバッファの一方入力に出力される。

【００６１】バッファＢ１〜Ｂ１７の他方入力は共通に
基準電圧Ｖｒを受ける。そして、バッファＢ１〜Ｂ１７
のうちＢｉ（ｉ＝１，３，…，１７）は非反転出力をマ
ルチプレクサＭｉのＡ入力に出力し反転出力をマルチプ
レクサＭｉのＢ入力に出力する。一方、バッファＢ１〜
Ｂ１７のうちＢｊ（ｊ＝２，４，…，１６）は反転出力
をマルチプレクサＭｊのＡ入力に出力し非反転出力をマ
ルチプレクサＭｊのＢ入力に出力する。

【００６２】マルチプレクサＭ１〜Ｍ１７は制御入力に
Ｉ／Ｏバッファ入力部５１ｅより得られる信号に基づ
き、Ａ入力及びＢ入力に得られる信号のうち一方の信号
をセレクタ５０に出力する。

【００６３】セレクタ５０はＩ／Ｏバッファ入力部５１
ａ〜５１ｄより得られる信号に基づき、マルチプレクサ
Ｍ１〜Ｍ１７の出力のうち、一の出力を遅延データＤＤ
Ｔとして出力する。

【００６４】テストモード関連信号入力部２８より得ら
れる信号はインバータ２４を介してトランスファゲート
６３のＮＭＯＳトランジスタのゲートに入力される。な
おテストモード関連信号入力部２８には、テストモード
端子１４より得られるテストモード信号ＳＴＭに基づき
内部で生成される信号が入力される。

【００６５】クロック入力部３８より得られる信号はバ
ッファ１８１を介してトランスファゲート３６のＮＭＯ
Ｓトランジスタのゲートに入力される。

【００６６】インバータ２７の出力はトランスファゲー
ト３６、ラッチ部６５を介してカウンタ３７に入力され
る。カウンタ３７は５個のＤフリップフロップ３７１〜
３７５間のＱ出力とクロック入力との直列接続により構
成され、ラッチ部６５の出力を初段のＤフリップフロッ
プ３７１のクロック入力に受ける。また、Ｄフリップフ
ロップ３７１〜３７５はそれぞれ自身の反転Ｑ出力がＤ
入力に接続される。

【００６７】データ入力部６９より得られる信号はバッ
ファ１８２を介してＤフリップフロップ６８１のＤ入力
に付与され、スキャンクロック入力部７０より得られる
信号はバッファ１８３を介してＤフリップフロップ６８
１〜６８５のクロック入力に共通に付与される。

【００６８】Ｄフリップフロップ６８１〜６８５はＱ出
力とＤ入力との直列接続により構成され、Ｄフリップフ
ロップ６８１〜６８５の反転Ｑ出力がトランスファゲー
ト６７１〜６７５を介してカウンタレジスタ４４のラッ
チ部４４１〜４４５にそれぞれラッチされる。

【００６９】テストモード関連信号入力部２８より得ら
れる信号がインバータ６６で反転されて、トランスファ
ゲート６７１〜６７５のＮＭＯＳトランジスタのゲート
に共通に付与される。

【００７０】ＥＸ−ＮＯＲゲート７１１〜７１５はそれ
ぞれカウンタ３７のＤフリップフロップ３７１〜３７５
のＱ出力を一方入力に受け、カウンタレジスタ４４のラ
ッチ部４４１〜４４５のラッチデータを他方入力に受け
る。

【００７１】ＡＮＤゲート４６はＥＸ−ＮＯＲゲート７
１１〜７１５の出力を受け、そのＡＮＤ演算結果をイン
バータ２６を介して、トランスファゲート４７のＮＭＯ
Ｓトランジスタのゲートに出力する。

【００７２】クロック入力部４５より得られる信号はバ
ッファ１８４、トランスファゲート４７、ラッチ部２３
を介してカウンタ部４３に与えられる。

【００７３】カウンタ部４３は、Ｑ出力とクロック入力
とが直列に接続された４個のＤフリップフロップ４３１
〜４３４により構成される。また、Ｄフリップフロップ
４３１〜４３４はそれぞれ自身の反転Ｑ出力とＤ入力と
が接続される。

【００７４】Ｄフリップフロップ４３１〜４３４のＱ出
力はそれぞれ可変抵抗部４１のＮＭＯＳトランジスタ４
０ａ〜４０ｄのゲートにそれぞれ付与される。ＮＭＯＳ
トランジスタ４０ａ〜４０ｄは電源と電源制御線３９と
の間に並列に設けられる。

【００７５】このような構成において、インバータチェ
ーン３３内の１６個のインバータ３４それぞれの信号伝
搬遅延時間（比較的小さな遅延時間）は電源制御線３９
の制御電位によって決定することができる。また、Ｉ／
Ｏバッファ入力部５１ａ〜５１ｅに与える信号によっ
て、マルチプレクサＭ１〜Ｍ１７のうちの一の出力を遅
延データＤＤＴとしてデータ端子５から出力させること
により比較的大きな遅延時間の変動を制御できる。

【００７６】図４及び図５で示した例では１７段のイン
バータチェーンを示しているが、遅延回路２による入力
部２Ａで得られた信号がインバータチェーン３３を経由
してトランスファゲート３６に到達する遅延時間Δｔ３
６を１．７ｎｓとした場合に、インバータチェーン３３
を伝搬するクロック信号が、トランスファゲート６３、
インバータ２７、トランスファゲート３６及びラッチ部
６５を介して、カウンタ３７で１７回カウントされれ
ば、インバータ３４の一段あたりの信号伝搬遅延時間は
１００ｐｓとなる。また、遅延時間Δｔ３６を５１０ｐ
ｓとして同様に１７回のクロック入力をカウンタ３７で
カウントすればインバータ３４の一段あたりの信号伝搬
遅延時間は３０ｐｓとなる。

【００７７】なお、インバータ２７の信号伝搬遅延時間
を無視できるレベルに設定したり、インバータ２７の信
号伝搬遅延時間を加味してカウンタ３７のカウント数を
決定するようにする等により、インバータ２７の存在に
よって生じる悪影響を取り除くことができる。

【００７８】遅延時間Δｔ３６はクロック入力部３８か
ら周期（２・Δｔ３６）のクロックを与えて、そのクロ
ックが“Ｈ”の期間（Δｔ３６）中（トランスファゲー
ト３６がオン状態）において、インバータチェーン３３
の所定のエッジ変化（“Ｈ”立ち上がり、あるいは
“Ｌ”立ち下がり）をカウンタ３７によってカウントさ
せることにより設定することができる。なお、カウンタ
３７にカウントさせる際、テストモード関連信号入力部
２８に“Ｌ”の信号を与えてトランスファゲート６３を
オン状態にしておく必要がある。

【００７９】カウンタレジスタ４４のラッチ部４４１〜
４４５にラッチされる設定カウント値は以下のようにし
て予め格納する。データ入力部６９より５ビットのシリ
アルデータをスキャンクロック入力部７０に与えるスキ
ャンクロックに同期させて順次入力することにより、Ｄ
フリップフロップ６８１〜６８５に５ビットシリアルデ
ータを書き込み、Ｄフリップフロップ６８１〜６８５に
書き込まれたデータがトランスファゲート６７１〜６７
５を介して、上記設定カウント値としてカウンタレジス
タ４４のラッチ部４４１〜４４５にラッチされる。な
お、カウンタレジスタ４４への設定カウント値の設定の
際、テストモード関連信号入力部２８に与える信号を
“Ｌ”にしてトランスファゲート６７１〜６７５をオン
状態にしておく必要がある。

【００８０】カウンタレジスタ４４への設定カウント値
が設定された後、クロック入力部４５から、クロック入
力部３８から周期（２・Δｔ３６）のクロックを与える
とともに、（２・Δｔ３６）の２倍以上の周期のクロッ
クをカウンタ設定クロック入力部４５から与えることに
より、カウンタ部４３のカウント値を“１”から１ずつ
繰り上げる。

【００８１】カウンタ３７でカウントされるカウント値
とカウンタレジスタ４４のカウント値が不一致の場合、
ＥＸ−ＮＯＲゲート７１１〜７１５のうちいずれかの出
力が“Ｌ”となるため、ＡＮＤゲート４６の出力は
“Ｌ”となり、ＡＮＤゲート４６の“Ｌ”がインバータ
２６で“Ｈ”に反転されてトランスファゲート４７のＮ
ＭＯＳトランジスタのゲートに付与されるため、カウン
タ部４３によるカウンタ設定クロック入力部４５から与
えられるクロックのカウント動作が続行される。

【００８２】カウンタ３７でカウントされるカウント値
とカウンタレジスタ４４の設定カウント値が一致した場
合、ＥＸ−ＮＯＲゲート７１１〜７１５のすべての出力
が“Ｈ”となるため、ＡＮＤゲート４６の出力は“Ｈ”
となるため、カウンタ部４３によるカウント動作が終了
し、電源制御線３９の制御電位が決定する。

【００８３】このように、電源制御線３９の制御電位を
決定しインバータチェーン３３の各インバータ３４の信
号伝搬遅延時間及びインバータ２４の信号伝搬遅延時間
が設定された後、テストモード関連信号入力部２８にテ
スト信号“Ｈ”を印加し、テストモード状態にする。こ
の状態では、遅延回路２の入力部２ＡにデータＤＡＴＡ
を印加することができ、データＤＡＴＡはインバータチ
ェーン３３の初段インバータ３４の入力部に伝達する。
上述したように、インバータチェーン３３の何段目のイ
ンバータ３４を選択するかは、Ｉ／Ｏバッファ入力部５
１ａ〜５１ｅに入力される信号によって決定される。

【００８４】このように、実施の形態４のＬＳＩにおけ
る遅延回路の第１の構成によれば、チップ内部で高分解
能の遅延時間でデータＤＡＴＡを遅延させて遅延データ
ＤＤＴを出力することができるため、実施の形態４の第
１の構成のＬＳＩに対して高精度なタイミング検証テス
トを実施することができる。

【００８５】マルチプレクサＭ１〜Ｍ１７は、遅延回路
２の入力部２Ａに印加された波形と同じ真理値あるいは
反転した真理値にするために設けられ、バッファＢ１〜
Ｂ１７の出力信号を適宜選択して出力する。また、テス
トモード時にテストモード関連信号入力部２８より得ら
れるテスト信号は“Ｈ”にすれば、トランスファゲート
６３はオフしインバータチェーン３３が自走することは
停止され、トランスファゲート６４はオンしデータＤＡ
ＴＡ１をインバータチェーン３３に伝達する。ラッチ部
６５はトランスファゲート３６がオフ状態のときにカウ
ンタ３７のＤフリップフロップ３７１のクロック入力が
不確定になることを避けるために設けられる。

【００８６】＜第２の構成＞図６及び図７は、実施の形
態４のＬＳＩにおける遅延回路２の第２の構成の内部構
成を示す回路図である。同図に示すように、インバータ
チェーン８３は１７個のインバータを（１６個の２出力
インバータＣ１〜Ｃ１６と１個のインバータ２５）直列
にループ接続することにより構成される。

【００８７】２出力インバータＣ１〜Ｃ１６のうち、Ｃ
ｉ（ｉ＝１，３，…，１５）は非反転出力をマルチプレ
クサＭｉのＡ入力に出力し、反転出力をマルチプレクサ
ＭｉのＢ入力に出力する。一方、２出力インバータＣ１
〜Ｃ１６のうち、Ｃｊ（ｊ＝２，４，…，１６）は反転
出力をマルチプレクサＭｊのＡ入力に出力し、非反転出
力をマルチプレクサＭｊのＢ入力に出力する。

【００８８】マルチプレクサＭ１〜Ｍ１６は制御入力に
Ｉ／Ｏバッファ入力部５１ｅより得られる信号に基づ
き、Ａ入力及びＢ入力に得られる信号のうち一方の信号
をセレクタ５０に出力する。

【００８９】各マルチプレクサＭ１〜Ｍ１６の出力はバ
ッファ８２を介してセレクタ５０に与えられる。セレク
タ５０はＩ／Ｏバッファ入力部５１ａ〜５１ｄより得ら
れる信号に基づき、バッファ８２を介して得られるマル
チプレクサＭ１〜Ｍ１６の出力のうち、一の出力を遅延
データＤＤＴとして出力する。

【００９０】なお、他の構成は、図４及び図５で示した
遅延回路２の第１の構成と同様である。このような構成
の遅延回路２を有する実施の形態４の第２の構成のＬＳ
Ｉは、実施の形態４の第１の構成のＬＳＩと同様、チッ
プ内部で高分解能の遅延時間でデータＤＡＴＡを遅延さ
せて遅延データＤＤＴを出力することができるため、実
施の形態４の第２の構成のＬＳＩに対して高精度なタイ
ミング検証テストを実施することができる。

【００９１】＜第３の構成＞なお、インバータチェーン
３３内の１６個のインバータ３４及びインバータ２５を
ループする遅延時間総和を、テスト時に入力部２Ａに入
力されるテストクロックの周期と同一時間に設定する
と、以下のようにセットアップタイム検証とともにホー
ルドタイム検証試験を行うことができる。

【００９２】上記遅延時間総和が上記テストクロックの
半周期以上の場合は、実質的にはテストクロックの位相
を（テストクロック周期−上記遅延時間総和）進めたこ
とになる。

【００９３】その結果、テストクロックをデータ端子５
に与えるだけで、テストクロックをテスタ等で出力する
場合に生じるテストクロックのタイミングスキューには
依存することなく、上記（テストクロック周期−上記遅
延時間総和）をホールドタイムとしたホールドタイム検
証試験を行うこともできる。

【００９４】このように、実施の形態４の第３の構成
は、インバータチェーン３３内の１６個のインバータ３
４及びインバータ２５をループする遅延時間総和を、テ
スト時に入力部２Ａに入力されるテストクロックの周期
と同一時間に設定することにより、セットアップタイム
検証は勿論、ホールドタイム検証用の遅延時間を設定す
ることもできる。

【００９５】＜＜実施の形態５＞＞ ＜第１の構成＞前述の実施の形態１から実施の形態４は
ＬＳＩチップ内部の改良、特にＩ／Ｏバッファセル内の
回路構成の改良について示してきたが、試験時に被試験
用ＬＳＩを搭載するＤＵＴボードの構成でも同様なこと
が実現できる。そこで、ＬＳＩ内部ではなく、ＬＳＩテ
スタ〜デバイス（ＬＳＩ）の端子（パッケージ、ＬＳＩ
チップのパッドでも構わない）間の信号伝搬経路上にタ
イミングディレイを設けたＤＵＴボード１が実施の形態
５である。

【００９６】図８は実施の形態５であるＤＵＴボードの
第１の構成を示す説明図である。同図に示すように、Ｌ
ＳＩテスタ５００のドライバ１００から出力された信号
は、ＤＵＴボード１０２Ａ上の（電磁）リレー１０１及
び伝送線路１０３を介してデバイス９９のデータ端子１
０５に伝達される。伝送線路１０３上には同軸ケーブル
１０４が設けられる。

【００９７】さらにＬＳＩテスタ５００のドライバ１０
０から出力された信号は、ＤＵＴボード１０２Ａ上のリ
レー１０１、伝送線路１０６及びリレー１１０を介して
デバイス９９のクロック端子１０７に伝達される。伝送
線路１０６上には同軸ケーブル１０８が設けられる。ま
た、ドライバ１０９の出力は伝送線路１１１に接続さ
れ、伝送線路１１１上に同軸ケーブル１１３が設けられ
る。

【００９８】このとき、クロック系の伝送線路１０６上
に設けられた同軸ケーブル１０８を、データ系の伝送線
路１０３上に設けられた同軸ケーブル１０４よりも、セ
ットアップタイムＴｓに相当する分長くする。セットア
ップタイムＴｓは例えば２００ｐｓ等が考えられる。

【００９９】なお、クロック端子１０８に接続していた
ＬＳＩテスタ５００のドライバ１０９の出力は、デバイ
ス９９の近傍に設けたリレー１１０により遮断される。
デバイス９９の近傍にリレー１１０を設ける理由は、Ｌ
ＳＩテスタ５００のドライバ１０９から出力される信号
の伝送線路１１１の浮遊容量１１２の容量負荷をなくす
ためである。なお、１１４，１１５はレシーバである。

【０１００】図９は実施の形態５の第１の構成のＤＵＴ
ボード１０２Ａを用いてデバイス９９に対してタイミン
グ検証を行う場合のテスト内容を示すタイミング図であ
る。

【０１０１】同図に示すように、ＬＳＩテスタ５００の
ドライバ１００の出力Ｓ１００が変化すると、信号Ｓ１
００が同軸ケーブル１０４を伝搬する遅延時間Ｔ１０４
遅れてデータ入力端子１０５に伝わり、信号Ｓ１００が
同軸ケーブル１０８を伝搬する遅延時間Ｔ１０８（＝Ｔ
１０４＋Ｔｓ）遅れてクロック端子１０７に伝わる。

【０１０２】したがって、セットアップタイムＴｓが
０．２ｎｓになるように同軸ケーブル１０４及び同軸ケ
ーブル１０８の長さを設定すれば、セットアップタイム
０．２ｎｓのタイミング条件で正確なタイミング検証を
実施の形態１のＬＳＩに対して行うことができる。

【０１０３】この際、ＤＵＴボード１０２Ａは、ＬＳＩ
テスタ５００から発生する同一の信号をリレー１０１に
よって２つに分岐してデバイス９９のデータ入力端子１
０５及びクロック端子１０７に付与しているため、ＬＳ
Ｉテスタ５００が発生する信号のタイミングスキュー、
ＤＵＴボード５１１の配線５１２が実施の形態５の第１
の構成のＤＵＴボード１０２Ａを用いたＬＳＩのタイミ
ング検証時に生じることはあり得ない。

【０１０４】その結果、実施の形態５の第１の構成のＤ
ＵＴボード１０２Ａにデバイス９９を用いてタイミング
検証を行うことにより、デバイスに対する高精度なタイ
ミング試験を行うことができる。

【０１０５】加えて、ＤＵＴボード１０２Ａ上で一度Ｄ
ＵＴボード上でリレーの設置、同軸ケーブルの長さ設定
をしてしまえば、物理的な電気長が固定される。量産工
場では温度が一定になるよう管理されており、テスト環
境下においてはタイミングが狂う要因がない。したがっ
て、量産時においてはいつも安定した時間差が実現で
き、高精度なタイミング検証試験が実現可能となる。ま
た、同軸ケーブルは長さを調整することにより、容易に
タイミング条件を変更することができる。

【０１０６】＜第２の構成＞図１０は実施の形態５であ
るＤＵＴボードの第２の構成を示す説明図である。同図
に示すように、ＬＳＩテスタ５００のドライバ１０９か
ら出力された信号は、ＤＵＴボード１０２Ｂ上のリレー
１２２、伝送線路１２０を介してデバイス９９のデータ
端子１０５に伝達される。伝送線路１２０上には同軸ケ
ーブル１２１が設けられる。

【０１０７】さらにＬＳＩテスタ５００のドライバ１０
９から出力された信号は、ＤＵＴボード１０２Ｂ上のリ
レー１２２、伝送線路１１１及びリレー１１０を介して
デバイス９９のクロック端子１０７に伝達される。伝送
線路１１１上には同軸ケーブル１１３が設けられる。

【０１０８】このとき、データ系の伝送線路１２０上に
設けられた同軸ケーブル１２１を、クロック系の伝送線
路１１１上に設けられた同軸ケーブル１１３よりも、ホ
ールドタイムＴｈに相当する分長くする。ホールドタイ
ムＴｈは例えば４００ｐｓ等が考えられる。

【０１０９】なお、データ入力端子１０５に接続してい
たＬＳＩテスタ５００のドライバ１００の出力は、デバ
イス９９の近傍に設けたリレー１２４により遮断され
る。デバイス９９の近傍にリレー１２４を設ける理由
は、ＬＳＩテスタ５００のドライバ１００から出力され
る信号の伝送線路１０３の浮遊容量１２３の容量負荷を
なくすためである。なお、１１４，１１５はコンパレー
タである。また、伝送線路１０６（同軸ケーブル１０
８）はスイッチ１１６，１１７によって確実に遮断され
る。

【０１１０】図１１は実施の形態５の第２の構成のＤＵ
Ｔボード１０２Ｂを用いてデバイス９９に対してタイミ
ング検証を行う場合のテスト内容を示すタイミング図で
ある。

【０１１１】同図に示すように、ＬＳＩテスタ５００の
ドライバ１０９の出力信号Ｓ１０９が変化すると、信号
Ｓ１０９が同軸ケーブル１２１を伝搬する遅延時間Ｔ１
２１遅れてデータ入力端子１０５に伝わり、信号Ｓ１０
９が同軸ケーブル１１３を伝搬する遅延時間Ｔ１１３
（＝Ｔ１２１−Ｔｈ）遅れてクロック端子１０７に伝わ
る。

【０１１２】したがって、ホールドタイムＴｈが０．４
ｎｓになるように同軸ケーブル１２１及び同軸ケーブル
１１３の長さを設定すれば、ホールドタイムＴｈ０．４
ｎｓのタイミング条件で正確なタイミング検証を実施の
形態１のＬＳＩに対して行うことができる。

【０１１３】その結果、実施の形態５の第２の構成のＤ
ＵＴボード１０２Ｂにデバイス９９を用いてタイミング
検証を行うことにより、第１の構成と同様、デバイスに
対する高精度なタイミング検証試験を行うことができ
る。

【０１１４】なお、実施の形態５の第２の構成は、スイ
ッチ１１６，１１７をオン状態にし、リレー１２４を伝
送線路１２０ではなく伝送線路１０３に接続し、リレー
１１０を伝送線路１１１ではなく伝送線路１０６に接続
することにより、第１の構成のようにセットアップタイ
ムＴｓのタイミング検証試験を行うことができる。

【０１１５】なお、セットアップタイムＴｓの試験時は
ドライバ１００の出力（データ系）を用い、ホールドタ
イムＴｈの試験時はドライバ１０９の出力（クロック
系）を用いるのは、データ系及びクロック系の一方にセ
ットアップとホールドと２種類の分岐（計４つの分岐）
をもたせると負荷が集中するためである。

【０１１６】＜＜実施の形態６＞＞ ＜構成＞図１２及び図１３は実施の形態６であるＤＵＴ
ボードの構成を示す説明図である。同図に示すように、
基本的な構成は図１０で示した実施の形態５の第２の構
成と同様である。以下、図１２及び図１３を参照して実
施の形態５の第２の構成と異なる点を中心に実施の形態
６のＤＵＴボード１０２Ｃについて述べる。

【０１１７】ＤＵＴボード１０２Ｃは、リレー１１０の
代わりにリレー１３３を設け、リレー１３３は、デバイ
ス９９のクロック端子１０７及び伝送線路１２９のうち
一方と、伝送線路１０６及び伝送線路１１１のうちの一
方とを接続制御する。

【０１１８】伝送線路１２９上にはリファレンス同軸ケ
ーブル１３１が設けられる。リファレンス同軸ケーブル
１３１の長さは、クロック端子１０７に入力されるクロ
ックのエッジ変化時にデータ入力端子１０５を介して取
り込まれるデータが出力されるまでの許容出力時間ＴＱ
（Ｃｌｏｃｋ ｔｏ Ｑ）に相当する長さに設定する。

【０１１９】また、リレー１３４によって伝送線路１３
８の接続先をデバイス９９のデータ出力端子１３７ある
いは伝送線路１２９に切り換えることができる。伝送線
路１３８上には同軸ケーブル１３５（遅延時間Ｔ１３
５）を設けられ、伝送線路１３８はＬＳＩテスタ５００
のコンパレータ１３０の入力及びドライバ１３６の出力
に接続される。他の構成は、図１０で示した実施の形態
５の第２の構成と同様である。

【０１２０】このような構成の実施の形態６のＤＵＴボ
ード１０２Ｃにデバイス９９を搭載して、デバイス９９
の出力時間を以下のようにしてテストする。

【０１２１】まず、図１２のように、リレー１３３によ
って伝送線路１１１と伝送線路１２９とを接続し、リレ
ー１３４によって伝送線路１２９と伝送線路１３８とを
接続した状態で、ドライバ１０９からクロックを供給す
る。そして、ドライバ１０９から供給されるクロックが
同軸ケーブル１１３、リファレンス同軸ケーブル１３１
及び同軸ケーブル１３５を介して得られる信号のエッジ
変化をコンパレータ１３０によって検出する。

【０１２２】すると、図１４に示すように、クロック端
子１０７に入力されるクロックの立ち上がり時刻ｔ０か
ら、参照遅延時間ＴＲ（許容出力時間ＴＱ＋Ｔ１３５）
遅れた時刻ｔ１にコンパレータ１３０によってデバイス
伝搬波形の立ち上がりを検出することができる。

【０１２３】次に、図１３に示すように、リレー１３３
によって伝送線路１１１とクロック端子１０７とを接続
し、リレー１３４によってデータ出力端子１３７と伝送
線路１３８とを接続し、リレー１０１によってドライバ
１００の出力と伝送線路１０３とを接続し、リレー１２
４によって伝送線路１０３とデータ入力端子１０５とを
接続した状態で、ドライバ１００からデータ、ドライバ
１０９からクロックをそれぞれ供給し、デバイス９９を
動作させる。

【０１２４】すると、図１４に示すように、クロック端
子１０７に入力されるクロックの立ち上がり時刻ｔ０か
ら、動作遅延時間ＴＡ（デバイス９９の出力時間＋Ｔ１
３５）遅れた時刻ｔ２にコンパレータ１３０によってデ
バイス伝搬波形の立ち上がりを検出することができる。

【０１２５】そして、時刻ｔ２と時刻ｔ１とを大小比較
して、ｔ２＜ｔ１の場合はデバイス９９の出力時間が許
容出力時間ＴＱより小さく設定されているため良品と判
定（ＰＡＳＳ）し、ｔ２＞ｔ１の場合はデバイス９９の
出力時間が許容出力時間ＴＱより大きくなっているため
不良品と判定（ＦＡＩＬ）する。

【０１２６】このように、実施の形態６では、クロック
端子１０７に付与すべきクロックを全く同一条件にし
て、時刻ｔ１と時刻ｔ２とを比較することにより、デバ
イス９９の出力時間の良否を正確に測定することができ
る。

【０１２７】なお、時刻ｔ１と時刻ｔ２とを同じコンパ
レータ１３０で検出するメリットは、異なるコンパレー
タを用いることにより生じるスキューのばらつきがな
く、クロックの立ち上がりエッジの精度はＬＳＩテスタ
５０９のタイミング最小分解でタイミング比較検証が可
能となることである。

【０１２８】＜デバイス内部具体例＞図１５は実施の形
態６のＤＵＴボード１０２Ｃを用いてデバイス９９に対
する試験を行う場合の具体例を示した説明図である。デ
バイス９９のチップ内でのバッファセル間の接続仕様を
示した図である。ＤＵＴボード上のリレーの接続仕様は
セットアップ検証試験時の状態を示している。

【０１２９】デバイス９９内の被試験Ｉ／Ｏバッファ
は、実際にユーザーが使用する入出力Ｉ／Ｏバッファ１
４０，１４１を用いて行うのが確実である。したがっ
て、図１５に示すように、ユーザーファンクションとテ
スト用と兼用できる仕様が理想である。

【０１３０】デバイス９９にテストモード端子１４２と
入出力バッファセル１４０、１４１の入力部ｃｎｔ１〜
ｃｎｔｎそれぞれとの間にＭＵＸ１４３を挿入する。各
ＭＵＸ１４３は一方入力はユーザーロジック１４５に接
続され、他方入力は制御信号（内部の固定電圧あるいは
外部から与えられる信号）が付与され、テストモード端
子１４２より得られる信号に基づき、一方入力あるいは
他方入力より得られる信号を入出力バッファセル１４
０、１４１それぞれの入力部ｃｎｔ１〜ｃｎｔｎに出力
する。

【０１３１】Ｉ／Ｏバッファセル１４０のＱ出力はバッ
ファ１４６を介してユーザーロジック１４５及びバッフ
ァ１４７の入力に与えられる。バッファ１４７の出力は
Ｉ／Ｏバッファセル１４１のＤ入力に与えられる。

【０１３２】このような構成のデバイス９９に対し、テ
ストモード端子１４２からＭＵＸ１４３の他方入力の選
択を指示する信号を与えることにより、Ｉ／Ｏバッファ
セル１４０，１４１が直結される。なお、上記制御信号
はＩ／Ｏバッファセル１４０，１４１がそれぞれＤ入力
をそのままＱ出力として出力できるように設定される。

【０１３３】このとき、ユーザーロジック１４５の演算
結果を無効にした状態となるため、デバイス９９を試験
に対応してデータ入力端子１０５に入力されるデータを
確実データ出力端子１３７からモニタすることができ
る。

【０１３４】すなわち、図１５で示した構成のデバイス
９９に対して、ユーザーロジック１４５にＩ／Ｏバッフ
ァセル１４０，Ｉ／Ｏバッファセル１４１を直結を指示
する信号を与えることなく（通常のＬＳＩには図１５に
示すようなＩ／Ｏバッファセル１４０，１４１間を直結
した配線はなされていない）、比較的容易にセットアッ
プタイム検証をモニタすることができる。

【０１３５】なお、ユーザーロジック１４５への配線容
量の負荷を減らすため、入力側のＩ／Ｏバッファセル１
４０と出力側のＩ／Ｏバッファセル１４１とをレイアウ
ト上できるだけ近くなるように配置する方が望ましい。
また、ユーザーロジック１４５への配線容量負荷が多少
増えるため信号波形の改善のため、バッファ１４６，１
４７を設けている。

【０１３６】＜＜実施の形態７＞＞図１６は実施の形態
７のＤＵＴボードの構成を示す説明図である。同図に示
すように、ＤＵＴボード１０２Ｄはデータ入力端子１０
５を終端抵抗１５０を介して定電圧源１５１に接続する
ことにより終端している。同様に、クロック端子１０７
を終端抵抗１５２を介して定電圧源１５３に接続するこ
とにより終端している。

【０１３７】このように、実施の形態７のＤＵＴボード
１０２Ｄは、デバイス９９のデータ入力端子１０５及び
クロック端子１０７を終端抵抗１５０及び１５２によっ
てそれぞれ終端するため、データ入力端子１０５及びク
ロック端子１０７に付与される信号の反射ノイズの発生
を防止することができる。

【０１３８】なお、終端抵抗１５０及び１５２は、反射
ノイズの発生の防止効果を高めるにはそれぞれの抵抗値
を伝送線路１０３及び伝送線路１０６の配線インピーダ
ンスと同程度に設定し、さらに、終端抵抗１５０及び１
５２をデバイス９９の端子１０５及び１０７の近傍（ソ
ケットのピンの近く）に配置することが望ましい。他の
構成は図８で示した実施の形態５の第１の構成と同様で
ある。

【０１３９】＜＜実施の形態８＞＞図１７は実施の形態
８のＤＵＴボードの構成を示す説明図である。同図に示
すように、ＬＳＩテスタ５００のドライバ１００から出
力された信号は、ＤＵＴボード１０２Ａ上のリレー１０
１及び伝送線路１０３を介してデバイス９９のデータ端
子１０５に伝達される。伝送線路１０３上には同軸ケー
ブル１０４が設けられる。

【０１４０】さらにＬＳＩテスタ５００のドライバ１０
０から出力された信号は、ＤＵＴボード１０２Ａ上のリ
レー１０１、伝送線路１０６及びリレー１１０を介して
差動第１クロック端子１６０に伝達される。伝送線路１
０６上には同軸ケーブル１０８が設けられる。なお、リ
レー１１０は伝送線路１０６及び伝送線路１１１の一方
と差動第１クロック端子１６０とを選択的に接続する。

【０１４１】このとき、クロック系の伝送線路１０６上
に設けられた同軸ケーブル１０８を、データ系の伝送線
路１０３上に設けられた同軸ケーブル１０４よりも、セ
ットアップタイムＴｓに相当する分長くする。

【０１４２】また、ドライバ１０９の出力は伝送線路１
１１に接続され、ドライバ１２５の出力は伝送線路１２
８と接続され、伝送線路１１１及び伝送線路１２８上に
は同軸ケーブル１１３及び１２７がそれぞれ設けられ
る。

【０１４３】リレー１５４は伝送線路１２８及び定電圧
源１５５のうちの一方と差動第２クロック端子１６１と
を選択的に接続する。なお、定電圧源１５５の電位Ｖ１
５５は“Ｈ”，“Ｌ”の中間電位にするのが望ましい。

【０１４４】このような構成の実施の形態８のＤＵＴボ
ード１０２Ｅにおいて、図１７に示すように、リレー１
１０によって伝送線路１０６と差動第１クロック端子１
６０とを接続し、リレー１５４によって定電圧源１５５
と差動第２クロック端子１６１とを接続して、デバイス
９８に対してタイミング検証を行う。

【０１４５】図１８は実施の形態８構成のＤＵＴボード
１０２Ｅを用いてデバイス９８に対してタイミング検証
試験を行う場合のテスト内容を示すタイミング図であ
る。

【０１４６】同図に示すように、ＬＳＩテスタ５００の
ドライバ１００の出力Ｓ１００が変化すると、信号Ｓ１
００が同軸ケーブル１０４を伝搬する遅延時間Ｔ１０４
遅れてデータ入力端子１０５に伝わり、信号Ｓ１００が
同軸ケーブル１０８を伝搬する遅延時間Ｔ１０８（＝Ｔ
１０４＋Ｔｓ）遅れて差動第１クロック端子１６０に伝
わる。

【０１４７】したがって、実施の形態８のＤＵＴボード
１０２Ｅは、実施の形態５の第１の構成と同様、セット
アップタイム０．２ｎｓのタイミング条件で正確なタイ
ミング検証をデバイス９８に対して行うことができる。

【０１４８】また、差動第２クロック端子１６１には電
位Ｖ１５５で固定されている。したがって、差動第２ク
ロック端子１６１のクロックエッジのスキュー（ＬＳＩ
テスタ５００のドライバ１０９とドライバ１２５の出力
との間におけるタイミングエッジのスキュー）を皆無に
することができ、より一層正確なタイミング検証をデバ
イス９８に対して行うことができる。

【０１４９】＜＜実施の形態９＞＞ ＜構成＞図１９は実施の形態９のＤＵＴボードの構成を
示す説明図である。同図に示すように、セットアップタ
イム検証試験モード時に、リレー１５６によってＤＵＴ
ボード１０２Ｆのデータ入力端子１０５及び終端抵抗１
５０を介して定電圧源１５１に接続することにより終端
している。

【０１５０】また、セットアップタイム検証試験モード
時に、リレー１５７，１５８によって差動第１クロック
端子１６０と差動第２クロック端子１６１との間に抵抗
素子１７０を介して接続するとともに、定電圧源１７１
を差動第２クロック端子１６１に接続している。

【０１５１】このように、実施の形態９のＤＵＴボード
１０２Ｆは、デバイス９９のデータ入力端子１０５を終
端抵抗１５０によって終端するとともに、差動第１クロ
ック端子１６０と差動第２クロック端子１６１との間を
抵抗素子１７０を介して接続することのより、データ入
力端子１０５、差動第１クロック端子１６０及び差動第
２クロック端子１６１に付与される信号の反射ノイズの
発生を防止することができる。

【０１５２】なお、終端抵抗１５０は反射ノイズの発生
の防止効果を高めるにはそれぞれの抵抗値を伝送線路１
０３の配線インピーダンスと同程度に設定し、抵抗素子
１７０は伝送線路１０６の配線インピーダンスにデバイ
ス９８の内部抵抗を加味した抵抗値に設定する方が望ま
しい。さらに、終端抵抗１５０及び抵抗素子１７０をデ
バイス９９の端子１０５及び１０７の近傍（ソケットの
ピンの近く）に配置することが望ましい。他の構成は図
１７で示した実施の形態８の構成と同様である。

【０１５３】図２０は、実施の形態９のＤＵＴボード１
０２Ｆを用いてデバイス９８に対するタイミング検証時
の伝送される信号の波形をシミュレーションする場合の
説明図である。同図に示すように、データ入力端子１０
５、差動第１クロック端子１６０及び差動第２クロック
端子１６１をそれぞれ第１〜第３の観測ポイントＰ１〜
Ｐ３として波形観測する。

【０１５４】＜シミュレーション結果＞図２０で示した
第１〜第３の観測ポイントＰ１〜Ｐ３でのシミュレーシ
ョン結果を図２１及び図２２に示す。図２１は差動第１
クロック端子１６０に印加されるクロックが比較的低速
な場合、図２２は差動第１クロック端子１６０に印加さ
れるクロックが比較的高速な場合のシミュレーション結
果を示している。

【０１５５】図２１において、Ｌ１１〜Ｌ１３が観測ポ
イントＰ１〜Ｐ３でのシミュレーション結果による波形
を示している。図２１に示すように、波形Ｌ１１，Ｌ１
２にリンギングや反射ノイズなど安定していることがわ
かる。また、波形Ｌ１３も安定した電位になっている。

【０１５６】図２２において、Ｌ２１〜Ｌ２３が観測ポ
イントＰ１〜Ｐ３でのシミュレーション結果による波形
を示している。図２２に示すように、波形Ｌ２１，Ｌ２
２にリンギングや反射ノイズなど安定していることがわ
かる。また、波形Ｌ２３も比較的安定した電位になって
いる。図２２からＬＳＩテスタ５００のドライバ１００
の出力として高速なクロックを分岐させてデータ入力端
子１０５及び差動第１クロック端子１６０に供給して
も、終端抵抗１５０及び抵抗素子１７０が効果的に反射
ノイズを抑えていることがわかる。

【０１５７】このように、実施の形態９のＤＵＴボード
１０２Ｆは、終端抵抗１５０及び抵抗素子１７０を設け
ることにより、高品質な信号を、高いタイミング精度
で、デバイス９８に印加することができる。

【０１５８】＜＜その他＞＞実施の形態５ないし実施の
形態９では、ドライバ１００の出力であるテスト信号等
をリレーを用いて分岐して２つの信号伝送線路を形成し
たが、リレーの代わりにＭＯＳトランジスタあるいはパ
ワースプリッタを用いて分岐してもよい。

【０１５９】リレー、ＭＯＳトランジスタを用いること
により、電気信号制御によって形成される信号伝送線路
の有効／無効が簡単に制御できる。一方、パワースプリ
ッタを用いれば分岐前後のインピーダンス整合がとれる
ため、データ入力端子やクロック端子に付与される信号
の反射ノイズの発生を抑制することができる。また、Ｍ
ＯＳトランジスタを用いれば高速に信号伝送線路の切換
を行うことができる。

【０１６０】また、実施の形態５〜実施の形態９では、
同軸ケーブルを用いて信号伝搬遅延時間を設定したが、
同軸ケーブルの代わりに所定の設定操作によって遅延時
間が設定可能なアクティブ遅延素子を用いても良い。

【０１６１】同軸ケーブルはその形成長を変更すること
により、アクティブ遅延素子は所定の設定操作を行うこ
とにより、比較的容易にその遅延時間を変更することが
できる。

【０１６２】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置の入出力バッファセルは、第
１の入力信号を所定の遅延時間遅延させて第１の遅延入
力信号を出力する遅延手段と、第１のテストモード信号
に基づき、第１の遅延入力信号及び第２の信号のうち一
方の信号を第１の選択信号として出力する第１の入力信
号選択手段と、第１の選択信号に基づき動作制御され、
第１の入力信号をバッファリング処理して内部信号を出
力する第１の内部信号出力手段とを備えている。

【０１６３】したがって、第１の遅延入力信号の選択を
指示する第１のテストモード信号及びテスト用の信号を
第１の入力信号として第１の入出力バッファに与えるテ
スト状態にすると、内部信号出力手段は第１の入力信号
が所定時間遅延された第１の遅延入力信号に基づき動作
制御され、第１の入力信号をバッファリング処理して内
部信号を出力する。

【０１６４】その結果、テスト用の信号を第１の入力信
号として与えるだけで、第１の入力信号をテスタ等で出
力する場合に生じる第１の入力信号のタイミングスキュ
ーには依存することなく、上記遅延時間をセットアップ
タイムとしたセットアップタイム検証試験を行うことが
できる。

【０１６５】請求項２記載の半導体装置は、内部信号を
バッファリング処理して出力信号を外部に出力する第２
の入出力バッファセルをさらに備えているため、上記テ
スト状態時に内部信号を出力信号として外部でモニタす
ることができる。

【０１６６】さらに、請求項３記載の半導体装置は、第
２のテストモード信号に基づき、信号処理済み信号の第
１及び第２の入出力バッファへの出力の有効／無効を制
御する信号制御手段をさらに備えているため、上記テス
ト状態時に第１及び第２の入出力バッファへの出力の無
効を指示する第２のテストモード信号を信号制御手段に
付与することにより、簡単に内部信号処理回路の影響を
受けないようにすることができる。

【０１６７】請求項４記載の半導体装置は、第２のテス
トモード信号に基づき、信号処理済み信号及び内部信号
のうち一方の信号を第２の選択信号として出力する第２
の信号選択手段と、第２の入力信号に基づき動作制御さ
れ、第２の選択信号をバッファリング処理して出力信号
を外部に出力する第２の入出力バッファセルとをさらに
備えている。

【０１６８】上記テスト状態時に内部信号の選択を指示
する第２のテストモード信号を第２の信号選択手段に付
与することにより、内部信号を出力信号として外部でモ
ニタすることができる。

【０１６９】また、通常時に信号処理済み信号の選択を
指示する第２のテストモード信号を第２の信号選択手段
に付与することにより、信号処理済み信号を出力信号と
して外部に出力することもできる。その結果、信号処理
済み信号及び内部信号を外部に出力するための出力端子
数を最小限に抑えることができる。

【０１７０】請求項５記載の半導体装置の遅延手段は、
複数のインバータそれぞれの信号伝搬遅延時間を制御す
るインバータ遅延時間制御手段と、複数のインバータの
出力のうち一の出力に関連した信号を第１の遅延入力信
号として選択的に出力するセレクタと備えている。

【０１７１】したがって、所定の遅延時間の比較的小さ
な変更をインバータ遅延手段による制御で行い、所定の
遅延時間の比較的大きな変更をセレクタによる選択処理
によって行うことができる。

【０１７２】請求項６記載の半導体装置は、比較手段に
よって奇数個のインバータの発振させて得られる発振信
号の所定期間内の発振回数と基準発振回数とを比較して
比較結果を出力させ、制御信号出力手段によって比較結
果に基づく上記信号伝搬遅延時間を決定している。

【０１７３】したがって、上記所定期間と上記基準発振
回数に基づき所定の遅延時間を精度良く設定することが
できる。

【０１７４】請求項７記載の半導体装置において、複数
のインバータの信号伝搬遅延時間の総計は、第１の入力
信号の周期と同じ時間に設定される。

【０１７５】したがって、所定の遅延時間が第１の入力
信号の半周期以上の場合は、実質的には第１の入力信号
の位相を（第１の入力信号の周期−所定の遅延時間）進
めたことになる。

【０１７６】その結果、テスト用の信号を第１の入力信
号として第１の入出力バッファセルに与えるだけで、第
１の入力信号をテスタ等で出力する場合に生じる第１の
入力信号のタイミングスキューには依存することなく、
上記（第１の入力信号の周期−所定の遅延時間）をホー
ルドタイムとしたホールドタイム検証試験を行うことも
できる。

【０１７７】この発明おける請求項８記載の試験ボード
における信号伝送線路形成手段は、第１のテストモード
時に、第１のテスト信号を第１の遅延手段を介して半導
体装置の第１の入力端子に付与する第１の信号伝送線路
を形成するとともに、第１のテスト信号を第２の遅延手
段を介して半導体装置の第２の入力端子に付与する第２
の信号伝送線路形成する。

【０１７８】したがって、第１の入力端子と第２の入力
端子には、第１及び第２の信号伝搬遅延時間の時間差を
セットアップタイムあるいはホールドタイムとしたタイ
ミング検証試験を行うことができる。このとき、第１の
テスト信号を第１のテスト信号をテスタ等で出力する場
合に生じる第１のテスト信号のタイミングスキューによ
る影響は受けないため、正確なタイミング検証試験を行
うことができる。

【０１７９】さらに、請求項９記載の試験ボードにおけ
る信号伝送線路形成手段は、第２のテストモード時に、
第２のテスト信号を第３の遅延手段を介して半導体装置
の第１の入力端子に付与する第３の信号伝送線路を形成
するとともに、第２のテスト信号を第４の遅延手段を介
して半導体装置の第２の入力端子に付与する第４の信号
伝送線路を形成する。

【０１８０】そして、第２の信号伝搬遅延時間は第１の
信号伝搬遅延時間よりも長く設定され、第４の信号伝搬
遅延時間は第３の信号伝搬遅延時間よりも長く設定され
る。

【０１８１】したがって、第１のテストモード時には、
第１及び第２の信号伝搬遅延時間の時間差をセットアッ
プタイムとしたタイミング検証試験を行うことができ、
第２のテストモード時には、第１及び第２の信号伝搬遅
延時間の時間差をホールドタイムとしたタイミング検証
試験を行うことができる。

【０１８２】また、第１及び第２のテストモード時に用
いる第１及び第２のテスト信号を異なるものにすれば、
第１及び第２のテスト信号を出力するテスタ等にかかる
負荷を分散することができる。

【０１８３】請求項１０記載の試験ボードにおける信号
伝送線路形成手段は、出力時間テスト用第１のモード時
に、第２のテスト信号を第４の遅延手段及び許容出力時
間遅延手段を介して得られる信号を第１の比較信号とし
て外部に出力可能な第１の出力時間テスト用信号伝送線
路を形成し、出力時間テスト用第２のモード時に、第１
及び第２のテスト信号を第３及び第４の遅延手段を介し
て第１及び第２の入力端子にそれぞれ接続する第２及び
第３の出力時間テスト用信号伝送線路を形成するととも
に、出力端子より得られる信号を第２の比較信号として
外部に出力可能な第４の出力時間テスト用信号伝送線路
を形成する。

【０１８４】したがって、出力時間テスト用第１及び第
２のモードを順次設定して、第２のテスト信号の信号変
化が第１の比較信号に現れる時間と、第２のテスト信号
の信号変化が第２の比較信号に現れる時間とを比較する
ことにより、半導体装置の出力時間が許容出力時間を満
足する良品か、満足しない不良品かを判定することがで
きる。

【０１８５】請求項１１記載の試験ボードにおける信号
伝送線路形成手段は、第１のテストモード時に、第１の
入力端子を第１の終端抵抗を介して終端するとともに、
第２の入力端子を第２の終端抵抗を介して終端するた
め、第１及び第２の入力端子に付与される信号の反射ノ
イズの発生を防止することができる。

【０１８６】請求項１２記載の試験ボードにおける信号
伝送線路形成手段は、第１のテストモード時に、第１の
テスト信号を第２の遅延手段を介して半導体装置の第２
の入力端子の第１の差動入力端子に接続するとともに、
第２の差動入力端子に固定電圧を付与するため、第２の
差動入力端子に付与される信号に生じるスキューをなく
すことができ、精度よくタイミング検証試験を行うこと
ができる。

【０１８７】請求項１３記載の試験ボードにおける信号
伝送線路形成手段は、第１のテストモード時に、第１の
入力端子を第１の終端抵抗を介して終端するとともに、
第１，第２の差動入力端子間を抵抗素子で接続するた
め、第１の入力端子並びに第１及び第２の差動入力端子
に付与される信号の反射ノイズの発生を防止することが
できる。

【０１８８】請求項１４記載の試験ボードにおいて第１
及び第２の信号伝送線路は、電磁リレー、トランジスタ
あるいはパワースプリッタを用いて第１のテスト信号か
らの伝送線路を２つに分岐させることにより形成され
る。

【０１８９】電磁リレー、ＭＯＳトランジスタを用いる
ことにより、電気信号制御によって第１及び第２の信号
伝送線路の有効／無効が簡単に制御できる。一方、パワ
ースプリッタを用いれば分岐前後のインピーダンス整合
がとれるため、第１及び第２の入力端子に付与される信
号の反射ノイズの発生を抑制することができる。

【０１９０】請求項１５記載の試験ボードにおいて、第
１及び第２の遅延手段は、長さによって遅延時間が決定
する同軸ケーブル、あるいは所定の設定操作によって遅
延時間が設定可能なアクティブ遅延素子を用いて形成さ
れる。

【０１９１】同軸ケーブルはその形成長を変更すること
により、アクティブ遅延素子は所定の設定操作を行うこ
とにより、比較的容易にその遅延時間を変更することが
でき、第１及び第２の信号伝搬遅延時間の可変設定を簡
単に行える。

【図面の簡単な説明】

【図１】 この発明の実施の形態１のＬＳＩのＩ／Ｏバ
ッファセルの内部構成を示す回路図である。

【図２】 実施の形態２のＬＳＩのＩ／Ｏバッファセル
の周辺の構成を示す説明図である。

【図３】 実施の形態３のＬＳＩのＩ／Ｏバッファセル
の周辺の構成を示す説明図である。

【図４】 実施の形態４のＬＳＩの遅延回路の第１の構
成を示す回路図である。

【図５】 実施の形態４のＬＳＩの遅延回路の第１の構
成を示す回路図である。

【図６】 実施の形態４のＬＳＩの遅延回路の第２の構
成を示す回路図である。

【図７】 実施の形態４のＬＳＩの遅延回路の第２の構
成を示す回路図である。

【図８】 実施の形態５のＤＵＴボードの第１の構成を
示す説明図である。

【図９】 実施の形態５の第１の構成のＤＵＴボードを
用いたテスト動作を示すタイミング図である。

【図１０】 実施の形態５のＤＵＴボードの第２の構成
を示す説明図である。

【図１１】 実施の形態５の第２の構成のＤＵＴボード
を用いたテスト動作を示すタイミング図である。

【図１２】 実施の形態６のＤＵＴボードの構成を示す
説明図である。

【図１３】 実施の形態６のＤＵＴボードの構成を示す
説明図である。

【図１４】 実施の形態６のＤＵＴボードを用いたテス
ト動作を示すタイミング図である。

【図１５】 実施の形態６のＤＵＴボードを用いてデバ
イスに対するテストを行う場合の具体例を示した説明図
である。

【図１６】 実施の形態７のＤＵＴボードの構成を示す
説明図である。

【図１７】 実施の形態８のＤＵＴボードの構成を示す
説明図である。

【図１８】 実施の形態８のＤＵＴボードを用いたテス
ト動作を示すタイミング図である。

【図１９】 実施の形態９のＤＵＴボードの構成を示す
説明図である。

【図２０】 実施の形態９のＤＵＴボードを用いたテス
ト動作のシミュレーション時の観測ポイント示す説明図
である。

【図２１】 実施の形態９のＤＵＴボードを用いたテス
ト動作のシミュレーション結果（低速クロック入力時）
を示すグラフである。

【図２２】 実施の形態９のＤＵＴボードを用いたテス
ト動作のシミュレーション結果（低速クロック入力時）
を示すグラフである。

【図２３】 ＬＳＩテスタを用いたＬＳＩの試験実施時
の構成を示す説明図である。

【図２４】 従来のＬＳＩのＩ／Ｏバッファセルの内部
構成を示す回路図である。

【図２５】 データとクロックとの間に生じるスキュー
を示したタイミング図である。

【符号の説明】

１，１５，１６ Ｉ／Ｏバッファセル、２ 遅延回路、
３ ＭＵＸ（マルチプレクサ）、３３ インバータチェ
ーン、５０ セレクタ、１０２Ａ〜１０２ＦＤＵＴボー
ド、１０４，１０８，１１３，１２１，１３１ 同軸ケ
ーブル。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 前記第１及び第２の入力信号並びに第１
   のテストモード信号を受け、前記第１の入力信号をバッ
   ファリング処理して内部信号を出力する第１の入出力バ
   ッファセルを有する半導体装置であって、 前記第１の入出力バッファセルは、 前記第１の入力信号を受け、前記第１の入力信号を所定
   の遅延時間遅延させて第１の遅延入力信号を出力する遅
   延手段と、 前記第１のテストモード信号に基づき、前記第１の遅延
   入力信号及び前記第２の信号のうち一方の信号を第１の
   選択信号として出力する第１の入力信号選択手段と、 前記第１の選択信号に基づき動作制御され、前記第１の
   入力信号をバッファリング処理して前記内部信号を出力
   する内部信号出力手段とを備える、半導体装置。
2. 【請求項２】 前記第２の入力信号に基づき動作制御さ
   れ、前記内部信号をバッファリング処理して出力信号を
   外部に出力する第２の入出力バッファセルをさらに備え
   る、請求項１記載の半導体装置。
3. 【請求項３】 前記内部信号に対して所定の信号処理を
   施して信号処理済み信号を出力する内部信号処理回路
   と、 第２のテストモード信号を受け、該第２のテストモード
   信号に基づき、前記信号処理済み信号の前記第１及び第
   ２の入出力バッファセルへの出力の有効／無効を制御す
   る信号制御手段とをさらに備える、請求項２記載の半導
   体装置。
4. 【請求項４】 前記内部信号に対して所定の信号処理を
   施して信号処理済み信号を出力する内部信号処理回路
   と、 第２のテストモード信号を受け、該第２のテストモード
   信号に基づき、前記信号処理済み信号及び前記内部信号
   のうち一方の信号を第２の選択信号として出力する第２
   の信号選択手段と、 前記第２の入力信号に基づき動作制御され、前記第２の
   選択信号をバッファリング処理して出力信号を外部に出
   力する第２の入出力バッファセルとをさらに備える、請
   求項１記載の半導体装置。
5. 【請求項５】 前記遅延手段は、 複数のインバータを直列に接続してなるインバータチェ
   ーンを備え、前記複数のインバータのうち初段のインバ
   ータの入力部に前記第１の入力信号を受け、 前記複数のインバータそれぞれの信号伝搬遅延時間を制
   御するインバータ遅延時間制御手段と、 前記複数のインバータの出力のうち一の出力に関連した
   信号を前記第１の遅延入力信号として選択的に出力する
   セレクタとを備える、請求項１記載の半導体装置。
6. 【請求項６】 前記複数のインバータの最終段のインバ
   ータの出力が初段のインバータの入力に接続されること
   により、前記複数のインバータはループ接続され、前記
   複数のインバータは３以上の奇数個のインバータを含
   み、 前記インバータ遅延時間制御手段は、 ループ接続された前記３以上の奇数個のインバータを発
   振させて得られる発振信号の所定期間内の発振回数と基
   準発振回数とを比較して、その比較結果を出力する信号
   比較手段と、 前記比較結果に基づき前記信号伝搬遅延時間を決定し、
   前記信号伝搬遅延時間を指示する制御信号を前記複数の
   インバータに与える制御信号出力手段とを含む、請求項
   ５記載の半導体装置。
7. 【請求項７】 前記複数のインバータの信号伝搬遅延時
   間の総計は、前記第１の入力信号の周期と同じ時間に設
   定される、請求項６記載の半導体装置。
8. 【請求項８】 第１及び第２の入力端子と、前記第２の
   入力端子より得られる信号に基づき動作制御され、前記
   第１の入力端子より得られる信号をバッファリング処理
   して内部信号を出力する入出力バッファセルとを少なく
   とも有する半導体装置の試験用の試験ボードであって、 前記試験ボードは、 第１の信号伝搬遅延時間で自身を伝搬する信号を遅延さ
   せる第１の遅延手段と、 前記第１の信号伝搬遅延時間とは異なる第２の信号伝搬
   遅延時間で自身を伝搬する信号を遅延させる第２の遅延
   手段と、 第１のテスト信号を受け、第１のテストモード時に、前
   記第１のテスト信号を前記第１の遅延手段を介して前記
   半導体装置の前記第１の入力端子に付与する第１の信号
   伝送線路を形成するとともに、前記第１のテスト信号を
   第２の遅延手段を介して前記半導体装置の前記第２の入
   力端子に付与する第２の信号伝送線路を形成する信号伝
   送線路形成手段とを備える、試験ボード。
9. 【請求項９】 前記第２の信号伝搬遅延時間は前記第１
   の信号伝搬遅延時間よりも長く設定され、 第３の信号伝搬遅延時間で自身を伝搬する信号を遅延さ
   せる第３の遅延手段と、 前記第３の信号伝搬遅延時間より短い第４の信号伝搬遅
   延時間で自身を伝搬する信号を遅延させる第４の遅延手
   段とをさらに備え、 前記信号伝送線路形成手段は、 第２のテスト信号をさらに受け、第２のテストモード時
   に、前記第２のテスト信号を前記第３の遅延手段を介し
   て前記半導体装置の前記第１の入力端子に付与する第３
   の信号伝送線路を形成するとともに、前記第２のテスト
   信号を前記第４の遅延手段を介して前記半導体装置の前
   記第２の入力端子に付与する第４の信号伝送線路を形成
   する、請求項８記載の試験ボード。
10. 【請求項１０】 前記半導体装置は、所定の条件設定時
    に前記第１の入力入力端子より得られる信号を論理的な
    信号処理を施すことなく出力可能な出力端子をさらに有
    し、 前記試験用ボートは、 第３の信号伝搬遅延時間で自身を伝搬する信号を遅延さ
    せる第３の遅延手段と、 前記第３の信号伝搬遅延時間と同一時間の第４の信号伝
    搬遅延時間で自身を伝搬する信号を遅延させる第４の遅
    延手段と、 所定の許容出力時間で自身を伝搬する信号を遅延させる
    許容出力時間遅延手段とをさらに備え、 前記信号伝送線路形成手段は、 第２のテスト信号をさらに受け、 出力時間テスト用第１のモード時に、前記第２のテスト
    信号を前記第４の遅延手段及び前記許容出力時間遅延手
    段を介して得られる信号を第１の比較信号として外部に
    出力可能な第１の出力時間テスト用信号伝送線路を形成
    し、 出力時間テスト用第２のモード時に、前記第１及び第２
    のテスト信号を前記第３及び第４の遅延手段を介して前
    記第１及び第２の入力端子にそれぞれ接続する第２及び
    第３の出力時間テスト用信号伝送線路を形成するととも
    に、前記出力端子より得られる信号を第２の比較信号と
    して外部に出力可能な第４の出力時間テスト用信号伝送
    線路を形成する、請求項８記載の試験ボード。
11. 【請求項１１】 前記信号伝送線路形成手段は、 前記第１のテストモード時に、前記第１の入力端子を第
    １の終端抵抗を介して終端するとともに、前記第２の入
    力端子を第２の終端抵抗を介して終端する、請求項８記
    載の試験ボード。
12. 【請求項１２】 前記第２の入力端子は第１及び第２の
    差動入力端子を含み、前記半導体装置は前記第１及び第
    ２の差動入力端子より得られる信号に基づき動作制御さ
    れ、 前記信号伝送線路形成手段は、 前記第１のテストモード時に、前記第１のテスト信号を
    前記第２の遅延手段を介して前記半導体装置の前記第２
    の入力端子の前記第１の差動入力端子に接続するととも
    に、前記第２の差動入力端子に固定電圧を付与する、 請求項８記載の試験ボード。
13. 【請求項１３】 前記信号伝送線路形成手段は、 前記第１のテストモード時に、前記第１の入力端子を第
    １の終端抵抗を介して終端するとともに、前記第１，第
    ２の差動入力端子間を抵抗素子で接続する、請求項１２
    記載の試験ボード。
14. 【請求項１４】 前記第１及び第２の信号伝送線路は、
    電磁リレー、ＭＯＳトランジスタあるいはパワースプリ
    ッタを用いて前記第１のテスト信号からの伝送線路を２
    つに分岐させることにより形成される、請求項８ないし
    請求項１３のうちいずれか１項に記載の試験ボード。
15. 【請求項１５】 前記第１及び第２の遅延手段は、長さ
    によって遅延時間が決定する同軸ケーブル、あるいは所
    定の設定操作によって遅延時間が設定可能なアクティブ
    遅延素子を用いて形成される、請求項８ないし請求項１
    ３のうちいずれか１項に記載の試験ボード。