CN115719601A - 译码驱动电路及其方法、字线译码电路及半导体存储器 - Google Patents

译码驱动电路及其方法、字线译码电路及半导体存储器 Download PDF

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CN115719601A CN202110972631.XA CN202110972631A CN115719601A CN 115719601 A CN115719601 A CN 115719601A CN 202110972631 A CN202110972631 A CN 202110972631A CN 115719601 A CN115719601 A CN 115719601A
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Abstract

本申请实施例提供了一种译码驱动电路及其方法、字线译码电路及半导体存储器，该译码驱动电路包括至少一个译码驱动单元，译码驱动单元包括第一级驱动电路和第二级驱动电路；其中，第一级驱动电路，用于接收使能控制信号、译码输入信号和驱动控制信号，并根据使能控制信号、驱动控制信号和译码输入信号，生成第一驱动信号和第二驱动信号；第二级驱动电路，用于根据第一驱动信号和第二驱动信号，生成目标字线驱动信号。这样，本申请实施例提供一种新的译码驱动电路，该译码驱动电路根据驱动控制信号对译码输入信号进行两级放大，不仅能够提高电路效率，而且节省电路面积，同时还能够提高DRAM的性能。

Description

译码驱动电路及其方法、字线译码电路及半导体存储器
技术领域
本申请涉及集成电路技术领域，尤其涉及一种译码驱动电路及其方法、字线译码电路及半导体存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成，不同的存储单元需要经由字线和位线进行选中操作。然而，目前的DRAM在相关字线的电路设计不合理，导致DRAM的性能有待提高。
发明内容
本申请提供了一种译码驱动电路及其方法、字线译码电路及半导体存储器，能够提高效率，节省面积。
本申请的技术方案是这样实现的：
第一方面，本申请实施例提供了一种译码驱动电路，该译码驱动电路包括至少一个译码驱动单元，译码驱动单元包括第一级驱动电路和第二级驱动电路；其中，
第一级驱动电路，用于接收使能控制信号、译码输入信号和驱动控制信号，并根据使能控制信号、驱动控制信号和译码输入信号，生成第一驱动信号和第二驱动信号；
第二级驱动电路，用于根据第一驱动信号和第二驱动信号，生成目标字线驱动信号。
第二方面，本申请实施例提供了一种译码驱动方法，应用于译码驱动电路，且译码驱动电路包括至少一个译码驱动单元，译码驱动单元包括第一级驱动电路和第二级驱动电路；该方法包括：
通过第一级驱动电路接收使能控制信号、译码输入信号和驱动控制信号，并根据使能控制信号、驱动控制信号和译码输入信号，生成第一驱动信号和第二驱动信号；
通过第二级驱动电路接收第一驱动信号和第二驱动信号，并根据第一驱动信号和第二驱动信号，生成目标字线驱动信号。
第三方面，本申请实施例提供了一种字线译码电路，字线译码电路包括字线驱动电路、反相主字线驱动电路和本地译码驱动电路；其中，字线驱动电路至少包括如第一方面的译码驱动电路。
第四方面，本申请实施例提供了一种半导体存储器，该半导体存储器包括如第三方面的字线译码电路。
本申请实施例提供了一种译码驱动电路及其方法、字线译码电路及半导体存储器，译码驱动电路包括至少一个译码驱动单元，译码驱动单元包括第一级驱动电路和第二级驱动电路；其中，第一级驱动电路，用于接收使能控制信号、译码输入信号和驱动控制信号，并根据使能控制信号、驱动控制信号和译码输入信号，生成第一驱动信号和第二驱动信号；第二级驱动电路，用于根据第一驱动信号和第二驱动信号，生成目标字线驱动信号。这样，本申请实施例提供了一种新的译码驱动电路，该译码驱动电路根据驱动控制信号对译码输入信号进行两级放大，不仅能够提高电路效率，而且节省电路面积，还提高了驱动性能。
附图说明
图1为本申请实施例提供的一种DRAM的局部结构示意图；
图2为本申请实施例提供的一种存储单元的结构示意图；
图3为本申请实施例提供的一种本地字线驱动单元的结构示意图；
图4为本申请实施例提供的一组本地字线驱动单元的结构示意图；
图5为本申请实施例提供的另一种DRAM的局部结构示意图；
图6为本申请实施例提供的又一种DRAM的局部结构示意图；
图7为相关技术提供的一种WLDV译码驱动单元的结构示意图；
图8为本申请实施例提供的一种WLRst译码驱动单元的结构示意图；
图9为本申请实施例提供的一种bMWL译码驱动单元的结构示意图；
图10为本申请实施例提供的一种译码驱动电路的结构示意图；
图11为本申请实施例提供的另一种译码驱动电路的结构示意图；
图12为本申请实施例提供的一种译码驱动电路的具体结构示意图；
图13为本申请实施例提供的另一种译码驱动电路的具体结构示意图；
图14为本申请实施例提供的一种译码驱动方法的流程示意图；
图15A为本申请实施例提供的一种短路缺陷检测的过程示意图；
图15B为本申请实施例提供的另一种短路缺陷检测的过程示意图；
图16A为本申请实施例提供的又一种短路缺陷检测的过程示意图；
图16B为本申请实施例提供的再一种短路缺陷检测的过程示意图；
图17为本申请实施例提供的一种字线译码电路的结构示意图；
图18为本申请实施例提供的一种半导体存储器的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本申请实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
动态随机存取存储器DRAM是计算机中常用的半导体存储器件，由许多重复的存储单元组成，不同的存储单元需要经由字线和位线进行选中操作。然而，目前的DRAM在相关字线的电路设计方面仍有缺陷.
参见图1，其示出了本申请实施例提供的一种DRAM的局部结构示意图。如图1所示，DRAM的核心是存储单元阵列(或称为Array阵列、Array Mat)、灵敏放大器(SenseAmplifier，SA)阵列、行译码及控制电路(XDEC)、列译码及控制电路(YDEC)、驱动电路(或称为SSA&Write Driver电路)和数据输入输出转换电路等；其中，一个DRAM可以包括多个存储单元阵列和多个灵敏放大器阵列。一般地，灵敏放大器阵列又可分为灵敏放大器奇阵列和灵敏放大器偶阵列。
存储单元阵列由大量的存储单元(或称为Cell)构成，通过字线(Word Line，BL)和位线(Bit Line)能够唯一选定一个存储单元。具体地，通过行译码及控制电路给出字线信号，以确定目标字线，通过列译码及控制电路给出位线信号(或称为CSL信号)，以确定目标位线，从而在存储器阵列中选择目标存储单元。另外，在以上过程中，灵敏放大器阵列起到信号放大的作用，驱动电路起到信号驱动的作用。
存储单元的结构包括多种，以1T1C结构的存储单元为例，参见图2，其示出了本申请实施例提供的一种存储单元的结构示意图。如图2所示，存储单元包括一个晶体管和一个电容，且晶体管的栅极连接到字线上，晶体管的漏极连接到位线上。
特别地，对于每个字线来说，均对应一个本地字线驱动单元(Local WL Driver，LWD)。参见图3，其示出了本申请实施例提供的一种本地字线驱动单元的结构示意图。如图3所示，每个本地字线驱动单元用于接收译码驱动电路输出的目标字线驱动信号(可以用WLDV信号表示)、反相主字线驱动信号(可以用bMWL信号表示)和本地译码驱动信号(可以用WLRst信号表示)，并输出字线信号(可以用WL信号表示)，以选中目标字线。根据行业相关技术标准，参见图4，其示出了本申请实施例提供的一组本地字线驱动单元的结构示意图。如图4所示，一般将4个本地驱动单元(LWD)作为一组，即本地驱动单元×4。在这里，WLDV<n>用于代表不同译码值的WLDV信号，其他信号类似，n为自然数。
参见图5，其示出了本申请实施例提供的另一种DRAM的局部结构示意图。如图5所示，存储单元阵列包括1024个字线和1024个本地驱动单元(LWD单元)，每一LWD单元对应连接一条字线，这些LWD单元放置在存储单元阵列的两侧。例如奇字线(即WLo)的本地驱动单元可以放置在左边，偶数字线(即WLe)的本地驱动单元可以放置在右边。
不同规格的存储器中字线的数量可以是不同的，按照行业习惯，一般以1024个字线为一个存储单元阵列(Array Mat)。具体地，针对一个Array Mat，对行译码及控制电路和存储阵列单元的关系进行说明。参见图6，其示出了本申请实施例提供的又一种DRAM的局部结构示意图。如图6所示，行译码及控制电路(XDEC)包括WLDV译码驱动单元、WLRst译码驱动单元和bMWL译码驱动单元，分别用于输出WLDV信号、WLRst信号和bMWL信号，以便于本地驱动单元根据以上三个信号选中目标字线。根据行业习惯，WLDV信号的译码值包括0～7，WLRst信号的译码值包括0～7，bMWL信号的译码值包括0～127。具体地，WLDV<0，2，4，6>与bMWL<0～127>进入存储单元阵列右侧的LWD单元驱动512个偶字线；WLDV<1，3，5，7>与bMWL<0～127>进入阵列子单元左侧的LWD单元驱动512个奇字线。
对于WLDV译码驱动单元，参见图7，其示出了相关技术提供的一种WLDV译码驱动单元的结构示意图。如图7所示，WLDV译码驱动单元的输入为译码输入信号和驱动控制信号(可以用WLDVEn信号表示)，一个Section共有8组WLDV译码驱动单元，分别对应WLDV<7：0>。
对于WLRst译码驱动单元，参见图8，其示出了本申请实施例提供的一种WLRst译码驱动单元的结构示意图。如图8所示，WLRst译码驱动单元的输入为译码输入信号和WLRstEn信号，一个Array Mat共有8组WLRst译码驱动单元，分别对应WLRst<7：0>。
对于bMWL译码驱动单元，参见图9，其示出了本申请实施例提供的一种bMWL译码驱动单元的结构示意图。如图9所示，bMWL译码驱动单元的输入为译码输入A信号、译码输入B信号、译码输入C信号和bMWLEn信号，一个Array Mat共有128组bMWL译码驱动单元，分别对应bMWL<127：0>。
在以上背景技术中，关于每个信号具体的来源、作用可参照现有技术，该部分内容与本申请实施例的技术方案并无关联，在此不做赘述。
从以上可以看出，在相关技术中，需要通过8组结构相同的WLDV译码驱动单元实现不同译码值的WLDV信号，导致电路面积大，电路传递效率不高，影响了DRAM的性能。
基于此，本申请实施例提供了一种译码驱动电路，该译码驱动电路包括至少一个译码驱动单元，译码驱动单元包括第一级驱动电路和第二级驱动电路；其中，第一级驱动电路，用于接收使能控制信号、译码输入信号和驱动控制信号，并根据使能控制信号、驱动控制信号和译码输入信号，生成第一驱动信号和第二驱动信号；第二级驱动电路，用于根据第一驱动信号和第二驱动信号，生成目标字线驱动信号。这样，基于本申请实施例所提供的新的译码驱动电路，不仅能够提高电路效率，而且节省电路面积，同时还能够提高DRAM的性能。
下面将结合附图对本申请各实施例进行详细说明。
在本申请的一实施例中，参见图10，其示出了本申请实施例提供的一种译码驱动电路10的结构示意图。如图10所示，译码驱动电路10包括至少一个译码驱动单元110，译码驱动单元110包括第一级驱动电路111和第二级驱动电路112：
第一级驱动电路111，用于接收使能控制信号、译码输入信号和驱动控制信号，并根据所述使能控制信号、所述驱动控制信号和所述译码输入信号，生成第一驱动信号和第二驱动信号；
第二级驱动电路112，与第一级驱动电路111的两个输出端连接，用于根据所述第一驱动信号和所述第二驱动信号，生成目标字线驱动信号。
需要说明的是，本申请实施例提供的译码驱动电路10应用于多种信号驱动场景，本领域技术人员可以将其进行灵活应用。为了方便说明，以下均以目标字线驱动信号(即前述的WLDV信号)为例进行解释，但是这并不构成对本申请实施例的限制。
根据前述内容，WLDV信号存在8个不同的译码值，即WLDV<7:0>。因此，译码驱动电路10包括至少一个译码驱动单元110，用于对应不同的译码值。具体地，每个译码驱动单元110包括第一级驱动电路111和第二级驱动电路112。在工作过程中，第一级驱动电路111用于接收译码输入信号和驱动控制信号，从而生成第一驱动信号和第二驱动信号；然后，第二级驱动电路112接收第一驱动信号和第二驱动信号，输出最终的目标字线驱动信号(即WLDV信号)。
进一步地，在一些实施例中，参见图11，其示出了本申请实施例提供的另一种译码驱动电路10的结构示意图。如图11所示，第二级驱动电路112可以包括第一开关管201和第二开关管201；
第二级驱动电路112，具体用于根据第一驱动信号控制第一开关管201的工作状态，根据第二驱动信号控制第二开关管202的工作状态；以及根据第一开关管201的工作状态和第二开关管202的工作状态，生成目标字线驱动信号。
需要说明的是，第二级驱动电路112由两个开关管构成，第一开关管201的工作状态由第一驱动信号控制，第二开关管202的工作状态由第二驱动信号控制，而第一开关管201和第二开关管202的工作状态决定了目标字线驱动信号的电平状态。
还需要说明的是，在一些实施例中，第二级驱动电路112，具体用于在第一开关管201处于开启状态且第二开关管202处于关闭状态的情况下，控制目标字线驱动信号为第一电平状态；或者
第二级驱动电路112，具体用于在第一开关管201处于关闭状态且第二开关管202处于开启状态的情况下，控制目标字线驱动信号为第二电平状态；或者
第二级驱动电路112，具体用于在第一开关管201处于关闭状态且第二开关管202处于关闭状态的情况下，控制目标字线驱动信号为第三电平状态。
需要说明的是，第二级驱动电路112的驱动原理如下：
情况一：若第一开关管201处于开启状态且第二开关管202处于关闭状态，则目标字线驱动信号为第一电平状态；
情况二：若第一开关管201处于关闭状态且第二开关管202处于开启状态，则目标字线驱动信号为第一电平状态；
情况三：若第一开关管201处于关闭状态且第二开关管202处于关闭状态，则目标字线驱动信号为第一电平状态。
示例性地，第一电平状态为高电平状态，第二电平状态为低电平状态，第三电平状态为Floating状态。
进一步地，在一些实施例中，如图11所示，第一开关管201的第一端与第一级驱动电路112的一输出端连接，用于接收第一驱动信号；第二开关管202的第一端与第一级驱动电路112的另一输出端连接，用于接收第二驱动信号；
第一开关管201的第二端与第一电源端连接，第二开关管202的第二端与接地端连接；
第一开关管201的第三端与第二开关管202的第三端连接，用于输出目标字线驱动信号。
需要说明的是，由于第一开关管201的第二端接第一电源端，所以第二开关管开启时，目标字线驱动信号会被拉高到较高电平，即处于高电平状态；反之，第二开关管201的第二端接地，所以第二开关管的开启时，目标字线驱动信号会被拉低到较低电平，即处于低电平状态。在第一开关管201和第二开关管202均关闭时，目标字线驱动信号会处于Floating状态，取决于具体的发生场景。
在本实施例中，开关管均为场效应管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET，简称MOS)。特别地，在图11中，第一开关管201和第二开关管202的电路符号是不相同的，说明两者是不同类型的器件。第一开关管201可以为P型沟道场效应管(PMOS)，第二开关管202可以N型沟道场效应管(NMOS)。在本申请实施例的后续说明中，针对场效应管，均以第一端指示栅极，第二端指示源极，第三端指示漏级。因此，对于PMOS来说，其右侧上端的管脚为第二端，其右侧下端的管脚为第三端；对于NMOS来说，其右侧上端的管脚为第三端，其右侧下端的管脚为第二端。
当然，由于电路器件的多样性，对于第一开关管201和第二开关管202，其完全可以采用其他电路器件或者电路器件组合予以实现，本申请实施例仅提供一种可行的相关方案，但该方案并不构成限制条件。
进一步地，在一些实施例中，译码驱动电路10还包括使能控制电路120，且使能控制电路120的输出端与第一级驱动电路111的输入端连接；其中，
使能控制电路120，用于根据驱动控制信号输出使能控制信号。
需要说明的是，如图11所示，译码驱动电路还包括使能控制电路120，该使能控制电路120辅助第一级驱动电路111完成第一级驱动。具体地，驱动控制信号会分别输入使能控制电路120和第一级驱动电路111，使能控制电路120先根据驱动控制信号，输出使能控制信号；然后，第一级驱动电路111根据使能控制信号和驱动控制信号共同对译码输入信号进行驱动控制，从而得到第一驱动信号和第二驱动信号；最后，第二级驱动电路112根据第一驱动信号和第二驱动信号输出目标字线驱动信号。
在一些实施例中，驱动控制信号包括第一驱动控制信号(可以用WLDVEn信号表示)和第二驱动控制信号(可以用WLDVEnN信号表示)，且第一驱动控制信号和第二驱动控制信号的电平状态相反，第一级驱动电路111包括第一控制电路和第二驱动电路。此时，
第一控制电路，用于根据第一驱动控制信号和使能控制信号对译码输入信号进行驱动控制，生成第一驱动信号；
第二控制电路，用于根据第一驱动控制信号、第二驱动控制信号和使能控制信号对译码输入信号进行驱动控制，生成第二驱动信号。
在一种具体的实施例中，如图11所示，使能控制电路包括第三开关管203，第一控制电路包括第四开关管204、第五开关管205和第六开关管206；其中，
第三开关管203的第一端和第四开关管204的第一端连接收第一驱动控制信号；第五开关管205的第一端和第六开关管206的第一端接收译码输入信号；第四开关管204的第三端、第五开关管205的第三端、第六开关管206的第三端均与第一级驱动电路111的一输出端连接，用于输出第一驱动信号；第三开关管203的第三端与第六开关管206的第二端之间连接，第三开关管203的第二端与接地端连接；第四开关管204的第二端与第二电源端连接，第五开关管205的第二端与第三电源端连接。
在另一种具体的实施例中，如图11所示，使能控制电路还包括第七开关管207和第八开关管208，第二控制电路包括第九开关管209、第十开关管210、第十一开关管211和第十二开关管212；其中，
第七开关管207的第一端和第十二开关管212的第一端接收第一驱动控制信号；第八开关管218的第一端和第九开关管209的第一端接收第二驱动控制信号；第十开关管210的第一端和第十一开关管211的第一端接收译码输入信号；第九开关管209的第三端、第十开关管210的第三端、第十一开关管211的第三端、第十二开关管212的第三端均与第二级驱动电路112的另一输出端连接，用于输出第二驱动信号；第八开关管208的第三端、第十开关管210的第二端和第十二开关管212的第二端之间连接，第七开关管207的第三端和第十一开关管211的第二端之间连接，第七开关管207的第二端与接地端连接，第八开关管208的第二端与第四电源端连接，第九开关管209的第二端与接地端连接。
在这里，第一电源端、第二电源端、第三电源端和第四电源端均是指能够输出稳定电压的电源端；其中，第一电源端、第二电源端、第三电源端和第四电源端分别连接的电源可以相同，也可以不相同；具体根据实际应用需求确定，本申请实施例不作具体限定。
如图11所示，控制使能信号是一个宽泛的概念，包含了第三开关管203、第七开关管207和第八开关管208的输出。
进一步地，在一些实施例中，在半导体存储器的一个Array Mat中，第一电源端可以包括第一类第一电源端和第二类第一电源端，译码驱动单元可以为第一类译码驱动单元或第二类译码驱动单元；其中，
第一类译码驱动单元共用第一类第一电源端，第二类译码驱动单元共用第二类第一电源端，且第一类译码驱动单元对应的字线与第二类译码驱动单元对应的字线呈奇偶相间分布。
需要说明的是，译码驱动单元可以分为第一类译码驱动单元或者第二类译码驱动单元，第一类译码驱动单元用于驱动奇字线，第二类译码驱动单元用于驱动偶字线。换句话说，一个译码驱动电路的译码驱动单元可以为第一类译码驱动单元，或者第二类译码驱动单元。
相应地，第一电源端可以包括第一类第一电源端和第二类第一电源端，所有的第一类译码驱动单元共用第一类第一电源端，所有的第二类译码驱动单元共用第二类第一电源端。这样，不仅节省了电源端的数量，还可以利用第一类第一电源端/第二类第一电源端进行故障定位(参见后续说明)。
示例性地，第一类第一电源端和第二类第一电源端的具体连接方式为：第一类第一电源端，与第一类译码驱动单元中第一开关管的第二端连接，用于为第一类译码驱动单元提供电源；第二类第一电源端，与第二类译码驱动单元中第一开关管的第二端连接，用于为第二类译码驱动单元提供电源。
另外，对于第一类第一电源端和第二类第一电源端来说，第一类第一电源端和第二类第一电源端分别连接的电源可以相同，也可以不相同；具体根据实际应用需求确定，本申请实施例也不作具体限定。
这样，第一类译码驱动单元，用于接收译码输入信号和驱动控制信号，生成第一类字线对应的目标字线驱动信号；第二类译码驱动单元，用于接收译码输入信号和驱动控制信号，生成第二类字线对应的目标字线驱动信号。
应理解，第一类字线和第二类字线呈奇偶相间分布，例如，第一类字线为奇字线，第二类字线为偶字线；或者第一类字线为偶字线，第二类字线为奇字线。
进一步地，在一些实施例中，在第一类译码驱动单元的数量和第二类译码驱动单元的数量均为两个及以上的情况下，在一个译码驱动电路10中，每两个第一类译码驱动单元共用一个使能控制电路120，或者每两个第二类译码驱动单元共用一个使能控制电路120。
需要说明的是，对于译码驱动电路10，可以使其中的每两个译码驱动单元共用使能控制电路120。应理解，由于前述已经存在第一电源端的共用，所以共用使能控制电路120的译码驱动单元最好也共用同一个第一电源端。
也就是说，译码驱动电路10可以包括一个使能控制电路120和两个第一类译码驱动单元；或者译码驱动电路10可以包括一个使能控制电路120和两个第二类译码驱动单元。另外，在一个译码驱动电路10中，不同的译码驱动单元接收的译码输入信号不同，从而能够输出不同的目标字线信号。。对于一半导体存储器中的一个Array Mat来说，可以根据实际应用需求设置多套译码驱动电路10。
另外，也可以控制每四个译码驱动单元共用使能控制电路。因此，在一些实施例中，在第一类译码驱动单元的数量和第二类译码驱动单元的数量均为四个及以上的情况下，在一个译码驱动电路10中，每四个第一类译码驱动单元共用一个使能控制电路120，或者每四个第二类译码驱动单元共用一个使能控制电路120。
也就是说，译码驱动电路10可以包括一个使能控制电路120和四个第一类译码驱动单元；或者译码驱动电路10可以包括一个使能控制电路120和四个第二类译码驱动单元。同样的，对于一半导体存储器中的一个Array Mat来说，可以根据实际应用需求设置多套上述的译码驱动电路10。
以目标字线译码信号存在8个不同的译码值(WLDV<7:0>)为例，以下对电路共用进行详细解释。
在一种情况下，参见图12，其示出了本申请实施例提供的一种译码驱动电路的具体结构示意图。应理解，在图12中虚线框电路在实际电路结构中存在两套，即第一类译码驱动单元×2，或者第二类译码驱动单元×2。
如图12所示，对于WLDV信号在半导体存储器中的一个Array Mat中包括四套译码驱动电路，每套译码驱动电路的输入信号为WLDVEn信号(相当于第一驱动控制信号)、译码输入信号和WLDVEnN信号(相当于第二驱动控制信号)；其中，
对于第一套译码驱动电路，包括一个使能控制电路和两个第一类译码驱动单元，用于输出WLDV<4,0>；
对于第三套译码驱动电路，包括一个使能控制电路和两个第一类译码驱动单元，用于输出WLDV<6,2>，且第一套译码驱动电路中的两个第一类译码驱动单元和第三套译码驱动电路中的两个第一类译码驱动单元共用第一类第一电源端(PWLDV0)；
对于第二套译码驱动电路，包括一个使能控制电路和两个第二类译码驱动单元，用于输出WLDV<5,1>；
对于第四套译码驱动电路，包括一个使能控制电路和两个第二类译码驱动单元，用于输出WLDV<7,3>，且第二套译码驱动电路中的两个第二类译码驱动单元和第四套译码驱动电路中的两个第二类译码驱动单元共用第二类第一电源端(PWLDV1)。
在另一种情况下，参见图13，其示出了本申请实施例提供的另一种译码驱动电路的具体结构示意图。应理解，在图13中虚线框电路在实际电路结构中存在四套，即第一类译码驱动单元×4，或者第二类译码驱动单元×4。
如图13所示，对于WLDV信号，在半导体存储器的一个Array Mat中包括两套译码驱动电路，每套译码驱动电路的输入信号为WLDVEn信号(相当于第一驱动控制信号)、译码输入信号和WLDVEnN信号(相当于第二驱动控制信号)；其中，
对于第一套译码驱动电路，包括一个使能控制电路和四个第一类译码驱动单元，用于输出WLDV<0，2，4，6>，且第一套译码驱动电路中的四个第一类译码驱动单元共用第一类第一电源端；
对于第二套译码驱动电路，包括一个使能控制电路和四个第二类译码驱动单元，用于输出WLDV<1，3，5，7>，且第二套译码驱动电路中的四个第二类译码驱动单元共用第二类第一电源端。
应理解，不同的共用形式会带来性能上的取舍，需要根据实际应用环境和测试需求进行设计。
在本申请实施例中，针对WLDV信号提供了一种全新的译码驱动电路，例如图12或者图13所示的电路结构，该译码驱动电路10包括至少一个译码驱动单元110，且每个译码驱动单元110中均包括两级驱动电路，第一级放大电路111根据使能控制信号、驱动控制信号对译码输入信号进行第一级放大，得到第一驱动信号和第二驱动信号，第二级放大电路111根据第一驱动信号和第二驱动信号生成目标字线驱动信号；另外，使能控制电路120和电源端被不同的译码驱动单元进行共用，从而提高电路效率，节省电路面积，最终提高DRAM的性能。
还需要说明的是，针对图11～图13，其中的第一开关管201、第二开关管202、第三开关管203、第四开关管204、第五开关管205、第六开关管206、第七开关管207、第八开关管208、第九开关管209、第十开关管210、第十一开关管211和第十二开关管212的类型为场效应MOS管；场效应MOS管的第一端为栅极端，场效应MOS管的第二端为源极端，场效应MOS管的第三端为漏极端。
进一步地，第一开关管201、第三开关管203、第四开关管204、第六开关管206、第七开关管207、第十一开关管211为PMOS，而第二开关管202、第五开关管205、第十开关管210、第八开关管208、第十二开关管212均为NMOS。
综上所述，如图10～13所示，本申请实施例提供了一个新的译码驱动电路，可以输出WLDV信号。对于半导体存储器中的一个Array Mat，共需要八组译码驱动单元110以输出WLDV<7:0>。
在每个WLDV译码驱动单元中，第一开关管201/第二开关管202组成基本的WLDV信号的最终级的驱动单元；第三开关管203/第四开关管204/第五开关管205/第六开关管206组成第一开关管201的控制、前级驱动；
第七开关管207/第八开关管208/第九开关管209/第十开关管210/第十一开关管211/第十二开关管212组成第二开关管202的控制、前级驱动；
特别地，第三开关管203/第七开关管207/第八开关管208(相当于使用控制电路)由每2个WLDV译码驱动单元/每4个WLDV译码驱动单元共用，从而节省面积，提高电路效率。
不同WLDV译码驱动单元第一开关管201的电源端也分2组，每4个WLDV译码驱动单元共用，即WLDV<0，2，4，6>共用一组；WLDV<1，3，5，7>共用一组，分别对应于存储单元阵列里面的奇偶字线。这样，通过奇偶字线分别控制，能够在测试的时候分别控制相邻的字线状态，分析漏电(Leakage)路径(参见后续内容)。
另外，译码驱动单元的输入包括WLDVEn0/WLDVEnN0(相当于驱动控制信号)和译码输入信号，这三个信号可以控制第一开关管201/第二开关管202的状态组合：(1)第一开关管201开启/第二开关管202关闭；(2)第一开关管201关闭/第二开关管202开启；(3)第一开关管201关闭/第二开关管202关闭，从而控制目标字线驱动信号的电平状态。
特别地，对于图12，在实际应用过程中，在正常工作的时候，WLDVEnN0＝WLDVEnN1＝WLDVEnN2＝WLDVEnN3＝0，LDVEn0＝WLDVEn1＝WLDVEn2＝WLDVEn3＝(假设为WLDVEn)，则WLDV<7:0>的状态由8位译码输入和WLDVEn信号来简单控制。
本申请实施例提供了一种译码驱动电路，译码驱动电路包括至少一个译码驱动单元，译码驱动单元包括第一级驱动电路和第二级驱动电路；其中，第一级驱动电路，用于接收使能控制信号、译码输入信号和驱动控制信号，并根据使能控制信号、驱动控制信号和译码输入信号，生成第一驱动信号和第二驱动信号；第二级驱动电路，用于根据第一驱动信号和第二驱动信号，生成目标字线驱动信号。这样，本申请实施例提供了一种新的译码驱动电路，该译码驱动电路根据驱动控制信号对译码输入信号进行两级放大，不仅能够提高电路效率，而且节省电路面积，还提高了驱动性能。
在本申请的另一实施例中，参见图14，其示出了本申请实施例提供的一种译码驱动方法的流程示意图。如图14所示，该方法可以包括：
S301：通过第一级驱动电路接收使能控制信号、译码输入信号和驱动控制信号，并根据使能控制信号、驱动控制信号和译码输入信号，生成第一驱动信号和第二驱动信号。
S302：通过第二级驱动电路接收第一驱动信号和第二驱动信号，并根据第一驱动信号和第二驱动信号，生成目标字线驱动信号。
需要说明的是，本申请实施例提供的译码驱动方法应用于前述的译码驱动电路，且译码驱动电路包括至少一个译码驱动单元，译码驱动单元包括第一级驱动电路和第二级驱动电路。
因此，通过第一级驱动电路接收使能控制信号、译码输入信号和驱动控制信号，并根据使能控制信号、驱动控制信号对译码输入信号进行驱动控制，生成第一驱动信号和第二驱动信号；然后，第二级驱动电路再根据第一驱动信号和第二驱动信号进行驱动控制，最终生成目标字线驱动信号。
还需要说明的是，译码驱动电路还包括使能控制电路，使能控制电路的输出端与第一级驱动电路的输入端连接。因此，在一些实施例中，该方法还可以包括：
通过使能控制电路根据驱动控制信号生成使能控制信号。
需要说明的是，前述的驱动控制信号分别输入到使能控制电路和第一级驱动电路中，使能控制电路先根据驱动控制信号进行使能控制处理，得到使能控制信号，然后第一级驱动电路根据驱动控制信号和使能控制信号对译码输入信号进行驱动控制，得到第一驱动信号和第二驱动信号。
具体地，驱动控制信号包括第一驱动控制信号和第二驱动控制信号，第一级驱动电路包括第一控制电路和第二控制电路。因此，在一些实施例中，所述通过第一级驱动电路接收使能控制信号、译码输入信号和驱动控制信号，并根据使能控制信号、驱动控制信号，生成第一驱动信号和第二驱动信号，可以包括：
通过第一控制电路接收第一驱动控制信号、使能控制信号和译码输入信号，并根据第一驱动控制信号和使能控制信号对译码输入信号进行驱动控制，生成第一驱动信号；
通过第二控制电路接收第一驱动控制信号、第二驱动控制信号、使能控制信号和译码输入信号，并根据第一驱动控制信号、第二驱动控制信号和使能控制信号对译码输入信号进行驱动控制，生成第二驱动信号；
在这里，第一驱动控制信号与第二驱动控制信号的电平状态不同。
还需要说明的是，第二级驱动电路包括第一开关管和第二开关管。因此，在一些实施例中，所述根据第一驱动信号和第二驱动信号，生成目标字线驱动信号，可以包括：
根据第一驱动信号控制第一开关管的工作状态；
根据第二驱动信号控制第二开关管的工作状态；
根据第一开关管的工作状态和第二开关管的工作状态，生成目标字线驱动信号。
需要说明的是，第一驱动信号能够控制第一开关管处于开启或者关闭状态，第二驱动信号能够控制第二开关管处于开启或者关闭状态。根据第一开关管和第二开关管的状态，目标字线驱动信号的电平状态不同。
在一种具体地实施例中，所述根据第一开关管的工作状态和第二开关管的工作状态，生成目标字线驱动信号，可以包括：
在第一开关管处于开启状态且第二开关管处于关闭状态的情况下，控制目标字线驱动信号为第一电平状态；或者，
在第一开关管处于关闭状态且第二开关管处于开启状态的情况下，控制目标字线驱动信号为第二电平状态；或者，
在第一开关管处于关闭状态且第二开关管处于关闭状态的情况下，控制目标字线驱动信号为第三电平状态。
需要说明的是，若第一开关管开启，第二开关管关闭，目标字线驱动信号处于第一电平状态；若第一开关管关闭，第二开关管开启，目标字线驱动信号处于第二电平状态，若第一开关管关闭，第二开关管关闭，目标字线驱动信号处于第三电平状态。在这里，第一电平状态为高电平状态，第二电平状态为低电平状态，第三电平状态为悬空Floating状态。
进一步地，目标字线驱动信号可以为WLDV信号，根据前述的相关背景技术内容(图1～图9)可知，WLDV信号、WLRst信号和bMWL信号共同用于确定WL信号，而WL信号用于选取字线，即WL信号能够控制字线的电平状态。换句话说，目标字线的电平状态包括高电平状态、低电平状态和Floating状态，而且目标字线的电平状态与目标字线驱动信号具有关联关系。
进一步地，在一些实施例中，译码驱动单元包括至少一个第一类译码驱动单元或至少一个第二类译码驱动单元；其中，
至少一个第一类译码驱动单元共用第一类第一电源端，至少一个第二类译码驱动单元共用第二类第一电源端，且第一类译码驱动单元对应的字线与第二类译码驱动单元对应的字线呈奇偶相间分布。
需要说明的是，根据前述内容，译码驱动电路包括至少一个译码驱动单元，这些译码驱动单元分别用于确定不同的目标字线译码信号，例如WLDV<7:0>，而WLDV<7:0>可以与bMWL<127:0>配合，用于选取不同的字线。
在此基础上，译码驱动单元可以为第一类译码驱动单元或者第二类译码驱动单元，且第一类译码驱动单元对应的字线与第二类译码驱动单元对应的字线呈奇偶相间分布。在这里，第一类译码驱动单元共用第一类第一电源端，第二类译码驱动单元共用第二类第一电源端。
换句话说，所有奇字线的第一类译码驱动单元共享一个第一电源端，所有偶字线的第一类译码驱动单元共享另一个第一电源端，从而可以对相邻字线进行不同的电源控制。由于这样的电路结构，本申请实施例还提供了一种字线缺陷的检测方法，以下为具体说明。
在一些实施例中，目标字线包括第一字线和待检测字线，且第一字线和待检测字线相邻；该方法还可以包括：
开启第一字线，使得第一字线处于高电平状态；
控制待检测字线由低电平状态变化为Floating状态；
若检测到待检测字线保存的数据发生变化，则确定待检测字线和第一字线之间存在短路缺陷。
需要说明的是，在存储单元阵列中取相邻的两根字线，分别称为第一字线和待检测字线。首先，开启第一字线，即第一字线处于高电平状态；然后，控制待检测字线由低电平状态变化为Floating状态。此时，如果待检测字线与第一字线之间存在短路缺陷，那么待检测字线会被第一字线拉高到高电平状态，此时待检测字线的电平状态保存的数据会发生变化。如此，可以检测出待检测字线和第一字线之间的制造缺陷。
在这里，第一字线和待检测字线可以是存储单元阵列中任意两个相邻的字线。
参见图15A，其示出了本申请实施例提供的一种短路缺陷检测的过程示意图。如图15A所示，Wlo<1>/Wle<2>/Wlo<2>在存储单元阵列中处于物理相邻(如图5所示)，以Wlo<1>或者Wlo<2>为待检测字线，Wle<2>为第一字线。
具体地，可以先依次正常写入这些字线不同的数据模式，然后仅开启Wle<2>(比如到3.5v)，下一步让Wlo<1>和Wlo<2>从低电位(比如-0.3v)开始处于Floating状态；如果Wlo<1>和Wle<2>之间有短路，则会被拉高，保存的数据也会跟随Wle<2>变化。如图15A所示，如果Wlo<1>和Wle<2>之间存在短路，则Wlo<1>的电平状态被拉高，那么Wlo<1>保存的数据也会跟随Wle<2>变化。这样，当工作人员检测到Wlo<1>保存的数据变化时，则可以确认Wlo<1>和Wle<2>之间存在制造故障。
如图15B所示，Wle<1>/Wle<2>/Wle<3>在存储单元阵列右侧的本地字线驱动单元内处于物理相邻状态(如图5所示)。以Wle<1>或者Wle<3>为待检测字线，Wle<2>为第一字线。同理，控制Wle<2>处于高电平状态(比如到3.5v)，控制Wlo<1>和Wlo<2>从低电位(比如-0.3v)开始处于Floating状态，若Wle<1>或者Wle<3>中保存的数据变化，则发生变化的字线与Wle<2>之间存在制造故障。
类似的，在一些实施例中，还可以利用以下方法进行故障检测：
关闭第一字线，使得第一字线处于低电平状态；
开启待检测字线，使得待检测字线处于高电平状态，并控制待检测字线由高电平状态处于Floating状态；
若检测到待检测字线的数据写入失败，则确定待检测字线和第一字线之间存在短路缺陷。
需要说明的是，本申请实施例还提供了另一种故障检测方法：
首先，关闭第一字线，即第一字线处于低电平状态；然后，开启待检测字线，控制待检测字线由高电平状态变化为Floating状态。此时，如果待检测字线和第一字线之间不存在短路，那么待检测字线应该持续为高电平状态(开启状态)，可以向待检测字线写入数据。但是，如果待检测字线和第一字线之间存在短路，那么待检测字线应该被拉低为低电平状态(关闭状态)，此时无法向待检测字线写入数据。如此，可以检测出待检测字线和第一字线之间的制造缺陷。
参见图16A，其示出了本申请实施例提供的又一种短路缺陷检测的过程示意图。如图16A所示，以Wle<2>为待检测字线，Wlo<1>和Wlo<2>为第一字线。首先，开启Wle<2>(比如到3.5v)，并控制Wle<2>由高电平状态转为Floating状态，此时由于Wlo<1>和Wlo<2>均未开启，所以均处于低电平状态。如果Wle<2>与Wlo<1>(也可以是Wle<2>和Wlo<2>)之间有短路，则Wle<2>会被拉低，即Wle<2>的开启状态失效，无法向其写入数据。如此，可以判断出Wle<2>是否存在制造缺陷。
如图16B所示，以Wle<2>为待检测字线，Wle<1>或者Wle<3>为第一字线。同理，控制Wle<2>由高电平状态(比如到3.5v)转为Floating状态，且Wle<1>或者Wle<3>为关闭状态。若无法向Wle<2>写入数据，则Wle<2>存在制造缺陷。
综上所述，通过本申请实施例提供的译码驱动方法，不仅可以提高译码驱动的效率，节省电路面积，还可以快速检测相邻字线是否存在制造缺陷。
本申请实施例提供了一种译码驱动方法，该方法应用于译码驱动电路，且译码驱动电路包括至少一个译码驱动单元，译码驱动单元包括第一级驱动电路和第二级驱动电路；通过第一控制电路接收第一驱动控制信号、信号和译码输入信号，并根据第一驱动控制信号和使能控制信号对译码输入信号进行驱动控制，生成第一驱动信号；通过第二控制电路接收第一驱动控制信号、第二驱动控制信号、使能控制信号和译码输入信号，并根据第一驱动控制信号、第二驱动控制信号和使能控制信号对译码输入信号进行驱动控制，生成第二驱动信号。这样，通过提供一种新的译码驱动电路，根据驱动控制信号对译码输入信号进行两级放大，能够提高电路效率，节省电路面积，还可以快速检测相邻字线是否存在制造缺陷，最终提高DRAM的性能。
在本申请的又一实施例中，参见图17，其示出了本申请实施例提供的一种字线译码电路40的结构示意图。如图17所示，该字线译码电路40包括字线驱动电路401(用于输出WLDV信号)、反相主字线驱动电路402(用于输出bMWL信号)和本地译码驱动电路(用于输出WLRst信号)；其中，字线驱动电路401至少包括前述的译码驱动电路10。
对于字线译码电路40，由于其包含前述的译码驱动电路10，该译码驱动电路根据驱动控制信号对译码输入信号进行两级放大，不仅能够提高电路效率，而且节省电路面积，还提高了驱动性能。
在本申请的再一实施例中，参见图18，其示出了本申请实施例提供的一种半导体存储器50的结构示意图。如图18所示，该半导体存储器50包括前述实施例任一项的字线译码电路40。
在一些实施例中，该半导体存储器50可以为DRAM。
在本申请实施例中，对于半导体存储器50，由于其包含字线译码电路40，根据驱动控制信号对译码输入信号进行两级放大，不仅能够提高电路效率，而且节省电路面积，同时还能够提高DRAM的性能。
在一些实施例中，该半导体存储器50为DRAM，且DRAM的规格符合DDR4或者DDR5。
以上，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。
需要说明的是，在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种译码驱动电路，其特征在于，所述译码驱动电路包括至少一个译码驱动单元，所述译码驱动单元包括第一级驱动电路和第二级驱动电路；其中，
所述第一级驱动电路，用于接收使能控制信号、译码输入信号和驱动控制信号，并根据所述使能控制信号、所述驱动控制信号和所述译码输入信号，生成第一驱动信号和第二驱动信号；
所述第二级驱动电路，用于根据所述第一驱动信号和所述第二驱动信号，生成目标字线驱动信号。
2.根据权利要求1所述的译码驱动电路，其特征在于，所述第二级驱动电路包括第一开关管和第二开关管；
所述第二级驱动电路，具体用于根据所述第一驱动信号控制所述第一开关管的工作状态，根据所述第二驱动信号控制所述第二开关管的工作状态；以及根据所述第一开关管的工作状态和所述第二开关管的工作状态，生成所述目标字线驱动信号。
3.根据权利要求2所述的译码驱动电路，其特征在于，
所述第二级驱动电路，具体用于在所述第一开关管处于开启状态且所述第二开关管处于关闭状态的情况下，控制所述目标字线驱动信号为第一电平状态；或者
所述第二级驱动电路，具体用于在所述第一开关管处于关闭状态且所述第二开关管处于开启状态的情况下，控制所述目标字线驱动信号为第二电平状态；或者
所述第二级驱动电路，具体用于在所述第一开关管处于关闭状态且所述第二开关管处于关闭状态的情况下，控制所述目标字线驱动信号为第三电平状态。
4.根据权利要求3所述的译码驱动电路，其特征在于，所述第一电平状态为高电平状态，所述第二电平状态为低电平状态，所述第三电平状态为悬空Floating状态。
5.根据权利要求2所述的译码驱动电路，其特征在于，
所述第一开关管的第一端与所述第一级驱动电路的一输出端连接，用于接收所述第一驱动信号；所述第二开关管的第一端与所述第一级驱动电路的另一输出端连接，用于接收所述第二驱动信号；
所述第一开关管的第二端与第一电源端连接，所述第二开关管的第二端与接地端连接；
所述第一开关管的第三端与所述第二开关管的第三端连接，用于输出所述目标字线驱动信号。
6.根据权利要求5所述的译码驱动电路，其特征在于，所述译码驱动电路还包括使能控制电路，且所述使能控制电路的输出端与所述第一级驱动电路的输入端连接；其中，
所述使能控制电路，用于根据所述驱动控制信号生成所述使能控制信号。
7.根据权利要求6所述的译码驱动电路，其特征在于，所述驱动控制信号包括第一驱动控制信号和第二驱动控制信号，所述第一级驱动电路包括第一控制电路和第二控制电路；其中，
所述第一控制电路，用于根据所述第一驱动控制信号和所述使能控制信号对所述译码输入信号进行驱动控制，生成所述第一驱动信号；
所述第二控制电路，用于根据所述第一驱动控制信号、所述第二驱动控制信号和所述使能控制信号对所述译码输入信号进行驱动控制，生成所述第二驱动信号；
其中，所述第一驱动控制信号与所述第二驱动控制信号的电平状态不同。
8.根据权利要求7所述的译码驱动电路，其特征在于，所述使能控制电路包括第三开关管，所述第一控制电路包括第四开关管、第五开关管和第六开关管；其中，
所述第三开关管的第一端和所述第四开关管的第一端接收所述第一驱动控制信号；所述第五开关管的第一端和所述第六开关管的第一端接收所述译码输入信号；
所述第四开关管的第三端、所述第五开关管的第三端、所述第六开关管的第三端均与所述第一级驱动电路的一输出端连接，用于输出所述第一驱动信号
所述第三开关管的第三端与所述第六开关管的第二端连接，所述第三开关管的第二端与接地端连接；所述第四开关管的第二端与第二电源端连接，所述第五开关管的第二端与第三电源端连接。
9.根据权利要求8所述的译码驱动电路，其特征在于，所述使能控制电路还包括第七开关管和第八开关管，所述第二控制电路包括第九开关管、第十开关管、第十一开关管和第十二开关管；其中，
所述第七开关管的第一端和第十二开关管的第一端接收所述第一驱动控制信号；所述第八开关管的第一端和所述第九开关管的第一端接收所述第二驱动控制信号；所述第十开关管的第一端和第十一开关管的第一端接收所述译码输入信号；
所述第九开关管的第三端、所述第十开关管的第三端、所述第十一开关管的第三端、所述第十二开关管的第三端均与所述第二级驱动电路的另一输出端连接，用于输出所述第二驱动信号；
所述第八开关管的第三端、所述第十开关管的第二端和所述第十二开关管的第二端连接，所述第七开关管的第三端和所述第十一开关管的第二端连接；所述第七开关管的第二端与接地端连接，所述第八开关管的第二端与第四电源端连接，所述第九开关管的第二端与接地端连接。
10.根据权利要求9所述的译码驱动电路，其特征在于，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管、所述第五开关管、所述第六开关管、所述第七开关管、所述第八开关管、所述第九开关管、所述第十开关管、所述第十一开关管和所述第十二开关管的类型为场效应MOS管；其中，
所述场效应MOS管的第一端为栅极，所述场效应MOS管的第二管为源极，所述场效应MOS管的第三端为漏极。
11.根据权利要求10所述的译码驱动电路，其特征在于，
所述第一开关管、所述第四开关管、所述第五开关管、所述第八开关管、所述第十开关管和所述第十二开关管的类型为P型沟道场效应MOS管；
所述第一开关管、所述第三开关管、所述第六开关管、所述第七开关管、所述第九开关管和所述第十一开关管的类型为N型沟道场效应MOS管。
12.一种译码驱动方法，其特征在于，应用于译码驱动电路，且所述译码驱动电路包括至少一个译码驱动单元，所述译码驱动单元包括第一级驱动电路和第二级驱动电路；所述方法包括：
通过所述第一级驱动电路接收使能控制信号、译码输入信号和驱动控制信号，并根据所述使能控制信号、所述驱动控制信号和所述译码输入信号，生成第一驱动信号和第二驱动信号；
通过所述第二级驱动电路接收所述第一驱动信号和所述第二驱动信号，并根据所述第一驱动信号和所述第二驱动信号，生成目标字线驱动信号。
13.根据权利要求12所述的译码驱动方法，其特征在于，所述译码驱动电路还包括使能控制电路，所述方法还包括：
通过所述使能控制电路根据所述驱动控制信号生成所述使能控制信号。
14.根据权利要求13所述的译码驱动方法，其特征在于，所述驱动控制信号包括第一驱动控制信号和第二驱动控制信号，所述第一级驱动电路包括第一控制电路和第二控制电路；
所述通过所述第一级驱动电路接收使能控制信号、译码输入信号和驱动控制信号，并根据所述使能控制信号、所述驱动控制信号和所述译码输入信号，生成第一驱动信号和第二驱动信号，包括：
通过所述第一控制电路接收所述第一驱动控制信号、所述使能控制信号和所述译码输入信号，并根据所述第一驱动控制信号和所述使能控制信号对所述译码输入信号进行驱动控制，生成所述第一驱动信号；
通过所述第二控制电路接收所述第一驱动控制信号、所述第二驱动控制信号、所述使能控制信号和所述译码输入信号，并根据所述第一驱动控制信号、所述第二驱动控制信号和所述使能控制信号对所述译码输入信号进行驱动控制，生成所述第二驱动信号；
其中，所述第一驱动控制信号与所述第二驱动控制信号的电平状态不同。
15.根据权利要求12所述的译码驱动方法，其特征在于，所述第二级驱动电路包括第一开关管和第二开关管，所述根据所述第一驱动信号和所述第二驱动信号，生成目标字线驱动信号，包括：
根据所述第一驱动信号控制所述第一开关管的工作状态；
根据所述第二驱动信号控制所述第二开关管的工作状态；
根据所述第一开关管的工作状态和所述第二开关管的工作状态，生成所述目标字线驱动信号。
16.根据权利要求15所述的译码驱动方法，其特征在于，所述根据所述第一开关管的工作状态和所述第二开关管的工作状态，生成所述目标字线驱动信号，包括：
在所述第一开关管处于开启状态且所述第二开关管处于关闭状态的情况下，控制所述目标字线驱动信号为第一电平状态；或者，
在所述第一开关管处于关闭状态且所述第二开关管处于开启状态的情况下，控制所述目标字线驱动信号为第二电平状态；或者，
在所述第一开关管处于关闭状态且所述第二开关管处于关闭状态的情况下，控制所述目标字线驱动信号为第三电平状态。
17.根据权利要求16所述的译码驱动方法，其特征在于，所述第一电平状态为高电平状态，所述第二电平状态为低电平状态，所述第三电平状态为悬空Floating状态。
18.根据权利要求17所述的译码驱动方法，其特征在于，目标字线的电平状态包括高电平状态、低电平状态和Floating状态；其中，所述目标字线的电平状态与所述目标字线驱动信号具有关联关系。
19.一种字线译码电路，其特征在于，所述字线译码电路包括字线驱动电路、反相主字线驱动电路和本地译码驱动电路；其中，所述字线驱动电路至少包括如权利要求1至11任一项所述的译码驱动电路。
20.一种半导体存储器，其特征在于，所述半导体存储器包括如权利要求19所述的字线译码电路。
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