KR100560579B1 - 동일한 뱅크에서 리프레시 및 액세스 동작을 가능하도록 하는 dram 아키텍쳐 - Google Patents

동일한 뱅크에서 리프레시 및 액세스 동작을 가능하도록 하는 dram 아키텍쳐 Download PDF

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Abstract

본 발명은 리프레시 시의 액세스의 로스 시간을 감소시키고, 통상의 액세스와 동시에 별도의 뱅크의 리프레시를 행하며, SRAM과 마찬가지로 취급할 수 있는 DRAM을 제공하는 것이다. 본 발명의 DRAM은, 리프레시의 실행을 지시하는 리프레시 지시 회로과, 리프레시하는 메모리 셀의 뱅크 어드레스를 지정하는 뱅크 회로과, 지정된 뱅크 내에서 리프레시하는 메모리 셀의 로우·어드레스를 지정하는 어드레싱 회로과, 리프레시 지시 회로으로부터 리프레시의 실행이 지시되면, 뱅크 회로에 지정된 뱅크 내의, 어드레싱 회로에 지정된 로우·어드레스의 메모리 셀을 리프레시하는 실행 회로을 포함하도록 구성하였다.
DRAM, 리프레시, 뱅크 어드레스, 로우 어드레스

Description

동일한 뱅크에서 리프레시 및 액세스 동작을 가능하도록 하는 DRAM 아키텍쳐{DRAM ARCHITECTURE ENABLING REFRESH AND ACCESS OPERATIONS IN THE SAME BANK}
본 발명은 뱅크를 구비한 DRAM 및 뱅크를 구비한 DRAM의 리프레시 방법에 관한 것이다.
DRAM에서는, RAS-Only=Refresh(통상의 리프레시) 이외에 RT(Refresh Timer)와 RAC(Row Address Counter)에 의하여, 정기적으로 로우·어드레스를 갱신하면서 순차 리프레시를 행하는 방식이 있다. 도 4에 그러한 구성도가 도시되어 있다. 뱅크가 다수인 경우, RAC는 리프레시하는 뱅크·어드레스 R-bank와 로우·어드레스 R-row를 지시한다. RAC로부터 출력된 뱅크·어드레스 R-bank는 BS(bank selector)에 입력되고, 로우·어드레스 R-row는 RS(row selector)에 입력된다. BS에는 AI(address input)에 입력된 액세스하는 뱅크·어드레스 bank가 입력되고, RS에는 AI에 입력된 액세스하는 로우·어드레스 row가 입력된다.
BS로부터는 뱅크·어드레스 R-bank, bank 중 어느 것인가가 출력되고, RS로부터는 로우·어드레스 R-row, row 중 어느 것인가가 출력된다. bank 및 row의 출력과 R-bank 및 R-row의 출력의 선택은 RT가 지시한다. RT는 타이머 회로를 포함하고, 소정 시간 간격으로 R-bank 및 R-row의 출력을 지시한다. 이 지시는 AI에 입력된 칼럼·어드레스가 입력되는 CE(column enable)에도 전송된다. CE는 R-bank 및 R-row의 출력이 지시되고 있는 동안에는, 칼럼·어드레스 column의 출력을 일시 중지한다.
액세스하는 뱅크, 로우·어드레스, 칼럼·어드레스와, 리프레시하는 뱅크·어드레스, 로우·어드레스 중 어느 쪽인가가 메모리·어레이에 전송된다. 칩 전체에 공통의 뱅크, 로우·어드레스를 전환하고 있기 때문에, 한 번에 1개의 뱅크밖에 액세스할 수 없다. 액세스되지 않고 있는 뱅크가 다수 있어도 그것들에 리프레시를 동시에 수행할 수는 없다. 리프레시를 수행할 때에는, 통상의 판독 및 기록의 액세스는 행해지지 않고, 리프레시가 우선하여 행해진다. 리프레시 시에는, 메모리의 가용성의 저하, 데이터·레이트의 저하가 발생한다.
본 발명의 목적은, 리프레시 시의 액세스의 로스 시간을 저감시키고, 통상의 액세스와 동시에 별도의 뱅크의 리프레시를 행하고, SRAM과 치환이 가능한 DRAM을 제공하는데 있다.
< 발명의 개시 >
본 발명의 DRAM의 요지로 하는 것은, 뱅크 어드레스와 로우·어드레스와 칼럼·어드레스로 지정된 메모리 셀에 액세스를 행하는 DRAM에 있어서, 리프레시의 실행을 지시하는 리프레시 지시 회로와, 리프레시하는 메모리 셀의 뱅크 어드레스를 지정하는 뱅크 회로와, 지정된 뱅크 내에서 리프레시하는 메모리 셀의 로우·어드레스를 지정하는 어드레싱 회로와, 리프레시 지시 회로로부터 리프레시의 실행이 지시되면, 뱅크 회로에 의해 지정된 뱅크 내의, 어드레싱 회로에 의해 지정된 로우·어드레스의 메모리 셀을 리프레시하는 실행 회로를 포함하는 것이다.
또, 본 발명의 DRAM의 리프레시 방법의 요지로 하는 것은, 뱅크 어드레스와 로우·어드레스와 칼럼·어드레스를 지정하여 메모리 셀에 액세스하는 DRAM의 리프레시 방법에 있어서, 리프레시의 실행을 지시하는 실행 지시 단계와, 리프레시하는 메모리 셀의 뱅크 어드레스를 지정하는 뱅크 지정 단계와, 지정된 뱅크 내에서 리프레시하는 메모리 셀의 로우·어드레스를 지정하는 어드레스 지정 단계와, 리프레시의 실행이 지시되면, 지정된 뱅크 내의 지정된 로우·어드레스의 메모리 셀을 리프레시하는 실행 단계를 포함하는 것이다.
도 1은 본 발명에 관한 DRAM의 일 구성예를 도시하는 블록도.
도 2는 도 1에서 도시하는 ZLC의 일 구성예를 도시하는 회로도.
도 3은 도 2에서 도시하는 회로도의 동작을 도시하는 타이밍·차트.
도 4는 종래의 DRAM의 일 구성예를 도시하는 블록도.
< 발명을 실시하기 위한 최량의 형태 >
다음에, 본 발명에 관한 DRAM 및 DRAM의 리프레시 방법의 실시예의 형태에 관하여 도면을 기초로 하여 상세하게 설명한다.
도 1에 도시된 바와 같이, 본 발명의 DRAM(10)은 리프레시의 실행을 지시하는 RTE(refresh timer & enable; 실행 지시 수단)와, 리프레시하는 메모리 셀의 뱅크 어드레스를 지정하는 BAC(bank address counter; 뱅크 회로)과, 지정된 뱅크 내에서 리프레시하는 메모리 셀의 로우·어드레스를 지정하는 ZLC(Z-line counter; 어드레스 지정 수단)와, RTE로부터 리프레시의 실행이 지시되면 BAC로 지정된 뱅크 내의, ZLC에 지정된 로우·어드레스의 메모리 셀을 리프레시하는 실행 수단을 포함한다.
BAC에는 리프레시하는 메모리 셀의 뱅크 어드레스를 보유하는 보유 수단과, RTE로부터 리프레시의 실행이 지시되면 보유 수단에 보유되어 있는 뱅크 어드레스를 갱신하는 수단이 포함된다.
ZLC는 뱅크 마다에 리프레시하는 메모리 셀의 로우·어드레스를 보유하는 보유 수단과, RTE로부터 리프레시의 실행이 지시되면 보유 수단에 보유되어 있는 로우·어드레스를 갱신하는 수단을 포함한다.
상기의 실행 수단은, 액세스하는 뱅크 어드레스와 리프레시하는 뱅크 어드레스와의 일치를 검출하는 수단인 BCRBI(bank compare & refresh bank indicator)와, 뱅크 어드레스의 일치에 기초하여 액세스하는 로우·어드레스 또는 리프레시하는 로우·어드레스를 선택하는 수단인 ZLS(Z-line selector)와, 리프레시하는 로우·어드레스가 선택되면 칼럼·어드레스의 지정을 일시적으로 중지하는 수단인 CP(column predecoder)를 포함한다.
본 발명의 DRAM(10)의 작용은, 액세스하는 로우·어드레스와 리프레시하는 로우·어드레스의 선택을 뱅크에 포함된 ZLS로 행한다. ZLS에는 ZLC로부터의 리프레시하는 로우·어드레스와, RP(row predecoder)로부터의 액세스하는 로우·어드레스가 입력된다. CP에는 액스세하는 칼럼·어드레스가 입력된다. ZLC는 리프레시하는 로우·어드레스를 보유하고, 리프레시을 행할 때마다 보유하고 있는 로우·어드레스를 갱신한다. RP, CP는 액세스하는 로우·어드레스, 칼럼·어드레스를 보유 할 수 있다.
RP, CP에 입력되는 로우·어드레스, 칼럼·어드레스는, AI(address input for bank, row & column)로부터 전송된다. AI에 입력된 뱅크 어드레스는 각 메모리·뱅크에 전송되고, 그 번호의 뱅크에 액세스가 행해진다. AI에 입력된 뱅크 어드레스는 BCRBI에도 전송된다. BCRBI에는 RTE로부터의 리프레시의 실행을 지시하는 신호와, BAC로부터의 리프레시하는 뱅크를 지시하는 신호가 입력된다. BCRBI는 액세스하는 뱅크와 리프레시하는 뱅크와의 일치를 검출한다. 뱅크의 일치의 검출 결과는 각 뱅크의 ZLC, CP에 전송된다.
뱅크의 일치가 검출되지 않는 경우에는, 리프레시하는 뱅크와 액세스하는 뱅크가 각각 지정된다. 리프레시하는 뱅크에서는, ZLC 및 CP에 신호가 입력되고, CP는 칼럼·어드레스의 출력을 일시 중지하며, ZLS는 ZLC에 보유되어 있는 로우·어드레스를 지정하고, 리프레시를 행한다. 액세스하는 뱅크에서는 RP로부터 ZLS를 개재하여 출력되는 로우·어드레스와, CP로부터 출력되는 칼럼·어드레스로 지정되는 메모리 셀에 액세스한다.
뱅크의 일치가 검출된 경우는, 동일한 뱅크에 액세스와 리프레시가 지시된다. ZLS는 리프레시하는 로우·어드레스를 선택하고, CP의 칼럼·어드레스 출력은 일시 중지되며, 리프레시가 행해진다. 리프레시가 행해지고 있는 동안에는 액세스하는 로우·어드레스, 칼럼·어드레스는 RP, CP에 보유된다. 리프레시가 완료되면 RP, CP로부터 액세스하는 로우·어드레스, 칼럼·어드레스가 출력되고, ZLS는 액세스하는 로우·어드레스를 선택하며, 액스세가 행해진다. BCRBI는 뱅크의 일치가 검출된 것을 메모리 콘트롤러에 알린다.
도 2 및 도 3에 도시된 바와 같이, 프리디코더(predecoder)는 어드레스의 2 비트의 TC를 사용하여, 4개의 Z-Line을 작성하고 있으며, 이 4개 중 하나만이 하이로 된다. 어드레스가 1비트 카운트 업되면, 하위 2개의 어드레스에 의한 Z-Line의 하이가 상위의 근처로 이동한다. 이 동작을 Z-Line의 하이를 리프레시 마다 돌려감으로써, 카운터로서 하고 있다.
도 2에는 하위 4 비트분이 도시되어 있고, 동일한 모양의 구성이, 필요한 로우·어드레스분인 것을 전제로 하고 있다. 리셋은 카운터에 선두 어드레스를 초기화하는 것이고, 어드레스로서는 어디에서부터 개시하여도 되지만, 각 2 비트의 최상위인 Z01/11 및 Z23/11의 리셋을 하이로 해서 래치한다. 최하위 2 비트에 의한 ZLC는 매 리프레시마다 카운트 업하지만, 그들보다 하위에서는 하위에 최상위가 하이인 경우만 카운트 업한다.
도 3에서는 Z23/00-11은 그 하위의 최상위인 Z01/11이 하이인 때에만 카운트 업하는 것으로 되도록 PH1' 및 PH2'가 동작한다. 따라서 초기치를 Z01/11 및 Z23/11이 하이로 되도록 선택한다. PH2 및 PH2'가 래치, PH1 및 PH1'가 트랜스퍼의 기능을 하는 비오버랩(non-overlap)의 클록이고, 도 4에 도시한 바와 같이 하이 레벨이, 최하위 2비트의 프리디코더의 0, 1에서는, Z01/11로부터 시작하여, Z01/00 및 Z01/01로 리프레시마다 카운트 업한다. 그 위의 2, 3에서는 Z01/11이 하이인 때에만 Z23/11로부터 Z23/00로 카운트 업하고 있다.
상술한 방식에서는 리프레시하는 뱅크 및 리프레시하는 타이밍은 메모리 칩 내에서 결정되지만, 이것들은 메모리 콘트롤러 내에 설정되고, 리프레시하는 뱅크와 판독 및 기록하기 위한 액세스의 뱅크가 중복되지 않는 모양으로 하는 것도 가능하다.
다음에, 이와 같은 DRAM을 사용한 리프레시 방법에 관하여 설명한다. 리프레시하는 뱅크를 지정하는 신호와, 외부로부터의 액세스에 의한 뱅크 어드레스, 로우·어드레스, 칼럼·어드레스는 각각 리프레시하는 또는 액세스해야 하는 뱅크에 전송된다. AI에 지정된 뱅크로의 액세스와 BAC로 지정된 뱅크의 리프레시가 동시에 행해진다.
만약, 리프레시하는 뱅크와 액세스하는 뱅크가 동일하다면, 그 뱅크에서는 리프레시를 우선해서 행한다. BCRBI로부터 메모리 콘트롤러에는 액세스의 실행이 1 사이클 지연되는 것이 통지된다. 리프레시가 행해지고 있는 동안에는, 로우·어드레스, 칼럼·어드레스는 RP 및 CP에 래치되고 있다. 리프레시가 종료하면, 곧 래치되어 있던 어드레스에 액세스를 개시한다.
이와 같이, 리프레시를 통상 액세스와 동시 병행하여 행하는 것이 가능하다. 리프레시하는 뱅크와 액세스하는 뱅크가 중복되면, 리프레시와 액세스를 순서대로 행한다. 이 때, 메모리 콘트롤러에는 액세스가 이 사이클 지연되는 것이 알려지고 있다. 리프레시 후에 동일 뱅크에 연속해서 액세스를 행하는 경우는, 그것들의 액세스·타이밍도 각각 1 사이클 지연시킨다. 리프레시에 의한 통상 액세스에의 영향을, 리프레시에 의한 1 사이클의 액세스 지연이라고 하는 가장 짧은 타임·로스로 억제하는 것이 가능하다. 뱅크 수가 많게 되면, 리프레시와 외부로부터의 액세 스가 동일한 뱅크에 중복되는 확률은 낮아지게 되기 때문에, 데이터 전송 레이트의 로스를 거의 0으로 하면서 리프레시를 행하는 것이 가능하다.
리프레시를 데이터·액세스와 거의 동시에 행하는 것이 가능하고, 외부에서 리프레시 동작을 인식할 수 없을 정도로 가능하다. 리프레시가 마치 행해지고 있지 않는 것처럼 보이기 때문에, SRAM과 동일한 모양으로 취급하는 것이 가능하다.
이상, 본 발명의 DRAM 및 DRAM의 리프레시 방법에 관하여 일 실시예를 설명했지만, 본 발명은 이들에 한정되는 것은 아니다. 본 발명은 그 취지를 일탈하지 않는 범위에서 당업자의 지식에 기초한 여러 가지 개량, 수정, 변형을 가한 양태로 실시하는 것이 가능한 것이다.
본 발명에 의하면, 리프레시와 통상의 액세스를 동시 진행되게 하는 것이 가능하다. 리프레시 동작에 의한 메모리 전송 레이트의 저하를 개선할 수 있다. 리프레시 동작을 외부에서 인식할 수 없을 정도로 하는 것이 가능하고, SRAM과 마찬가지로 취급할 수 있으며, SRAM과 치환하는 것이 가능하다.

Claims (7)

  1. 뱅크 어드레스, 로우·어드레스 및 칼럼·어드레스로 지정되는 메모리 셀에 액세스를 행하는 DRAM(dynamic random access memory)에 있어서,
    리프레시를 지시하는 리프레시 지시 회로,
    리프레시될 메모리 셀의 뱅크 어드레스를 지정하는 뱅크 회로,
    지정된 뱅크 내에서 리프레시될 메모리 셀의 로우·어드레스를 지정하는 어드레싱 회로 - 상기 어드레싱 회로는 상기 뱅크 내에 위치함 - 및
    상기 리프레시 지시 회로로부터 리프레시의 실행이 지시되면, 상기 지정된 뱅크 내의 지정된 로우·어드레스의 메모리 셀을 리프레시하는 실행 회로 - 상기 실행 회로는 상기 뱅크 내에 위치함 -
    을 포함하는 DRAM.
  2. 제1항에 있어서, 상기 뱅크 회로는,
    리프레시될 메모리 셀의 뱅크 어드레스를 보유하는 제1 래치 및
    상기 리프레시 지시 회로로부터 리프레시의 실행이 지시되면 상기 제1 래치에 보유되어 있는 상기 뱅크 어드레스를 갱신하는 제1 집적 회로를 포함하고,
    상기 어드레싱 회로는,
    리프레시될 상기 메모리 셀의 로우·어드레스를 보유하는 제2 래치 및
    상기 리프레시 지시 회로로부터 리프레시의 실행이 지시되면 상기 제2 래치에 보유되어 있는 로우·어드레스를 갱신하는 제2 회로를 포함하는 DRAM.
  3. 제1항에 있어서, 상기 리프레시 지시 회로는
    액세스될 상기 뱅크 어드레스와 리프레시될 상기 뱅크 어드레스를 비교하는 제3 회로 및
    리프레시될 상기 로우·어드레스가 선택된 경우에 컬럼 어드레스의 지정을 일시적으로 불가능하게 하는 제4 회로를 포함하고,
    상기 실행 회로는,
    상기 리프레시 지시 회로로부터의 출력에 기초하여 리프레시될 로우·어드레스 또는 액세스될 로우·어드레스를 선택하는 제5 회로를 포함하는 DRAM.
  4. 뱅크 어드레스, 로우·어드레스 및 칼럼·어드레스를 지정하여 메모리 셀에 액세스하는 DRAM의 리프레시 방법에 있어서,
    리프레시될 메모리 셀의 제1 뱅크를 지정하는 단계,
    상기 제1 뱅크의 어드레스와 액세스될 메모리 셀의 제2 뱅크 어드레스를 비교하는 단계,
    상기 제1 뱅크 내의 지정된 로우·어드레스의 메모리 셀을 리프레시하는 단계 및
    상기 제1 뱅크 어드레스와 상기 제2 뱅크 어드레스가 동일하다면, 상기 메모리 셀로의 액세스를 지연시키는 단계
    를 포함하는 DRAM 리프레시 방법.
  5. 제4항에 있어서, 상기 뱅크 지정 단계는
    리프레시될 메모리 셀의 뱅크 어드레스를 보유하는 제1 래치에 보유되어 있는 뱅크 어드레스를 판독하는 단계 및
    상기 판독 단계 후에 상기 제1 래치에 보유되어 있는 상기 뱅크 어드레스를 갱신하는 단계를 포함하고,
    상기 리프레시 단계는,
    리프레시될 메모리 셀의 로우·어드레스를 보유하는 제2 래치에 보유되어 있는 로우·어드레스를 판독하는 단계 및
    상기 판독 단계 후에 상기 제2 래치에 보유되어 있는 상기 로우·어드레스를 갱신하는 단계를 포함하는 DRAM 리프레시 방법.
  6. 제4항에 있어서, 상기 비교 단계는
    액세스될 뱅크 어드레스와 리프레시될 뱅크 어드레스와의 일치를 검출하는 단계,
    상기 뱅크 어드레스들 사이의 일치에 기초하여 액세스될 로우·어드레스 또는 리프레시될 로우·어드레스를 선택하는 단계 및
    리프레시될 로우·어드레스가 선택되면, 칼럼·어드레스의 지정을 일시적으로 중지하는 단계를 포함하는 DRAM 리프레시 방법.
  7. 제6항에 있어서, 상기 선택 단계는
    로우·어드레스를 선택 및 리프레시하는 단계,
    상기 리프레시 후에, 액세스될 로우·어드레스를 선택 및 액세스하는 단계 및
    상기 로우·어드레스에 대한 액세스가 지연되는 것을 메모리 콘트롤러에 통지하는 단계를 포함하는 DRAM 리프레시 방법.
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