JPH0512856A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 全アドレスの途中にある中間アドレスに、ラ
イト，リードアドレスを飛び越してアクセスできるよう
にする。しかも、アクセス方法が簡単で、メモリの端子
数も少なくてすむようにする。 【構成】 ライト用及びリード用ラインバッファメモリ
（１２，１４）と、ライト用及びリード用ラインアドレ
スポインタ（１１，１５）と、メモリセルのカラムアド
レスを指定するカラムアドレスポインタ（２１）とを用
いて、入力データＤinを、メモリセル（１３）に対して
書込み、読出す半導体メモリ装置であって、サブアドレ
スリセット信号（sub RSTW或いはsub RSTR）で前記ライ
ンアドレスポインタ（１１或いは１５）のアドレスをリ
セット可能にするとともに、前記サブアドレスリセット
信号（sub RSTW或いはsub RSTR）で前記カラムアドレス
ポインタ（２１）の指定するカラムアドレスを強制的に
所定数シフトアップするように構成したことにより、中
間アドレスへの速やかなアクセスを可能にしたものであ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えばメモリセル内に格
納されたデータの一部を書き換えたり読出したりする際
に、目標のアドレスに速やかにアクセスすることが可能
な半導体メモリ装置に関する。

【０００２】

【従来の技術】図５に従来の半導体メモリ装置の一例を
示す。この図において、１はデ―タの入力端子であり、
２はライト用のクロック信号（CKW)，アドレスリセット
信号(RSTW)，及びライトイネ―ブル信号(WE)、リ―ド用
のクロック信号（CKR)，アドレスリセット信号(RSTR)，
及びリ―ドイネ―ブル信号(RE)が入力される端子であ
る。また、３はデ―タの出力端子である。メモリ装置
は、書込みラインアドレスを指定するライトラインアド
レスポインタ１１と、入力データを書き込むライトライ
ンバッファメモリ１２と、データを記憶するメモリセル
１３と、記憶データを読出すリ―ドラインバッファメモ
リ１４と、読出しラインアドレスを指定するリ―ドライ
ンアドレスポインタ１５を備えている。さらに、データ
を出力する出力バッファアンプ１６と、ライトラインバ
ッファメモリ１２からメモリセル１３へのデータ転送許
可信号を発生する転送許可回路１７と、ライトラインバ
ッファメモリ１２からメモリセル１３へ、及びメモリセ
ル１３からリードラインバッファメモリ１４へのデータ
転送タイミングを与える転送パルス発生回路１８と、メ
モリセル１３に対して書込み・読出しのカラムアドレス
を与えるカラムアドレスポインタ１９と、アクセスクロ
ック発生器２０と、アンドゲートＡ1〜Ａnと、スイッチ
素子Ｓ11〜Ｓ1n，Ｓ21〜Ｓ2n，Ｓ31〜Ｓ3n，Ｓ41〜Ｓ4n
を備えている。

【０００３】上記メモリ装置の動作を説明する。入力デ
ータＤinは、まずライト側のラインバッファメモリ１２
に順次格納される。このときのラインバッファメモリ１
２上のアドレスはライトラインアドレスポインタ１１に
より順次指示される。ライトラインバッファメモリ１２
がデータで埋まると、転送許可回路１７で制御されるア
ンドゲートＡ1〜Ａnの出力に応じて所定の転送タイミン
グで本体のメモリセル１３に一気に転送される。このと
きの転送タイミング及びメモリセル１３上のライトカラ
ムアドレスは、メモリ内のアクセスクロック発生器２０
で独自に発生されるアクセスクロック(CKA）で動作して
いるカラムアドレスポインタ１９の指示により決定され
る。なお、ライトイネーブル信号(WE）により書込みが
禁止されているビットや、アドレスリセット信号（RST
W)のタイミングにより入力データＤinがライトラインバ
ッファメモリ１２に格納されていないビットについて
は、メモリセル１３への転送は禁止される。

【０００４】一方、メモリセル１３内のデータを読出す
ときは、カラムアドレスポインタ１９が指示するカラム
アドレスのデータの１ライン分を一気にリードラインバ
ッファメモリ１４に転送する。この時のリード側の転送
タイミングは、ライト側の転送タイミングとかち合わな
いようにアクセスクロック(CKA）に基づいてタイミング
管理される。リード側のリードラインバッファメモリ１
４に転送された読出しデータは、リードラインアドレス
ポインタ１５の指示に従って順次に読み出される。以上
のライト用，リード用ラインアドレスポインタ１１，１
５やカラムアドレスポインタ１９のアドレスは、ライト
用，リード用のアドレスリセット信号（RSTW，RSTR）が
入力されたときにゼロアドレスに設定され、その後はラ
イト用，リード用の１クロック（CKW，CKR）毎に１アド
レスずつ進むようになっている。また、両アドレスとも
一巡すると再びゼロに戻るようになっている。

【０００５】図６は図５におけるデータ配置状態の一例
を示す図である。この図ではライト用，リード用のライ
ンバッファメモリ１２，１４の容量が４ビット、メモリ
セル１３の容量が１６（＝４×４）ビットの場合のデー
タ配列をモデル化して示したものである。図６(a) は入
力端子１に順次入力されるデータＤinであり、図６(b)
は書込み時にライトラインバッファメモリ１２に格納さ
れるラインデータを示している。図６(c) はメモリセル
１３内に格納されたデータを示し、図６(d) は読出し時
にリードラインバッファメモリ１４に格納されるライン
データであり、図６(e) は出力端子３から順次出力され
るデータＤout を示している。図６(a)に示す如く順次
入力されたデータＤinはライトアドレスリセット信号(R
STW)を基準にして、図６(b) のようにライトラインバッ
ファメモリ１２に一旦格納された後、メモリセル１３内
に転送される（図６(c)）。読出すときは、図６(d)に示
すようにリードリセット信号(RSTR)を基準にして１ライ
ン毎にリードラインバッファメモリ１４に転送され、そ
の後順次に出力される（図６(e)）。

【０００６】ところで、上記のようなシーケンシャルな
アクセス動作を行う装置では、ランダムアクセス可能な
メモリ装置に比べて、アクセス方法が簡単でかつメモリ
装置として入力端子数が少なくてすむという利点があ
る。しかしながら、メモリセル内に格納されたデータの
一部のみ書き換える、あるいは読み出そうとすると、そ
のデータに対応した目標のアドレス分、ライト用，リー
ド用のクロックを入力しなければならず、アクセスする
のに時間がかかるため、そのメモリ装置の応用範囲が自
ずと限られていた。

【０００７】

【発明が解決しようとする課題】上記のごとく、従来の
メモリ装置では、メモリセル内の途中の中間アドレスを
アクセスすることは容易でなかった。

【０００８】そこで、本発明は中間アドレスに速やかに
アクセスする方法が簡単で、メモリの端子数も少なくて
すみ、しかもメモリの途中の中間アドレスに速やアクセ
スすることができる半導体メモリ装置を提供することを
目的とするものである。

【０００９】

【課題を解決するための手段】請求項１記載の本発明に
よる半導体メモリ装置は、シリアル入力データをライト
ラインアドレスポインタによって指定される所定ライン
単位のアドレスに順次蓄えるライトラインバッファメモ
リと、このライトラインバッファメモリに記憶されたデ
ータを前記ライン単位で前記カラムアドレスポインタで
指定されるカラムアドレスに蓄えるメモリセルと、この
メモリセルの記憶データを前記ライン単位で読出して蓄
えるリードラインバッファメモリと、このリードライン
バッファメモリに蓄えられたデータをリードラインアド
レスポインタによって順次アドレスを指定してシリアル
出力データとして読出す読出し手段と、入力データの書
込み時、前記ライトラインバッファメモリへの書込みが
１ライン分の途中のアドレスまで行われた段階で、ライ
トラインバッファメモリの記憶データを前記メモリセル
に記憶させると共に前記ライトラインアドレスポインタ
をリセットして、ライトラインバッファメモリに最初の
アドレスから引続き入力データの書込みを行わせる飛越
し書込み制御手段と、データの読出し時、前記リードア
ドレスポインタが１ラインの途中のアドレスを指定して
リードバッファメモリのそのアドレスのデータが読出さ
れた段階で、前記リードラインバッファメモリに前記メ
モリセルから新たなデータを読出すと共に前記リードラ
インアドレスポインタをリセットし、再びリードライン
バッファメモリの最初のアドレスから読出しを行わせる
飛越し読出し制御手段とを具備したことを特徴とするも
のである。

【００１０】請求項２記載の本発明による半導体メモリ
装置は、請求項１記載の半導体メモリ装置において、前
記飛越し書込み制御手段は、前記ライトラインバッファ
メモリの書込みが行われていないアドレスのデータが前
記メモリセルへ転送されることを禁止する書込み禁止手
段を備えていることを特徴とするものである。

【００１１】請求項３記載の本発明による半導体メモリ
装置は、シリアル入力データをライトラインアドレスポ
インタによって指定される所定ライン単位のアドレスに
順次蓄えるライトラインバッファメモリと、このライト
ラインバッファメモリに記憶されたデータを前記ライン
単位で前記カラムアドレスポインタで指定されるカラム
アドレスに蓄えるメモリセルと、このメモリセルの記憶
データを前記ライン単位で読出して蓄えるリードライン
バッファメモリと、このリードラインバッファメモリに
蓄えられたデータをリードラインアドレスポインタによ
って順次アドレスを指定してシリアル出力データとして
読出す読出し手段と、入力データの書込み時、前記ライ
トラインバッファメモリへの書込みが１ライン分の途中
のアドレスまで行われた段階で、前記ライトラインアド
レスポインタをリセットすると共に、前記メモリセルへ
の書込みを行うことなくそのカラムアドレスを強制的に
シフトさせ、前記ライトラインバッファメモリに引続き
最初のアドレスから１ライン分書込まれたデータを前記
メモリセルのシフトされたカラムアドレスに記憶させる
飛越し書込み制御手段とを具備したことを特徴とするも
のである。

【００１２】請求項４記載の本発明による半導体メモリ
装置は、シリアル入力データをライトラインアドレスポ
インタによって指定される所定ライン単位のアドレスに
順次蓄えるライトラインバッファメモリと、このライト
ラインバッファメモリに記憶されたデータを前記ライン
単位で前記カラムアドレスポインタで指定されるカラム
アドレスに蓄えるメモリセルと、このメモリセルの記憶
データを前記ライン単位で読出して蓄えるリードライン
バッファメモリと、このリードラインバッファメモリに
蓄えられたデータをリードラインアドレスポインタによ
って順次アドレスを指定してシリアル出力データとして
読出す読出し手段と、データの読出し時、前記メモリセ
ルのカラムアドレスを強制的にシフトさせて当該カラム
アドレスのデータを前記リードラインバッファメモリに
読出し、前記リードラインアドレスポインタで順次アド
レスを指定して読出す飛越し読出し制御手段とを具備し
たことを特徴とするものである。

【００１３】

【作用】本発明によれば、ライト用或いはリード用のサ
ブアドレスリセット信号が入力されたときは、ライト用
或いはリード用ラインアドレスポインタのアドレスを初
期状態に戻すと共に、カラムアドレスポインタのアドレ
スをシフトアップするので、ライト用或いはリード用の
サブアドレスリセット信号を入力するのみで、途中の中
間アドレスに飛び越してライトあるいはリード動作を行
うことができ、目標とするアドレスに速やかにアクセス
することができる。

【００１４】

【実施例】以下、図示の実施例を説明する。図１は本発
明の一実施例の半導体メモリ装置を示すブロック図であ
る。

【００１５】図１において、図５と同一部分には同符号
を付して説明する。１はデ―タの入力端子であり、２は
ライト用のクロック信号（CKW)，アドレスリセット信号
(RSTW)，及びライトイネ―ブル信号(WE)、リ―ド用のク
ロック信号（CKR)，アドレスリセット信号(RSTR)，及び
リ―ドイネ―ブル信号(RE)が入力される端子である。ま
た、３はデ―タの出力端子である。さらに、本実施例で
は、ライト用のサブアドレスリセット信号（sub RSTW）
を入力する端子４と、リード用のサブアドレスリセット
信号（sub RSTR）を入力する端子５が設けられている。
データを記憶するメモリセル１３の入力側には、入力デ
ータＤinを１ライン分ずつメモリセル１３に書き込むた
めのライトラインバッファメモリ１２が配置され、また
メモリセル１３の出力側には、記憶データを１ライン分
ずつ読出すためのリードラインバッファメモリ１４が配
置されている。ライトラインバッファメモリ１２とメモ
リセル１３間には、メモリセル１３へのデータ転送タイ
ミングを与えるスイッチ素子Ｓ21〜Ｓ2nが配置され、ま
たメモリセル１３とリードラインバッファメモリ１４間
には、メモリセル１３からデータを読出すタイミングを
与えるスイッチ素子Ｓ31〜Ｓ3nが配置されている。前記
ライトラインバッファメモリ１２には入力データＤinが
スイッチ素子Ｓ11〜Ｓ1nを介して入力されるようになっ
ており、スイッチ素子Ｓ11〜Ｓ1nの各ゲートにはライト
ラインアドレスポインタ１１の各出力が接続している。
ライトラインアドレスポインタ１１は、スイッチ素子Ｓ
11〜Ｓ1nのゲートにオン信号を順次供給することによっ
て、ライトラインバッファメモリ１２への入力データの
書込みアドレスを順次指定する。前記リードラインバッ
ファメモリ１４からはスイッチ素子Ｓ41〜Ｓ4nを介して
出力データが順次取り出されるようになっており、スイ
ッチ素子Ｓ41〜Ｓ4nの各ゲートにはリードラインアドレ
スポインタ１５の各出力が接続している。リードライン
アドレスポインタ１５は、スイッチ素子Ｓ41〜Ｓ4nのゲ
ートにオン信号を順次供給することによって、リードラ
インバッファメモリ１４から出力バッファアンプ１６へ
読出すデータのアドレスを順次指定する。前記ライトラ
インアドレスポインタ１１に対しては、ライト用クロッ
ク(CKW) を供給する一方、アドレスリセット信号(RSTW)
及びサブアドレスリセット信号(sub RSTW)をオアゲート
Ｏ1を通して供給するようにしている。また、前記スイ
ッチ素子Ｓ21〜Ｓ2nの各ゲートに対しては、転送許可回
路１７からの転送許可信号及び転送パルス発生回路１８
からの転送パルスをアンドゲートＡ1 〜Ａn を通して供
給するようにしている。前記スイッチ素子Ｓ31〜Ｓ3nの
各ゲートに対しては、転送パルス発生回路１８から転送
パルス（データ転送タイミング信号）を供給するように
している。前記リードラインアドレスポインタ１５に対
しては、リード用クロック(CKR) を供給する一方、アド
レスリセット信号(RSTR) 及びサブアドレスリセット信
号(sub RSTR) をオアゲートＯ2 を通して供給するよう
にしている。メモリセル１３の各記憶素子列（カラム）
の各ゲートに対しては、シフタブルカラムアドレスポイ
ンタ２１から書込み・読出しのカラムアドレス信号が与
えられるようになっている。シフタブルカラムアドレス
ポインタ２１に対しては、アクセスクロック発生器２０
からのアクセスクロック(CKA) や、ライト用クロック(C
KW) ，リード用クロック(CKR) ，ライトアドレスリセッ
ト信号(RSTW) ，リードアドレスリセット信号(RSTR)が
供給される一方、サブライトアドレスリセット信号(sub
RSTW)，サブリードアドレスリセット信号(sub RSTR)が
供給される。シフタブルカラムアドレスポインタ２１か
らは、前記カラムアドレス信号が出力されるが、このカ
ラムアドレスは前記サブライトアドレスリセット信号(s
ub RSTW)，前記サブリードアドレスリセット信号(sub R
STR)により強制的に所定数シフトアップされるようにな
っている。

【００１６】上記メモリ装置の動作を図２を参照しなが
ら説明する。入力データＤinは、まず図２(a) に示すよ
うにライト側のラインバッファメモリ１２に順次格納さ
れる。このときのラインバッファメモリ１２上のアドレ
スはライトラインアドレスポインタ１１により１ずつ指
示される。ライトラインアドレスポインタ１１はライト
アドレスリセット信号(RSTW)かサブライトアドレスリセ
ット信号（sub RSTW）により、アドレスが初期状態に戻
るようになっている。また、アドレスが一巡すると、再
び初期状態に戻る。ライトラインバッファメモリ１２が
データで埋まると、シフタブルカラムアドレスポインタ
２１が指示するメモリセル１３上の１ラインに一気に転
送される。例えば、図２(b) において、データ”０”か
ら”３”までがメモリセル１３に転送され、次にデー
タ”４”がラインバッファメモリ１２に入る。仮に、こ
の時、サブライトアドレスリセット信号（sub RSTW）が
入力されたとすると、まずデータ”４”だけがメモリセ
ル１３に転送される。データ”４”以外のライトライン
バッファメモリ１２内のデータは、まだデータが書き込
まれていないので、転送を禁止する。サブライトアドレ
スリセット信号（subRSTW）により、ラインアドレスポ
インタ１１のアドレスは初期状態になっており、デー
タ”５”以降のデータは初期アドレスからライトライン
バッファメモリ１２に格納される。そして、データ”
８”までライトラインバッファメモリ１２に格納された
後、メモリセル１３に転送される。一方、サブライトア
ドレスリセット信号（sub RSTW）によりシフタブルカラ
ムアドレスポインタ２１のアドレスは少なくとも１つ以
上シフトされる。仮に、１つだけシフトすると、図２
(c) に示すようにデータ”５”〜”８”は、メモリセル
１３上、データ”４”が書き込まれたラインの隣のライ
ンに書き込まれることになる。以上のライト動作によ
り、データ”５”以降のライトアドレスを数アドレス分
飛び越して書き込むことができる。

【００１７】次に、リード動作について説明する。メモ
リセル１３上のデータは、シフタブルカラムアドレスポ
インタ２１が指示する１ライン分がリードラインバッフ
ァメモリ１４に転送された後、リードラインアドレスポ
インタ１５の指示に従って順次出力される。リードライ
ンアドレスポインタ１５は、リードアドレスリセット信
号（RSTR）がサブリードアドレスリセット信号（subRST
R）により、アドレスが初期状態に戻るようになってい
る。また、アドレスが一巡すると、再び初期状態に戻
る。例えば、図２(d) において、まず、データ”０”か
らデータ”３”までがリードラインバッファメモリ１４
に転送され順次読み出される。次にデータ”４”を含む
１ラインがリードラインバッファメモリ１４に転送さ
れ、データ”４”がリードラインバッファメモリ１４か
ら読み出される。この時、サブリードアドレスリセット
信号（sub RSTR）が入力されたとすると、シフタブルカ
ラムアドレスポインタ２１のカラムアドレスが少なくと
も１以上シフトされ、そのシフトされたカラムアドレス
に応じて数ライン分進んだ（飛び越した）データが、リ
ードラインバッファメモリ１４に転送される。仮に、カ
ラムアドレスを１だけシフトしたとすると、図２(d) で
データ”５”〜”８”が転送されることになる。転送さ
れたデータは図２(e) に示すように再びリードラインア
ドレスポインタ１５の指示により、順次出力される。こ
のように、データ”４”から”５”の間のアドレス（＊
印のところ）を、瞬時に飛び越すことができる。

【００１８】図３及び図４は図１の半導体メモリ装置の
別の使用例を示す図である。

【００１９】図３では、データ”０”〜”３”を通常通
りライトした後、データ”４”と”５”のメモリセル１
３への書込みをライトイネーブル信号(WE）により禁止
し、データ”５”と”６”が入力されるタイミングでサ
ブライトアドレスリセット信号（sub RSTW）を入力して
おき、データ”６”以降のライトアドレスを２つ分飛び
越させている。

【００２０】図４では、データ”０”〜”３”を通常に
読出した後、リードイネーブル信号(RE)によりデータ２
つ分出力を禁止し、その間サブリードアドレスリセット
信号（sub RSTR）を２回分入力することにより、２ライ
ン分リードアドレスを飛び越させている。

【００２１】

【発明の効果】以上述べたように本発明によれば、ライ
ト用及びリード用のアドレスポインタに対してサブアド
レスリセット信号を供給するための端子を追加するのみ
で、メモリセル内の中間アドレスに比較的速やかにアク
セスすることができる。従って、メモリセル内の一部の
データのみを書き換えるか或いは読出す場合に、速やか
なアクセスが可能となる。しかも、アクセス方法が簡単
で、メモリの端子数も少なくてすむ。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体メモリ装置を示すブ
ロック図。

【図２】図１におけるデータ配置状態の一例を示す図。

【図３】図１の半導体メモリ装置の別の使用例を示す
図。

【図４】図１の半導体メモリ装置の別の使用例を示す
図。

【図５】従来の半導体メモリ装置を示すブロック図。

【図６】図５におけるデータ配置状態の一例を示す図。

【符号の説明】

１……データ入力端子 ２……制御信号入力端子 ３……データ出力端子 ４……ライト側サブリセット端子 ５……リード側サブリセット端子 １１……ライトラインアドレスポインタ １２……ライトラインバッファメモリ １３……メモリセル １４……リードラインバッファメモリ １５……リードラインアドレスポインタ １７……転送許可回路 １８……転送パルス発生回路 ２０……アクセスクロック発生器 ２１……シフタブルカラムアドレスポインタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】シリアル入力データをライトラインアドレ
   スポインタによって指定される所定ライン単位のアドレ
   スに順次蓄えるライトラインバッファメモリと、 このライトラインバッファメモリに記憶されたデータを
   前記ライン単位で前記カラムアドレスポインタで指定さ
   れるカラムアドレスに蓄えるメモリセルと、 このメモリセルの記憶データを前記ライン単位で読出し
   て蓄えるリードラインバッファメモリと、 このリードラインバッファメモリに蓄えられたデータを
   リードラインアドレスポインタによって順次アドレスを
   指定してシリアル出力データとして読出す読出し手段
   と、 入力データの書込み時、前記ライトラインバッファメモ
   リへの書込みが１ライン分の途中のアドレスまで行われ
   た段階で、ライトラインバッファメモリの記憶データを
   前記メモリセルに記憶させると共に前記ライトラインア
   ドレスポインタをリセットして、ライトラインバッファ
   メモリに最初のアドレスから引続き入力データの書込み
   を行わせる飛越し書込み制御手段と、 データの読出し時、前記リードアドレスポインタが１ラ
   インの途中のアドレスを指定してリードバッファメモリ
   のそのアドレスのデータが読出された段階で、前記リー
   ドラインバッファメモリに前記メモリセルから新たなデ
   ータを読出すと共に前記リードラインアドレスポインタ
   をリセットし、再びリードラインバッファメモリの最初
   のアドレスから読出しを行わせる飛越し読出し制御手段
   とを具備したことを特徴とする半導体メモリ装置。
2. 【請求項２】前記飛越し書込み制御手段は、前記ライト
   ラインバッファメモリの書込みが行われていないアドレ
   スのデータが前記メモリセルへ転送されることを禁止す
   る書込み禁止手段を備えていることを特徴とする請求項
   １記載の半導体メモリ装置。
3. 【請求項３】シリアル入力データをライトラインアドレ
   スポインタによって指定される所定ライン単位のアドレ
   スに順次蓄えるライトラインバッファメモリと、 このライトラインバッファメモリに記憶されたデータを
   前記ライン単位で前記カラムアドレスポインタで指定さ
   れるカラムアドレスに蓄えるメモリセルと、 このメモリセルの記憶データを前記ライン単位で読出し
   て蓄えるリードラインバッファメモリと、 このリードラインバッファメモリに蓄えられたデータを
   リードラインアドレスポインタによって順次アドレスを
   指定してシリアル出力データとして読出す読出し手段
   と、 入力データの書込み時、前記ライトラインバッファメモ
   リへの書込みが１ライン分の途中のアドレスまで行われ
   た段階で、前記ライトラインアドレスポインタをリセッ
   トすると共に、前記メモリセルへの書込みを行うことな
   くそのカラムアドレスを強制的にシフトさせ、前記ライ
   トラインバッファメモリに引続き最初のアドレスから１
   ライン分書込まれたデータを前記メモリセルのシフトさ
   れたカラムアドレスに記憶させる飛越し書込み制御手段
   とを具備したことを特徴とする半導体メモリ装置。
4. 【請求項４】シリアル入力データをライトラインアドレ
   スポインタによって指定される所定ライン単位のアドレ
   スに順次蓄えるライトラインバッファメモリと、 このライトラインバッファメモリに記憶されたデータを
   前記ライン単位で前記カラムアドレスポインタで指定さ
   れるカラムアドレスに蓄えるメモリセルと、 このメモリセルの記憶データを前記ライン単位で読出し
   て蓄えるリードラインバッファメモリと、 このリードラインバッファメモリに蓄えられたデータを
   リードラインアドレスポインタによって順次アドレスを
   指定してシリアル出力データとして読出す読出し手段
   と、 データの読出し時、前記メモリセルのカラムアドレスを
   強制的にシフトさせて当該カラムアドレスのデータを前
   記リードラインバッファメモリに読出し、前記リードラ
   インアドレスポインタで順次アドレスを指定して読出す
   飛越し読出し制御手段とを具備したことを特徴とする半
   導体メモリ装置。