TWI276102B - DRAM and refresh method for DRAM - Google Patents

DRAM and refresh method for DRAM Download PDF

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TWI276102B TW091106015A TW91106015A TWI276102B TW I276102 B TWI276102 B TW I276102B TW 091106015 A TW091106015 A TW 091106015A TW 91106015 A TW91106015 A TW 91106015A TW I276102 B TWI276102 B TW I276102B
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Description

1276102 A 7 B7 五、發明説明（1 ) 〔發明頜域〕 本發明係關於一種具有組之DRAM (動態隨機存取記憶 體）及用以更新此類動態隨機存取記憶體之方法。 〔背景技藝〕 對於動態隨機存取記憶體來說，有一種更新技術係利用 RT (refresh timer ;更新定時器）及 RAC (row address counter ;列位址計數器）以及RAS-Only-Refresh (也就是，正常更新 )週期性地對其進行更換新資料依序地更新列位址。圖4所 示的係此項技術之示意圖。如果有好幾組的話，RAC便會
規定欲進行更新之一組位址R -組及一列位址R -列。RACK 輸出的組位址R -組會輸入到BS (bank selector ;組選擇器）， 而列位址R -列則會輸入到RS (row selector ;列選擇器）。同 時的有已經輸入至AI (address input ;位址輸入）欲存取的組 位址（圖式中的組），而欲存取的列位址（圖式中的列），其 已經輸入至AI，則會輸入至RS。 BS會輸出組位址R -組或組，而RS則會輸出列位址R -列 或列。組及列輸出或R -組及R -列輸出的組合選擇係由RT規 定。RT包括一定時器電路及規定在預設時間間隔中的R -組 及R -列。指示信號亦會輸入至CE (column enable ;行啟動器 )，其中行位址係已經輸入至AI的輸入。當規定R -組及R - 列輸出時，CE會暫時地停止輸出行位址（也就是，行）。 欲存取的組，列位址及行位址或欲更新的組及列位址都 會送至一記憶體陣列。因為整個晶片所共用的組及列位址 係切換式的，所以一次只能存取一組。所以，不論是否有 -4- 本紙張尺度適用中國遴家標準(CMS) A4規格(2〖0 X 297公釐) 1276102 Λ7 B7___ 五、發明説明（2 ) 許多組並未存取，它們都無法同時進行更新。在更新時並 不會進行正常的讀取及寫入存取，會優先進行更新因而便 會影響到記憶體的可用性及資料速率。 〔本發明欲解決之問題〕 所以，本發明的目的之一係提供一動態隨機存取記憶體 ’其能夠在更新時縮減存取時間損失。在進行正常的讀取 及寫入時，本發明可以在不同的組上進行更新作業。因此 ’可以動態隨機存取記憶體取代靜態隨機存取記憶體。 〔發明概要〕 在本發明的第一項特徵中，提供一種動態隨機存取記憶 體’其中記憶體單元係藉由規定組位址，列位址及行位址 進行存取，該動態隨機存取記憶體包括：更新命令裝置用 以命令更新的執行；組規定裝置用以規定欲更新記憶體單 元之組位址；定址裝置用以定址在所規定組中欲更新之記 憶體單元的列位址；及執行裝置用以響應該更新命令裝置 之更新執行命令對所規定組中所定址之列位址之記憶體單 元進行更新。 在本發明的另一項特徵中，提供一種更新動態隨機存取 1己憶體的方法，其中記憶體單元係藉由規定組位址，列位 址及行位址進行存取，該方法包括的步騾有：命令執行該 記憶體單元的更新；規定欲更新之記憶體單元之組位址； 足址在所規定組中欲更新之記憶體單元的列位址；及響應 该更新執行命令對所規定組中所定址之列位址之記憶體單 元進行更新。 -5 - 張尺度適用中關冢標準(CNS)M^格(2iGx 297讀） ----—— !276l〇2 A 7 B7 五、發明説明（3 ) 〔較佳具體實施例〕 現在將參考隨附的圖式說明根據本發明之動態隨機存取 記憶體及動態隨機存取記憶體之更新方法的具體實施例。 如圖1所示，本發明的動態隨機存取記憶體10包括：一 更新定時器及啟動器（RTE)裝置（也就是，更新命令裝置）用 以命令更新的執行；一組位址計數器（BAC)(也就是，組規 定裝置）用以規定欲更新記憶體單元之組位址；一 Z -線計 數器（也就是，定址裝置）用以定址在所規定組中欲更新之 記憶體單元的列位址；及一執行裝置用以響應RTE之更新 執行命令對所規定組中所定址之列位址之記憶體單元進行 更新。 BAC包括用於保留欲更新之記憶體單元之組位址的裝置 :及用於響應RTE之更新執行命令對保留在該保留裝置中 之組位址進行更新的裝置。 ZLC包括用於保留每個組欲更新之記憶體單元之列位址 的裝置；及用於響應RTE之更新執行命令對保留在該保留 裝置中之列位址進行更新的裝置。 該執行裝置包括一組比較及更新組指示器（BCRBI) ’當 作用以偵測該欲存取組位址及該欲更新_組位址之間的匹配 的裝置；一 Z -線選擇器（ZLS)當作用以根據該組位址間的 匹配選擇該欲存取列位址或該欲更新列位址的裝置；及一 行前置解碼器（CP)當作當已經選擇欲更新的列位址時用以 暫時停止該行位址的定址的裝置。 根據本發明之動態隨機存取記憶體10，該欲存取列位址 -6- 本紙張尺度適用中國國家標苹(CNS) Λ4規格（210 X 297公釐) 1276102 A7 B7 五、發明説明（4 ) 及該欲更新列位址都係由該組中的ZLS所選擇的。輸入至 ZLS白勺係來自ZIX欲更新白勺歹|J位址及來自RP (歹|J前置解碼器 )欲存取的列位址。輸入至CP的係欲存取的行位址。ZLC會 保留欲更新的列位址，當進行更新時便會更新該位址。RP 及CP會分別保留欲存取的列位址及行位址。 輸入至RP及CP的列位址及行位址係分別從AI (組，列及 行的位址輸入）傳送過來。輸入至AI的組位址會傳送至各個 記憶體組，其中會存取已經定址的組。輸入至AI的組位址 亦會傳送至BCRBI。BCRBI具有來自RTE命令執行更新的信 號及來自.BAC規定欲更新組的信號。BCRBI會偵測該欲存取 組及該欲更新組之間的匹配。偵測的結果會傳送至每個組 的ZLC及CP。 當並未偵測到匹配時，便會分別規定該欲更新組及該欲
存取組。對於該欲更新組來說，該信號會傳送給ZLC及CP ，其中當ZLS定址ZLC中的列位址進行更新時CP可暫時停止
輸出該行位址。對於該欲存取組來說，會存取經由RP及ZLS 輸出的列位址及CP輸出的行位址所定址的記憶體單元。 當偵測到匹配時，存取及更新會指向相同的組。此時， ZLS會選擇該欲更新列位址，而CP則會.暫時停止輸出該行 位址以便進行更新。當進行更新時，該欲存取列位址及行 位址會分別保留在RP及CP中。當完成更新後，該欲存取列 位址及行位址會分別從RP及CP輸出，接著該ZLS便會選擇 該欲存取列位址並且進行存取。BCRBI會通知該記憶體控 制器已經在該些組之間偵測到匹配。 -7- 本紙張又度適用中國國家標準(CNS) Λ4規格（210 X 297公釐） 1276102
AT _— _ B? 五、發明説明（5 ) 如圖2及3所示，該前置解碼器會利用該位址中的兩個位 元TC產生四條z _線，其中該四條z _線中只有一條會是高位 準。當該位址由一結算時，由該較低的兩個位址位元所規 足的南位準Z -線便會向鄰近的較高的z -線移動。其作業就 像是一計數器，其中每次更新時高位準的Z -線都會移動。 圖2所示的係較低的四個位元，其中假設相同的電路具 有一樣多的列位址位元數。重置應該會將該計數器初始化 成一起始位址，其可能為任何最有效的各兩位元z _線，如 Z01/11及Z23/11，而被閂鎖在高位準。每次更新時ZLC都會 由較低的兩個位元結算，而只有當最有效Z _線係高位準時 才會由其較高的位元結算。 在圖3中，ΡΗΓ及PH2,的作業可使得只有當較低位元的最 有效Z -線Z01/11係高位準時Z23/00至Z23/11才會結算。所 以’ Z01/11及Z23/11會被選擇成高位準作為一初始值。要注 意的係PH2、PH2’及PH1、ΡΗΓ係不重疊的時脈可分別進行 閂鎖功能及傳輸功能，其中對於較低兩個位元〇 - 1的前置 解碼器來說，高位準係從Z01/11開始並且每次更新時便依 序地結算（也就是，移動）至Z01/00、Z01/01及Z01/10，如圖 3所示。對於較高兩個位元2 - 3來說，則只有當Z01/11係高 位準時才會結算，如Z23/11至Z23/00。 根據前述的技術，雖然會在該記憶體晶片中決定欲更新 的組及用以更新的時序，但是該些功能可能係由該記憶體 控制器提供，因此欲更新的組及欲存取以讀取及寫入的組 彼此並不會衝突。 -8- 本紙張义度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1276102 A7 ______ B7 i、發明説明（6') ^ ~~ 接著，將說明使用此類動態隨機存取記憶體之更新方法 。規疋欲更新組的信號或外部存取的組位址，列位址及行 位址會分別提供給欲更新或欲存取組。可同時進行存取由 AI所規定的組及更新由bac所規定的組。 如果该欲更新組及該欲存取組匹配時，會優先進行更新 。BCRBI會通知該記憶體控制器必須延遲一個循環進行存 取。當進行更新時，列位址及行位址會分別問鎖在Rp& cp 中。當冗成更新時，便會立刻存取所閂鎖住的位址。 依照此方式’更新便可與正常的存取同時進行。當欲更 新組及欲存取組匹配時，會依序地進行更新及存取。同時 ’會通知該記憶體控制器必須延遲一個循環進行存取。當 在更新之後繼續對相同組執行存取時，該些存取的時序亦 會延遲一個循環。更新對正常存取的影響可保持在最小的 時間損失，也就是，只會因為進行更新而延遲一個循環。 當組的數量增加時’組的更新會與外部存取同一組發生衝 突的機率便會下降，所以，可以執行更新並且將資料傳輸 率的損失維持在趨近於零。 簡了之，本發明可使得更新幾乎與資料的存取同時進行 ，因此更新對外透明。因此，只要不執行更新，那麼本發 明的動態隨機存取記憶體便能夠如同靜態隨機存取記憶體 般的使用。 在上文中，已經敘述根據本發明之動態隨機存取記憶體 及動態隨機存取記憶體之更新方法的具體實施例，但是， 本發明並不受限於該些具體實施例。對於熟習該技藝的人· 本紙張认適财酬家鮮(CNS) 格(210 X 297/37^------ 1276102 A7
士來說’可在不脫離本發明 改良，修改及變化。 〔發明優點〕 如上所述，根據本發明， ，因此可以改良因為更新作 另外，更新作業對外透明， 憶體能夠如同靜態隨機存取 與靜態隨機存取記憶體相容 〔圖式簡單說明〕 的精神及範圍下對本發明進行 更新可與正常的存取同時進行 業而對記憶體傳輸率的影響。 因此本發明的動態隨機存取記 記憶體般的使用，並且進一步 圖1所示的係本發明之動態隨機存取記憶體之結構方塊 圖範例。 圖2所示的係ZLC範例之電路圖。 圖3所示的係圖2所示電路之時序圖。 圖4所示的係慣用的動態隨機存取記憶體之結構方塊圖 範例。 〔符號說明〕 ⑺：動態隨機存取記憶體 U :慣用的動態隨機存取記憶體 14 : ZLC電路 -10-

Claims (1)

1276102 Λ 8 B<S C8 ~~7— -— _____〇8 申請專利範固 種動怨Ik機存取記憶體，其中記憶體單元係藉由規定 U址，列位址及行位址進行存取，包括： 更新°卩令裝置，用以命令更新的執行； 組規足裝置，用以規定欲更新記憶體單元之組位址； 定址裝置’用以定址在所規定組中欲更新之記憶體單 元的列位址；及 執行裝置，用以響應該更新命令裝置之更新執行命令 對所規定組中所定址之列位址之記憶體單元進行更新。 2 ·如申請專利範圍第1項之動態隨機存取記憶體，其中該 組規定裝置包括： 用於保留欲更新之該記憶體單元之該組位址的裝置； 及 用於響應該更新命令裝置之更新執行命令對保留在該 保留裝置中之該組位址進行更新的裝置， 及其中該定址裝置包括： 用於保留每個組欲更新之記憶體單元之列位址的裝置 :及 用於響應該更新命令裝置之更新執行命令對保留在該 保留裝置中之列組位址進行更新的裝置。 3.如申請專利範圍第1或2項之動態隨機存取記憶體，其 中該執行裝置包括： 用以偵測該欲存取組位址及該欲更新組位址之間的匹 配的裝置； A4規格(2U): -11- Ϊ276102 Λ 8 Β8 C8 08 六、申請專利範圍 根據該組位址之間的匹配用以選擇該欲存取列位址及 該欲更新列位址的裝置；及 當已經選擇欲更新的列位址時用以暫時停止該行位址 的定址的裝置。 4 · 一種用以更新一動態隨機存取記憶體之方法，其中記憶 祖單元係藉由規定一組位址，列位址及行位址進行存取 ，包括的步驟有： 命令執行該記憶體單元的更新； 規定欲更新之記憶體單元之組位址； 定址在所規定組中欲更新之記憶體單元的列位址；及 響應該更新執行命令對所規定組中所定址之列位址之 記憶體單元進行更新。 5 ·如申請專利範圍第4項之方法，其中該組規定裝置包括 的步驟有： 響應該更新執行命令，讀取保留在保留欲更新記憶體 單元組位址之裝置中的組位址；及 在孩讀取步驟之後替保留在該組位址保留裝置中之組 位址進行更新， 及其中該定址步驟包括的步騾有： 響應琢更新執行命令，讀取保留在保留欲更新記憶體 單元列位址之裝置中的列位址；及 在該讀取步驟之後替保留在該位址保留裝置中之列位 址進行更新。 -12- 本紙狀度適财國國家標準X 297公I 1276102 A8 B8 C8 D8 六'中請專利範圍 6 ·如申請專利範圍第4或5項之方法，其中該更新步驟包 括的步驟有： 偵測該欲存取組位址及該欲更新組位址之間的匹配； 根據該組位址之間的匹配選擇該欲存取列位址或該欲 更新列位址；及 當已經選擇欲更新的列位址時暫時停止該行位址的定 址。 7·如申請專利範圍第6項之方法，其中該選擇步驟包括的 步驟有： 選擇及更新該列位址； 在該更新步驟之後，選擇及存取該欲存取的列位址； 及 通知記憶體控制器必須延遲該列位址的存取° -13- 本紙張尺度適用中國國家揉準(CNS) A4規格(210 X 297公萤）
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