JPH04262432A - 高速アクセスモード記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置の主記憶
メモリ等に用いられる記憶装置に係わり、特に高速アク
セスモードで動作する高速アクセスモード記憶装置に関
する。

【０００２】

【従来の技術】コンピュータやワードプロセッサ等の情
報処理装置には、プログラムを常駐させたりプログラム
の実行に必要なデータを格納する記憶装置として主記憶
メモリが備えられている。この主記憶メモリとしては、
通常、いわゆるＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）を用いるのが一般的となっている。

【０００３】近年、これらの情報処理装置の高機能化お
よび高速化に伴い、主記憶メモリに対しても高速化の要
請が多く、これに対応して各種の高速アクセスモードを
有するＤＲＡＭが登場している。

【０００４】その１つとしていわゆるページモードで動
作可能なＤＲＡＭがある。このモードは、まずロウアド
レスをＲＡＳ（ロウアドレスストローブ）信号に同期し
て与え、次に違いに異なるカラムアドレスをＣＡＳ（カ
ラムアドレスストローブ）信号に同期して複数回連続し
て与えることにより、１サイクルでカラムアドレスおよ
びＣＡＳ信号を与えた分だけアクセスが行えるものであ
る。すなわち、ロウアドレスが同一でカラムアドレスが
相異なる一連の範囲に対しては高速のアクセスが可能で
ある。

【０００５】また、高速アクセスモード動作メモリの他
の例として、いわゆるスタティックカラムモードで動作
するＤＲＡＭがある。このモードを有するメモリでは、
ページモードのように、ＲＡＳ信号をアクティブにした
状態でカラムアドレスのみを変化させることにより同一
ロウアドレスの異なるカラムアドレスを連続してアクセ
スすることができ、通常のＤＲＡＭのようにＣＡＳ信号
によって逐一カラムアドレスをストローブする必要がな
い。従って、繰り返し時間を短くすることができる。

【０００６】このような高速アクセスモードをサポート
する従来のメモリでは、高速アクセスモードの実行中に
、所定の範囲以外のアドレス、すなわちロウアドレスが
異なるアドレスへのアクセスを行おうとする場合には、
高速アクセスモードを一旦中断して通常のアクセスを行
ったのち、必要に応じて高速アクセスモードを再開する
ようになっていた。

【０００７】

【発明が解決しようとする課題】このように、従来の高
速アクセスモード記憶装置では、高速にアクセスできる
アクセス範囲が限定されており、これ以外のアドレスへ
のアクセスを行おうとすると、高速アクセスモードを中
断して通常のアクセスを行わなければならないため、十
分にその高速性を活かすことができないという欠点があ
った。

【０００８】そこで、本発明の目的は、高速アクセスモ
ードでのアクセス実行中に所定範囲以外へのアクセス要
求が発生しても高速アクセスモードを中断することなく
高速アクセスを続行することのできる高速アクセスモー
ド記憶装置を提供することにある。

【０００９】

【課題を解決するための手段】請求項１記載の発明では
、（ｉ）　アドレスで管理されるアドレス空間に各種デ
ータを記憶するメモリと、（ｉｉ）このメモリに対し高
速アクセスモードでのアクセスを実行する高速アクセス
実行手段と、（ｉｉｉ）　この高速アクセス実行手段に
よるメモリの所定範囲のアドレスへの高速アクセスモー
ドでのアクセスに際し、各アクセス要求が所定範囲に属
するアドレスに対するものか否かを監視する監視手段と
、（ｉｖ）この監視手段が所定範囲以外のアドレスに対
するアクセス要求を検出したとき、そのアドレスおよび
必要なデータを格納する格納手段と、（ｖ）　高速アク
セスモードでのアクセスの終了後、格納手段に格納され
たアドレスに対してアクセスを実行するアクセス実行手
段とを高速ページモード記憶装置に具備させる。

【００１０】そして、請求項１記載の発明では、高速ア
クセスモードでの各アクセス要求が所定範囲に属するア
ドレスに対するものか否かを監視し、所定範囲以外のア
ドレスに対するアクセス要求を検出したときには、その
アドレスおよび必要なデータを格納しておき、高速アク
セスモードの終了後、その格納されたアドレスに対して
アクセスを実行することとする。

【００１１】請求項２記載の発明では、（ｉ）　アドレ
スで管理されるアドレス空間に各種データを記憶するメ
モリと、（ｉｉ）このメモリの同一ロウアドレスを有す
る一連のアドレス領域に対し高速アクセスモードでのア
クセスを実行する高速アクセス実行手段と、（ｉｉｉ）
　この高速アクセス実行手段による高速アクセスモード
でのメモリアクセスに際し、各アクセス要求の読み出し
、書き込みの区別、およびアクセス対象アドレスのロウ
アドレスの属する領域の判定を行う判定手段と、（ｉｖ
）この判定手段により、アクセス要求が一連のアドレス
領域のロウアドレスと異なるロウアドレスを有するアド
レスへの書き込み要求であると判定されたとき、そのア
ドレスおよび書き込みデータを格納するバッファキュー
と、（ｖ）　高速アクセスモードでのアクセスの終了後
、および高速アクセスモード中であってもそのアクセス
要求が一連のアドレス領域のロウアドレスと異なるロウ
アドレスを有するアドレスからの読み出し要求であると
判定手段により判定されたとき、バッファキューに格納
されたアドレスへのアクセスを実行するアクセス実行手
段とを高速ページモード記憶装置に具備させる。

【００１２】そして、請求項２記載の発明では、高速ア
クセスモードでの各アクセス要求の読み出し、書き込み
の区別、およびアクセス対象アドレスのロウアドレスの
属する領域の判定を行い、高速アクセスモードが続行可
能なアドレス領域のロウアドレスと異なるロウアドレス
を有するアドレスへの書込要求があったときにはそのア
ドレスと書込みデータをバッファキューに一旦格納して
おく。そして、高速アクセスモードでのアクセスが終了
したとき、もしくは高速アクセスモード中であってもそ
のアクセス要求が一連のアドレス領域のロウアドレスと
異なるロウアドレスを有するアドレスからの読出し要求
であると判定されたとき、バッファキューに格納された
アドレスへのアクセスを実行することとする。

【００１３】

【実施例】以下実施例につき本発明を詳細に説明する。

【００１４】まず、図１と共に、本発明の一実施例にお
ける高速アクセスモード記憶装置の概要を説明する。こ
の装置には高速ページモードで動作可能なメモリブロッ
ク１１が設けられ、制御回路１２を介してシステムバス
１３に接続されている。この制御回路１２にはアドレス
やデータを記憶するためのバッファキュー１４が接続さ
れている。システムバス１３には中央処理装置（ＣＰＵ
）１５が接続され、システムバス１３を介して制御回路
１２との間でデータや各種の制御信号のやり取りを行う
ようになっている。

【００１５】次に、この装置の動作原理を説明する。高
速アクセスモード中、制御回路１２はＣＰＵ１５等から
のアクセス要求を監視し、カラムアドレスの異なるアク
セス領域への書込要求を検出すると、メモリブロック１
１への書き込みを行わずに、この書込要求に関する情報
をバッファキュー１４に格納し、高速アクセスモードを
続行させる。

【００１６】そして、何らかの理由で高速アクセスモー
ドを中断した時点で、バッファキュー１４に格納された
アクセス要求を読み出し、この内容に基づいてメモリブ
ロック１１への通常アクセスを行う。

【００１７】図２は高速アクセスモード記憶装置をさら
に詳細に表わしたものである。この図で、制御回路１２
は、システムバス１３との間で１８ビット幅のシステム
アドレス２１、１６ビット幅のシステムデータ２２、ア
クセスがデータの書込みのためのものか、読み出しのた
めのものかを示すリード・ライト信号２３、およびその
他の制御信号２４を送受するようになっている。その他
の制御信号２４としては、与えたアドレスやデータが有
効であることを示すアドレスストローブ信号およびデー
タストローブ信号等がある。

【００１８】メモリブロック１１は、高速ページモード
で動作する２５６ＫｂｉｔのＤＲＡＭチップ８個を用い
て構成され、制御回路１２との間で、９ビット幅のメモ
リアドレス２５、メモリデータ２６、ＲＡＳ信号２７、
ＣＡＳ信号２８、およびライトイネーブル信号２９を送
受するようになっている。

【００１９】このうち、メモリアドレス２５は、制御回
路１２がシステムアドレス２１を上位９ビットと下位９
ビットに時分割的に切り分けたもので、それぞれロウア
ドレス、カラムアドレスに対応するものである。

【００２０】ＲＡＳ信号２７およびＣＡＳ信号２８は、
それぞれ、ロウアドレスおよびカラムアドレスをラッチ
させるためのタイミング信号であり、ローアクティブな
信号である。

【００２１】ライトイネーブル信号２９はデータ書込み
時に“０”レベルに設定される信号である。

【００２２】バッファキュー１４は待ち行列形式のバッ
ファメモリであり、制御回路１２との間で、バッファキ
ューアドレス３１、バッファキューデータ３２、および
制御信号３３等を送受するようになっている。

【００２３】図３と共に、以上のような構成の高速アク
セスモード記憶装置の動作の概要を説明する。

【００２４】高速ページモードを実行中、制御回路１２
は、各アクセス要求ごとに、アクセス対象アドレスのロ
ウアドレスがそれ以前のアクセス対象アドレスのロウア
ドレスと一致するか否かを判定する（図３ステップＳ１
０１）。このロウアドレス同士が一致したとき（Ｙ）、
制御回路１２はそのまま高速ページモードアクセスを続
行する。すなわち、現在のアクセス要求に対して高速ペ
ージモードアクセスを実行する（ステップＳ１０２）。

【００２５】一方、ロウアドレスが一致しなかったとき
（Ｎ）、制御回路１２はリードライト信号２３を基にデ
ータ読出要求かデータ書込要求かのチェックを行う（ス
テップＳ１０３）。この結果、リードライト信号２３が
“０”レベル、すなわち書込要求のときには（Ｎ）、そ
の書込要求のあったアドレスと書込データとをバッファ
キュー１４に書き込んだうえで（ステップＳ１０４）、
次のページアクセスを行う。すなわち、このアドレスへ
の実際のアクセスは実行せずに、高速ページモードアク
セスを続行する。

【００２６】また、リードライト信号２３の判定の結果
、この信号が“１”レベル、すなわち読出し要求のとき
は（ステップＳ１０３；Ｙ）、制御回路１２はもはや高
速ページモードを続行不可と判断し、現時点のアクセス
要求を一旦保留する。そして、バッファキュー１４に格
納されているアクセス要求が存在するか否かをチェック
し（ステップＳ１０５）、存在するときには（Ｎ）、最
先のアクセス要求、すなわちアクセス対象アドレスと書
込データとを取り出し、そのアドレスに対してデータ書
き込みを実行する（ステップＳ１０６）。このバッファ
キュー１４に複数のアクセス要求が存在していたときに
は、これらのアクセス要求に対するアクセスをすべて実
行したのち（ステップＳ１０５；Ｙ）、保留していた現
在のアクセス要求に応じ該当するアドレスからのデータ
読出しを実行する（ステップＳ１０７）。

【００２７】このように、高速ページモード中にロウア
ドレスの異なるアドレスへの読出要求がなされた場合に
バッファキューのすべての書込アクセス要求を実行して
からその読出し要求を行うようにしているのは、バッフ
ァキュー内の書込要求によって既に書込まれたはずのデ
ータが読出し要求の対象となっていることもあるからで
ある。

【００２８】図３は図２における制御回路１２を詳細に
表わしたものである。この回路にはアドレスセレクタ４
１が設けられ、シーケンサ４２からの切換信号４３によ
り、システムバス１３から供給される１８ビット幅のシ
ステムアドレス２１をバッファキュー１４へのバッファ
キューアドレス３１またはメモリブロック１１へのアド
レス４４として切り分けたり、バッファキューアドレス
３１をアドレス４４としてセレクタ４５に転送するよう
になっている。

【００２９】１８ビット幅のアドレス４４はそれぞれ９
ビットずつ分岐され、上位９ビットはロウアドレス４７
として、下位９ビットはカラムアドレス４８としてセレ
クタ４５に入力される。このうちロウアドレス４７はア
ドレスラッチ回路５１および比較器５２にも入力される
ようになっている。アドレスラッチ回路５１はシーケン
サ４２からの制御信号５３のタイミングでロウアドレス
４７をラッチしたり、このラッチしたアドレスを比較器
５２に出力する。

【００３０】比較器５２はアドレスラッチ回路５１を経
て入力されるロウアドレス５４とアドレスセレクタ４１
から直接入力されるロウアドレス４７とを比較し、これ
らが一致したとき“１”レベルの一致信号５５を、また
一致しないとき“０”レベルの不一致信号５６をシーケ
ンサ４２に出力するようになっている。

【００３１】シーケンサ４２は比較器５２からの一致信
号５５等に基づき、切換信号４３を出力したり、制御信
号５３を出力するほか、システムバス１３との間でリー
ドライト信号２３やその他の制御信号２４のやりとりを
行うようになっている。このうち、切換信号４３はデー
タセレクタにも入力されるようになっており、システム
バス１３（図２）、バッファキュー１４、およびメモリ
ブロック１１との間でそれぞれやりとりされるシステム
データ２２、バッファキューデータ３２、およびメモリ
データ２６の切り分けを行うようになっている。

【００３２】さらに、シーケンサ４２はメモリブロック
１１（図２）に対しＲＡＳ信号２７、ＣＡＳ信号２８、
ライトイネーブル（ＷＥ）信号２９を出力したり、リフ
レッシュカウンタ５７を制御し、一定間隔でメモリブロ
ック１１のＤＲＡＭをリフレッシュするためのロウアド
レス５８をセレクタ４５に出力させる。

【００３３】セレクタ４５はシーケンサ４２からの制御
信号６１に基づき、ロウアドレス４７、カラムアドレス
４８のいずれか一方をメモリアドレス２５として出力す
るようになっている。

【００３４】図５と共に、以上のような構成の制御回路
１２の動作を具体的に説明する。ここではまず、高速ペ
ージモードでの読出し動作を図６と共に説明する。

【００３５】システムバス１３（図２）からシステムア
ドレス２１（図５ａ）として“００１０００”が与えら
れたとする。ただし、ここではアドレスを８進数で表わ
すものとし、以下同様とする。従って、各ディジットは
それぞれ３ビットの２進数に相当する。

【００３６】このとき、アドレスセレクタ４１は与えら
れたシステムアドレス２１をそのままアドレス４４とし
て出力する。これにより、ロウアドレス４７として“０
０１”がセレクタ４５、アドレスラッチ回路５１、およ
び比較器５２に入力される一方、カラムアドレス４７と
して“０００”がセレクタ４５と比較器５２に入力され
る。このロウアドレス“００１”はアドレスラッチ回路
５１でラッチされる。

【００３７】セレクタ４５はシーケンサ４２からの制御
信号６１に基づき、まずロウアドレス４７を、続いてカ
ラムアドレス４８をメモリアドレス２５（図５ｃ）とし
て出力する。なお、この図５ｃで、“Ｒ”、“Ｃ”はそ
れぞれロウアドレス、カラムアドレスを示す。

【００３８】メモリブロック１１に与えられたロウアド
レス“００１”はＲＡＳ信号２７（図５ｄ）の立ち下が
りのタイミングでラッチされ、カラムアドレス“０００
”はＣＡＳ信号２８（図５ｅ）の立ち下がりのタイミン
グでラッチされる。このとき、リードライト信号２３（
図５ｂ）は“１”レベルとなっているため、シーケンサ
４２はデータ読出しと判断してライトイネーブル信号２
９（図５ｆ）を非アクティブ（“１”レベル）に保持す
る。これにより、メモリブロック１１のアドレス“００
１０００”からメモリデータ２６（図５ｇ）が読み出さ
れ、データセレクタ５９を介してシステムデータ２２（
図５ｈ）としてシステムバス１３上に転送される。この
データ読出しから所定時間経過後、ＣＡＳ信号２８は“
１”レベルとなる（図６ステップＳ１０１）。

【００３９】次にシステムバス１３からシステムアドレ
ス２１として“００１００４”が与えられると（図５ａ
）、アドレスセレクタ４１を介しロウアドレス４７とし
て“００１”がセレクタ４５、アドレスラッチ回路５１
、および比較器５２に入力される一方、カラムアドレス
４７として“００４”がセレクタ４５と比較器５２に入
力される。

【００４０】比較器５２は、前回のアクセスでアドレス
ラッチ回路５１にラッチされているロウアドレスと現在
のロウアドレスとを比較する。ここでは共に“００１”
で一致するので、一致信号５５を出力する。これを受け
たシーケンサ４２は制御信号６１によりセレクタ４５か
ら引き続きカラムアドレス４８が出力されるよう制御を
行う。これによりメモリアドレス２５としてカラムアド
レス“００４”が出力される（図５ｃ、図６ステップＳ
１０２）。

【００４１】シーケンサ４２は、ライトイネーブル信号
２９を“１”レベルにしたまま（ステップＳ１０３）、
２５ｎｓ（ナノ秒）だけ待ってＣＡＳ信号２８を再び“
０”レベルにする（ステップＳ１０５）。そして、この
時点からさらに２５ｎｓ経過後（ステップＳ１０６）、
アドレス“００１００４”から次のメモリデータ２６（
図５ｇ）が読み出され、データセレクタ５９を介してシ
ステムデータ２２（図５ｈ）としてシステムバス１３上
に転送される。このデータ読出しから所定時間経過後、
ＣＡＳ信号２８は“１”レベルとなる（図６ステップＳ
１０１）。

【００４２】以下同様にして、ロウアドレス４７がアド
レスラッチ回路５１にラッチされたロウアドレスと一致
する限り、高速ページモードでのデータ読み出しが連続
して行われることとなる。

【００４３】なお、２５ｎｓという値は使用しているＤ
ＲＡＭの仕様から定まる値であり、ＤＲＡＭの種類によ
り異なるのはもちろんである。他の値についても同じで
ある。

【００４４】さて、図５（ａ）に示すように、システム
バス１３からシステムアドレス２１として“００４００
０”が与えられると、ロウアドレス４７として“００４
”がセレクタ４５、アドレスラッチ回路５１、および比
較器５２に入力される。このロウアドレスはアドレスラ
ッチ回路５１にラッチされているロウアドレス“００１
”と一致しないので、比較器５２は不一致信号５６を出
力する。

【００４５】このとき、シーケンサ４２は現在のアクセ
スが読出要求か書込要求かをチェックする。ここではリ
ードライト信号２３が“０”レベルとなっているため、
シーケンサは書込要求と判断する。そして、切換信号４
３によりアドレスセレクタ４１を制御し、システムアド
レス２１として与えられたアドレス“００４０００”を
バッファキュー１４へのバッファキューアドレス信号３
１としてバッファキュー１４に転送すると共に、データ
セレクタ５９を制御してシステムバス１３から書込デー
タとして与えられたシステムデータ２２をバッファキュ
ーデータ３２としてバッファキュー１４に転送する。こ
れにより、書込要求アドレス“００４０００”と書込デ
ータがバッファキュー１４に格納される。

【００４６】従って、この時点では、メモリブロック１
１（図２）のアドレス“００４０００”に対する書込み
は実行されない。

【００４７】次に、図５（ａ）に示すように、システム
バス１３からシステムアドレス２１として“００１０１
４”が与えられると、ロウアドレス４７として“００１
”がセレクタ４５、アドレスラッチ回路５１、および比
較器５２に入力されると共に、カラムアドレス４７とし
て“０１４”がセレクタ４５と比較器５２に入力される
。

【００４８】このロウアドレス“００１”はアドレスラ
ッチ回路５１にラッチされているロウアドレス“００１
”と一致するため比較器５２は一致信号５５を出力する
。これによりシーケンサ４２から再び切換信号４３が出
力され、システムアドレス２１がアドレスセレクタ４１
を介してアドレス４４として取り込まれる。そして、高
速ページモードでの読出しアクセス動作を続行する。

【００４９】さて、次に図５（ａ）に示すように、シス
テムバス１３からシステムアドレス２１として“００２
０００”が与えられると、ロウアドレス４７として“０
０２”がセレクタ４５、アドレスラッチ回路５１、およ
び比較器５２に入力されると共に、カラムアドレス４７
として“０００”がセレクタ４５と比較器５２に入力さ
れる。

【００５０】このロウアドレス“００２”はアドレスラ
ッチ回路５１にラッチされているロウアドレス“００１
”と一致しないため比較器５２は不一致信号５６を出力
する。このとき、シーケンサ４２はリードライト信号２
３が“１”レベルとなっているため、現在のアクセスが
読出要求と判断する。そして、もはやこれ以上高速ペー
ジモードでの読出し動作を続行できないと判断し、高速
ページモードでの読出動作を中断し、現在要求されてい
るアドレス“００２０００”への読出しを一旦保留する
。そして、バッファキュー１４に格納しておいた書込要
求を実行する。

【００５１】すなわち、シーケンサ４２からの切換信号
４３により、アドレスセレクタ４１はバッファキュー１
４に格納されたアドレス“００４０００”をアドレス４
４としてセレクタ４５に転送すると共に、データセレク
タ５９はバッファキュー１４に格納されていたバッファ
キューデータ３２をメモリデータ２６としてメモリブロ
ック１１に出力する。

【００５２】これによりメモリブロック１１のアドレス
“００４０００”にメモリデータ２６が書き込まれるこ
ととなる。

【００５３】この書込み動作を図７と共にさらに詳細に
説明する。ＲＡＳ信号２７（図５ｄ）が“１”レベルに
なってから（図７ステップＳ１０１）、２５ｎｓ経過後
（ステップＳ１０２）、ＣＡＳ信号２８（図５ｅ）が“
１”レベルになる（ステップＳ１０３）と、メモリアド
レス２５としてロウアドレス“００４”が出力される（
ステップＳ１０４）。この時点から７５ｎｓ経過後（ス
テップＳ１０５）、ＲＡＳ信号２７は“０”となり（ス
テップＳ１０６）、さらに２５ｎｓ経過後（ステップＳ
１０７）、メモリアドレス２５としてカラムアドレス“
０００”が出力される（ステップＳ１０８）。このとき
、ライトイネーブル信号２９（図５ｆ）が“０”レベル
となると共に（ステップＳ１０９）、バッファキュー１
４から書込データが読出されメモリデータ２６として与
えられる（ステップＳ１１０）。さらに２５ｎｓ経過後
（ステップＳ１１１）、ＣＡＳ信号２８が“０”レベル
となり（ステップＳ１１２）、この時点から５０ｎｓ経
過後（ステップＳ１１３）にデータの書込が終了する。

【００５４】このようにしてバッファキュー１４に保持
されていたアドレス要求を実行した後は、一旦保留して
いたアドレス“００２０００”への読出要求に対し通常
の読出しアクセスを実行する。

【００５５】以下、この通常の読出しアクセス動作につ
いて、図８と共に詳述する。ＲＡＳ信号２７（図５ｄ）
が“１”レベルになってから（図８ステップＳ１０１）
、２５ｎｓ経過後（ステップＳ１０２）、ＣＡＳ信号２
８（図５ｅ）が“１”レベルになる（ステップＳ１０３
）と、メモリアドレス２５としてロウアドレス“００２
”が出力される（ステップＳ１０４）。この時点から７
５ｎｓ経過後（ステップＳ１０５）、ＲＡＳ信号２７は
“０”となり（ステップＳ１０６）、さらに２５ｎｓ経
過後（ステップＳ１０７）、メモリアドレス２５として
カラムアドレス“０００”が出力される（ステップＳ１
０８）。このとき、ライトイネーブル信号２９（図５ｆ
）は“１”レベルである（ステップＳ１０９）。さらに
２５ｎｓ経過後（ステップＳ１１０）、ＣＡＳ信号２８
が“０”レベルとなり（ステップＳ１１１）、この時点
から５０ｎｓ経過後（ステップＳ１１２）にアドレス“
００２０００”から読出されたデータがシステムデータ
２２（図５ｈ）としてシステムバス１３上に送出される
。

【００５６】本実施例では、高速ページモードでの読出
し動作中にロウアドレスの異なるアドレスへの書込み要
求があった場合について説明したが、高速ページモード
での書込み動作中に要求があった場合も同様である。

【００５７】以下、図９と共に高速ページモードでの書
込み動作を詳細に説明する。前回のデータ書込みから所
定時間経過後、ＣＡＳ信号２８が“１”レベルとなり（
図９ステップＳ１０１）、メモリアドレス２５としてカ
ラムアドレス４８が出力されると（ステップＳ１０２）
、ライトイネーブル信号２９を“０”レベルとし（ステ
ップＳ１０３）、これから２５ｎｓ経過後に（ステップ
Ｓ１０４）、メモリブロック１１に書込データとしての
メモリデータ２６（図５ｇ）が与えられる（ステップＳ
１０５）　。そして、ＣＡＳ信号２８が再び“０”レベ
ルになり（ステップＳ１０６）、この時点からさらに２
５ｎｓ経過した時点で（ステップＳ１０７）、該当する
アドレスにメモリデータ２６（図５ｇ）が書き込まれる
。

【００５８】なお、本実施例では高速ページモードでの
アクセス中に、異なるロウアドレスに対する読出要求が
あったときに高速ページモードを中断することとしたが
、その他の原因として例えばバッファキューがいっぱい
になったときや、メモリリフレッシュに当たった場合も
中断する。

【００５９】

【発明の効果】以上説明したように請求項１記載の発明
によれば、高速アクセスモードでの各アクセス要求を監
視し、所定範囲以外のアドレスに対するアクセス要求が
あった場合はこれを一旦格納しておき、高速アクセスモ
ードの終了後、そのアクセス要求に対してアクセスを実
行することとしたので、高速アクセスモードでのアクセ
ス実行中に所定範囲以外へのアクセス要求が発生しても
高速アクセスモードを中断することなく高速アクセスを
続行することができる。従って、高速アクセスモードで
のアクセスを効率よく行うことができるという効果があ
る。

【００６０】また、請求項２記載の発明によれば、高速
アクセスモードでのアクセスが所定アドレス領域以外へ
の書込要求のときにはそのアクセス要求をバッファキュ
ーに格納し高速アクセスモードを中断しないが、高速ア
クセスモード中であってもそのアクセス要求が所定アド
レス領域以外からの読出し要求のときには高速アクセス
モードを中断しバッファキューに格納された書込要求の
アクセスを実行してから保留していた読出要求を実行す
ることとした。従って、バッファキューに格納されたま
ま未だ実行されていない書込み要求の対象アドレスから
データの読出しを行ってしまうという不都合がなく、デ
ータの書込みと読出しを時系列に沿って正確に行うこと
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例における高速アクセスモード
記憶装置の概要を示すブロック図である。

【図２】この高速アクセスモード記憶装置の詳細を示す
ブロック図である。

【図３】この高速アクセスモード記憶装置の動作の概要
を示す流れ図である。

【図４】図２における制御回路を詳細に示すブロック図
である。

【図５】この高速アクセスモード記憶装置の動作を示す
タイミング図である。

【図６】高速ページモードでの読出し動作を説明するた
めの流れ図である。

【図７】通常の書込み動作を説明するための流れ図であ
る。

【図８】通常の読出し動作を説明するための流れ図であ
る。

【図９】高速ページモードでの書込み動作を説明するた
めの流れ図である。

【符号の説明】

１１　　メモリブロック １２　　制御回路 １３　　システムバス １４　　バッファキュー １５　　ＣＰＵ ４１　　アドレスセレクタ ４２　　シーケンサ ４５　　セレクタ ５１　　アドレスラッチ回路 ５２　　比較器 ５９　　データセレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　アドレスで管理されるアドレス空間に
   各種データを記憶するメモリと、このメモリに対し高速
   アクセスモードでのアクセスを実行する高速アクセス実
   行手段と、この高速アクセス実行手段による前記メモリ
   の所定範囲のアドレスへの高速アクセスモードでのアク
   セスに際し、各アクセス要求が前記所定範囲に属するア
   ドレスに対するものか否かを監視する監視手段と、この
   監視手段が前記所定範囲以外のアドレスに対するアクセ
   ス要求を検出したとき、そのアドレスおよび必要なデー
   タを格納する格納手段と、前記高速アクセスモードでの
   アクセスの終了後、前記格納手段に格納されたアドレス
   に対してアクセスを実行するアクセス実行手段とを具備
   することを特徴とする高速アクセスモード記憶装置。
2. 【請求項２】　　アドレスで管理されるアドレス空間に
   各種データを記憶するメモリと、このメモリの同一ロウ
   アドレスを有する一連のアドレス領域に対し高速アクセ
   スモードでのアクセスを実行する高速アクセス実行手段
   と、この高速アクセス実行手段による高速アクセスモー
   ドでのメモリアクセスに際し、各アクセス要求の読み出
   し、書き込みの区別、およびアクセス対象アドレスのロ
   ウアドレスの属する領域の判定を行う判定手段と、この
   判定手段により、アクセス要求が前記一連のアドレス領
   域のロウアドレスと異なるロウアドレスを有するアドレ
   スへの書き込み要求であると判定されたとき、そのアド
   レスおよび書き込みデータを格納するバッファキューと
   、前記高速アクセスモードでのアクセスの終了後、およ
   び高速アクセスモード中であってもそのアクセス要求が
   前記一連のアドレス領域のロウアドレスと異なるロウア
   ドレスを有するアドレスからの読み出し要求であると前
   記判定手段により判定されたとき、前記バッファキュー
   に格納されたアドレスへのアクセスを実行するアクセス
   実行手段とを具備することを特徴とする高速アクセスモ
   ード記憶装置。