KR20070105141A - 반도체 메모리 장치의 페이지 버퍼 - Google Patents

반도체 메모리 장치의 페이지 버퍼 Download PDF

Info

Publication number
KR20070105141A
KR20070105141A KR1020060037224A KR20060037224A KR20070105141A KR 20070105141 A KR20070105141 A KR 20070105141A KR 1020060037224 A KR1020060037224 A KR 1020060037224A KR 20060037224 A KR20060037224 A KR 20060037224A KR 20070105141 A KR20070105141 A KR 20070105141A
Authority
KR
South Korea
Prior art keywords
node
response
nmos transistor
page buffer
signal
Prior art date
Application number
KR1020060037224A
Other languages
English (en)
Inventor
한정철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060037224A priority Critical patent/KR20070105141A/ko
Publication of KR20070105141A publication Critical patent/KR20070105141A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Abstract

본 발명은 반도체 메모리 장치의 페이지 버퍼에 관한 것으로, 데이터를 저장하는 메모리 셀 어레이, 제 1 비트라인 쌍을 통해 상기 메모리 셀 어레이에 연결되어 데이터를 프로그램하거나 리드하는 제 1 페이지 버퍼, 제 2 비트라인 쌍을 통해 상기 메모리 셀 어레이와 연결되어 데이터를 프로그램하거나 리드하는 제 2 페이지 버퍼, 상기 제 1 페이지 버퍼 및 제 2 페이지 버퍼간의 카피백 동작시 데이터를 임시 저장하는 역할을 하는 캐시버퍼 및 상기 제 1 페이지 버퍼와 상기 제 2 페이지 버퍼 사이의 연결을 제어하는 디바이더를 포함하고, 2 페이지 리드, 프로그램 및 캐시 프로그램이 가능한 3개의 래치를 구비한 페이지 버퍼를 사용하여 래치된 데이터를 일시적으로 저장하여 2 페이지 카피백 동작을 하도록 하여 1 페이지 카피백 동작에 비해 동작속도를 향상시킬 수 있다.
낸드 플래시, 페이지 버퍼, 카피백

Description

반도체 메모리 장치의 페이지 버퍼{Page buffer of semiconductor memory device}
도 1은 종래의 페이지 버퍼를 도시한 회로도이다.
도 2는 본 발명의 페이지 버퍼를 상세히 도시한 회로도이다.
도 3은 본 발명의 다른 실시예를 개략적으로 도시한 블럭도이다.
도 4는 도 3의 페이지 버퍼부를 상세히 도시한 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 메모리 셀 어레이 210 : 제 1 페이지 버퍼
220 : 제 2 페이지 버퍼 230 : 캐시버퍼
240 : 디바이더
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 카피백 동작속도를 향상시키는 페이지 버퍼에 관한 것이다.
일반적으로, 낸드 플래시 메모리 소자에서는 데이터의 리드(read)시에 한 개의 페이지(page)의 데이터를 페이지 버퍼(page buffer)에 전달하고 난 후 순서대로 데이터를 내보내도록 되어있다. 따라서, 여러개의 페이지(page)를 리드할 경우 한 개의 데이터를 페이지 버퍼에 옮겨놓고 데이터를 출력하고, 다음 페이지의 데이터를 리드하기 위해 셀 바이어스(bias)를 셋팅하고 페이지 버퍼에 데이터를 저장한다.
도 1은 종래의 페이지 버퍼를 도시한 회로도이다. 페이지 버퍼(20)는 이븐(even) 비트라인(BLe)과 오드(odd) 비트라인(BLo)을 통하여 메모리 셀 어레이(10)와 연결된다. 메모리 셀 어레이(10)는 데이터를 저장하는 메모리 셀들(미도시)을 포함하고, 페이지 버퍼(20)는 상기 메모리 셀에 데이터를 프로그램 하거나 상기 데이터를 리드한다. 이븐 비트라인(BLe)과 센싱노드(SO) 사이에는 NMOS 트랜지스터(M1)가 연결되어 있고, NMOS 트랜지스터(M1)는 제어신호(BLSHFe)에 의해서 제어된다. 오드 비트라인(BLo)과 센싱노드(SO) 사이에는 NMOS 트랜지스터(M2)가 연결되고 NMOS 트랜지스터(M2)는 제어신호(BLSHFo)에 의해서 제어된다. 이븐 비트라인(BLe)과 제어신호 라인(VIRPWR) 사이에는 NMOS 트랜지스터(M3)가 연결되고, 오드 비트라인(BLo)과 제어신호 라인(VIRPWR) 사이에는 NMOS 트랜지스터(M4)가 각각 연결되어 있다. NMOS 트랜지스터들(M3, M4)은 제어신호들(VBLe, VBLo)에 의해서 각각 제어된다. 트랜지스터들(M1 내지 M4)은 비트라인 선택 및 바이어스 회로들을 구성하여 프로그램 및 리드 동작시 비트라인들(BLe, BLo)중 어느 하나를 선택하고 선택된 비트라인을 센싱노드(SO)에 연결하고, 비 선택된 비트라인을 플로팅 시킨다.
2 페이지 프로그램과 2 페이지 캐시 프로그램이 가능한 페이지 버퍼의 경우에는 높은 구동능력과 칩의 면적을 줄일 수 있다. 하지만, 라지 블럭(large block) 장치는 2 페이지 카피백(copy back) 동작이 불가능하다.
따라서, 본 발명은 2 페이지 리드, 프로그램 및 캐시 프로그램이 가능한 3개의 래치를 구비한 페이지 버퍼를 사용하여 래치된 데이터를 일시적으로 저장하여 2 페이지 카피백 동작을 하도록 하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 페이지 버퍼는, 데이터를 저장하는 메모리 셀 어레이, 제 1 비트라인 쌍을 통해 상기 메모리 셀 어레이에 연결되어 데이터를 프로그램하거나 리드하는 제 1 페이지 버퍼, 제 2 비트라인 쌍을 통해 상기 메모리 셀 어레이와 연결되어 데이터를 프로그램하거나 리드하는 제 2 페이지 버퍼, 상기 제 1 페이지 버퍼 및 제 2 페이지 버퍼간의 카피백 동작시 데이터를 임시 저장하는 역할을 하는 캐시버퍼 및 상기 제 1 페이지 버퍼와 상기 제 2 페이지 버퍼 사이의 연결을 제어하는 디바이더를 포함하는 반도체 메모리 장치의 페이지 버퍼를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하여 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 페이지 버퍼를 상세히 도시한 회로도이다. 2 페이지 캐시 프로그램(2 page cache program) 구현을 위해 3개의 래치를 가진 페이지 버퍼를 구비한다. 페이지 버퍼는 제 1 페이지 버퍼(210), 제 2 페이지 버퍼(220) 및 캐시버퍼(230)를 포함한다. 그리고, 프리차지 제어소자(PT), NMOS 트랜지스터(N1) 및 디바이더(240)를 포함한다. 프리차지 제어소자(PT)는 프리차지신호(PRECHb)에 응답하여 센싱노드(SO1)를 프리차지 시킨다. NMOS 트랜지스터(N1)는 드라이브 신호(DRV)에 응답하여 데이터를 페이지 버퍼들(210, 220) 및 캐시버퍼(230)에 전달한다. 디바이더(240)는 전달 게이트, PMOS 트랜지스터 및 NMOS 트랜지스터 중 어느 하나로 구현될 수 있다. 디바이더(240)는 제 1 페이지 버퍼(210)와 제 2 페이지 버퍼(220) 간의 연결을 제어한다. 제 1 페이지 버퍼(210)는 트랜지스터들(N2~N10)과 래치(211)를 포함한다. NMOS 트랜지스터(N2)는 제 1 입력신호(DI)에 응답하여 노드(D1)와 노드(D2)를 연결한다. NMOS 트랜지스터(N3)는 제 1 입력신호 바(nDI)에 응답하여 노드(D1)와 노드(D3)를 연결한다. 래치(211)는 노드(D2)와 노드(D3) 사이에 위치하여 인가되는 데이터를 래치한다. NMOS 트랜지스터(N4)는 리셋신호(RST)에 응답하여 래치(211)를 리셋한다. NMOS 트랜지스터들(N5, N6)은 각각 리드신호(READ_L)와 센싱노드(SO1)의 전위에 응답하여 노드(D2)와 접지전압(Vss)을 연결한다. NMOS 트랜지스터(N7)는 제어신호(CPBCK)에 응답하여 노드(D2)와 센싱노드(SO1)를 연결한다. 리셋소자(N8)는 NMOS 트랜지스터로 구현 될 수 있다. 리셋소자(N8)는 노드(D3)의 전위에 응답하여 전원전압(Vdd)을 베리파이신호(VEF)로 출력하여 프로그램이나 삭제시 베리파이 동작을 한다. NMOS 트랜지스터(N9)는 프로그램신호(PGM_L)에 응답하여 노드(D4)와 센싱노드(SO1)를 연결한다. 제 2 페이지 버 퍼(220)는 트랜지스터들(N11~N18)과 래치(221)를 포함한다. NMOS 트랜지스터(N11)는 제 2 입력신호(DIT)에 응답하여 노드(D1)와 노드(D5)를 연결한다. NMOS 트랜지스터(N12)는 제 2 입력신호 바(nDIT)에 응답하여 노드(D1)와 노드(D6)를 연결한다. 래치(221)는 노드(D5)와 노드(D5) 사이에 위치하여 인가되는 데이터를 래치한다. NMOS 트랜지스터(N13)는 리셋신호(RST)에 응답하여 노드(D6)와 접지전압(Vss)을 연결한다. NMOS 트랜지스터(N18)는 제어신호(CPBCK)에 응답하여 노드(D5)와 센싱노드(SO2)를 연결한다. PMOS 트랜지스터(N16)는 노드(D6)의 전위에 응답하여 전원전압(Vdd)을 베리파이신호(VEF)로 출력하여 프로그램 또는 삭제시 베리파이 동작을 한다. NMOS 트랜지스터(N17)는 프로그램신호(PRM_R)에 응답하여 노드(D7)와 센싱노드(SO2)를 연결한다. NMOS 트랜지스터들(N15, N14)은 각각 센싱노드(SO2)의 전위와 리드신호(READ_R)에 응답하여 노드(D5)와 접지전압(Vss)을 연결한다. 캐시버퍼(230)는 트랜지스터들(N19~N25)과 래치(231)를 포함한다. NMOS 트랜지스터(N19)는 프로그램신호(PGM_C)에 응답하여 센싱노드(SO2)와 인버터(I9)를 연결한다. NMOS 트랜지스터(N23)는 제 3 입력신호(DI_C)에 응답하여 노드(D1)와 노드(D8)를 연결한다. 제 3 입력신호 바(nDI_C)에 응답하여 노드(D1)와 노드(D9)를 연결한다. 래치(231)는 노드(D8)와 노드(D9) 사이에 위치하여 데이터를 래치한다. PMOS 트랜지스터(N21)는 노드(D9)의 전위에 응답하여 전원전압(Vdd)과 접지전압(Vss)을 연결한다. NMOS 트랜지스터들(N24, N25)은 각각 리드신호(READ_C)와 센싱노드(SO2)의 전위에 응답하여 노드(D8)와 접지전압(Vss)을 연결한다.
상기 페이지 버퍼의 프로그램 동작은 다음과 같다. NMOS 트랜지스터(N1)는 드라이브신호(DRV)에 응답하여 노드(D1)에 데이터를 인가시킨다. 제 1 페이지 버퍼(210)와 제 2 페이지 버퍼(220)의 NMOS 트랜지스터들(N2, N3, N11, N12)은 각각 입력신호들에 응답하여 각각의 래치(211, 221)에 데이터를 래치한다. NMOS 트랜지스터(N9, N17)는 각각 프로그램신호(PGM_L, PGM_R)에 응답하여 입력된 데이터를 센싱노드(SO1, SO2)에 인가하고, 비트라인(BL1e, BL2e)을 통해 메모리 셀 어레이(200)로 데이터를 프로그램한다. 캐시버퍼(230)는 카피백 동작시에 데이터를 임시로 저장하였다가 출력하는 역할을 수행한다. 카피백 동작시에는 캐시버퍼(230)에 저장된 데이터를 제 1 페이지 버퍼(210)에서 래치하고, 제 2 페이지 버퍼(220)에 저장된 데이터를 다시 캐시버퍼(230)에 래치하여 카피백 동작을 수행한다.
도 3은 본 발명의 다른 실시예를 개략적으로 도시한 블럭도로써 2 페이지 카피백의 동작 순서를 함께 나타낸다. 도 3에 도시된 실시예는 2 페이지 카피백을 동시에 실시할 수 있도록 하였다. 반도체 메모리 장치는 메모리 셀 어레이(200), 제 1 페이지 버퍼(210), 제 2 페이지 버퍼(220), 캐시버퍼(230) 및 디바이더(240)를 포함한다. 메모리 셀 어레이(200)는 메모리 셀 들(미도시)을 포함하고, 메모리 셀 들(미도시)은 데이터를 저장한다. 제 1 페이지 버퍼(210)는 이븐 비트라인(BL1e)과 오드 비트라인(BL1o)을 통해 메모리 셀 어레이(200)와 연결된다. 제 2 페이지 버퍼(220)는 이븐 비트라인(BL2e)과 오드 비트라인(BL2o)을 통해 메모리 셀 어레이(200)와 연결된다. 캐시버퍼(230)는 카피백 동작시 데이터를 임시로 저장하고 출력하는 동작을 한다. 동작 순서는 제 1 페이지 버퍼(210)와 제 2 페이지 버퍼(220)는 메모리 셀 어레이(200)로부터 데이터를 리드한다(①). 캐시버퍼(230)는 제 1 페 이지 버퍼(210)의 데이터를 임시 저장하고(②), 제 2 페이지 버퍼(220)의 데이터가 제 1 페이지 버퍼(210)에 래치된다(③). 다시 캐시버퍼(230)에 래치된 데이터는 제 2 페이지 버퍼(220)에 래치된다(④). 다음 필요한 경우에, 데이터가 제 1 페이지 버퍼(210)와 제 2 페이지 버퍼(220)에 인가된다(⑤, ⑥). 각각의 페이지 버퍼(210, 220)에 래치된 데이터는 비트라인들(BL1e 또는 BL1o 중 어느 하나, BL2e 또는 BL2o 중 어느 하나)을 통해 메모리 셀 어레이(200)에 동시에 저장된다(⑦).
도 4는 도 3의 페이지 버퍼부를 상세히 도시한 회로도이다. 도 2에서 제시된 페이지 버퍼의 2 페이지 카피백 동작을 보다 효율적으로 동작시키기 위해 제 2 페이지 버퍼(220)에 카피백 제어소자(N18)를 추가하였다. 기본적인 동작은 도 2의 동작과 유사하므로 중복을 피하기 위해 생략하기로 한다. 추가된 카피백 제어소자(N18)는 카피백 동작시 데이터의 일시적인 저장에 사용된다. 따라서, 2 페이지 카피백 리드시에 래치들(211, 221) 간에 상호 간섭을 방지하도록 턴 오프 시키면 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 페이지 버퍼는, 2 페이지 리드, 프로그램 및 캐시 프로그램이 가능한 3개의 래치를 구비한 페이지 버퍼를 사용하여 래치된 데이터를 일시적으로 저장하여 2 페이지 카피백 동작을 하도록 하여 1 페이지 카피백 동작에 비해 동작속도를 향상시킬 수 있다.

Claims (6)

  1. 데이터를 저장하는 메모리 셀 어레이;
    제 1 비트라인 쌍을 통해 상기 메모리 셀 어레이에 연결되어 데이터를 프로그램하거나 리드하는 제 1 페이지 버퍼;
    제 2 비트라인 쌍을 통해 상기 메모리 셀 어레이와 연결되어 데이터를 프로그램하거나 리드하는 제 2 페이지 버퍼;
    상기 제 1 페이지 버퍼 및 제 2 페이지 버퍼간의 카피백 동작시 데이터를 임시 저장하는 역할을 하는 캐시버퍼; 및
    상기 제 1 페이지 버퍼와 상기 제 2 페이지 버퍼 사이의 연결을 제어하는 디바이더를 포함하는 반도체 메모리 장치의 페이지 버퍼.
  2. 제 1 항에 있어서, 상기 제 1 페이지 버퍼는,
    제 1 노드와 제 2 노드 사이에 접속되고 제 1 입력신호에 응답하여 동작하는 제 1 NMOS 트랜지스터;
    상기 제 1 노드와 제 3 노드 사이에 접속되어 제 1 입력신호 바에 응답하여 동작하는 제 2 NMOS 트랜지스터;
    상기 제 2 노드와 상기 제 3 노드 사이에서 데이터를 래치하는 래치부;
    상기 제 3 노드와 접지전압 사이에 접속되고 리셋신호에 응답하여 동작하는 리셋소자;
    상기 제 3 노드의 전위에 응답하여 전원전압을 베리파이신호로 출력하는 제 3 NMOS 트랜지스터;
    상기 제 2 노드와 접지전압 사이에 직렬로 접속되어 각각 센싱노드와 리드신호에 응답하여 동작하는 제 4 NMOS 트랜지스터와 제 5 NMOS 트랜지스터;
    상기 센싱노드와 상기 제 2 노드 사이에 접속되어 카피백 신호에 응답하여 동작하는 제 6 NMOS 트랜지스터; 및
    상기 센싱노드와 상기 제 4 노드 사이에 접속되어 프로그램 신호에 응답하여 동작하는 제 7 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 페이지 버퍼.
  3. 제 1 항에 있어서, 상기 제 2 페이지 버퍼는,
    상기 제 1 노드와 제 5 노드 사이에 접속되고 제 2 입력신호에 응답하여 동작하는 제 1 NMOS 트랜지스터;
    상기 제 1 노드와 제 6 노드 사이에 접속되어 제 2 입력신호 바에 응답하여 동작하는 제 2 NMOS 트랜지스터;
    상기 제 5 노드와 상기 제 6 노드 사이에서 데이터를 래치하는 래치부;
    상기 제 6 노드와 접지전압 사이에 접속되고 리셋신호에 응답하여 동작하는 리셋소자;
    상기 제 6 노드의 전위에 응답하여 전원전압을 베리파이신호로 출력하는 제 3 NMOS 트랜지스터;
    상기 제 5 노드와 접지전압 사이에 직렬로 접속되어 각각 센싱노드와 리드신 호에 응답하여 동작하는 제 4 NMOS 트랜지스터와 제 5 NMOS 트랜지스터;
    상기 센싱노드와 상기 제 2 노드 사이에 접속되어 카피백 신호에 응답하여 동작하는 제 6 NMOS 트랜지스터; 및
    상기 센싱노드와 상기 제 7 노드 사이에 접속되어 프로그램 신호에 응답하여 동작하는 제 7 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 페이지 버퍼.
  4. 제 3 항에 있어서, 상기 제 2 페이지 버퍼는,
    상기 센싱노드와 상기 제 5 노드 사이에 접속되어 카피백 신호에 응답하여 동작하는 카피백 제어소자를 포함하는 반도체 메모리 장치의 페이지 버퍼.
  5. 제 1 항에 있어서, 상기 캐시버퍼는
    상기 제 1 노드와 제 8 노드 사이에 접속되어 캐시 입력신호에 응답하여 작동하는 제 1 NMOS 트랜지스터;
    상기 제 1 노드와 제 9 노드 사이에 접속되어 캐시 입력시호 바에 응답하여 작동하는 제 2 NMOS 트랜지스터;
    상기 제 8 노드와 상기 제 9 노드 사이에서 데이터를 래치하는 래치;
    상기 제 9 노드와 접지전압 사이에 접속되어 리셋신호에 응답하여 동작하는 리셋소자;
    상기 제 9 노드의 전위에 응답하여 전원전압을 베리파이신호로 출력하는 제 1 PMOS 트랜지스터; 및
    상기 제 8 노드와 접지전압 사이에 직렬로 접속되어 순서대로 센싱노드와 리드신호에 응답하여 동작하는 제 3 NMOS 트랜지스터와 제 4 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 페이지 버퍼.
  6. 제 1 항에 있어서, 상기 디바이더는,
    제 1 센싱노드와 제 2 센싱노드 사이에 접속되고,
    전달 게이트, PMOS 트랜지스터 또는 NMOS 트랜지스터로 구성되는 반도체 메모리 장치의 페이지 버퍼.
KR1020060037224A 2006-04-25 2006-04-25 반도체 메모리 장치의 페이지 버퍼 KR20070105141A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060037224A KR20070105141A (ko) 2006-04-25 2006-04-25 반도체 메모리 장치의 페이지 버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060037224A KR20070105141A (ko) 2006-04-25 2006-04-25 반도체 메모리 장치의 페이지 버퍼

Publications (1)

Publication Number Publication Date
KR20070105141A true KR20070105141A (ko) 2007-10-30

Family

ID=38818744

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060037224A KR20070105141A (ko) 2006-04-25 2006-04-25 반도체 메모리 장치의 페이지 버퍼

Country Status (1)

Country Link
KR (1) KR20070105141A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100933838B1 (ko) * 2008-03-10 2009-12-24 주식회사 하이닉스반도체 불휘발성 메모리 소자의 테스트 방법
KR100943121B1 (ko) * 2007-04-25 2010-02-18 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 프로그램 방법
CN110718246A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 存储器装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100943121B1 (ko) * 2007-04-25 2010-02-18 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 프로그램 방법
US7701766B2 (en) 2007-04-25 2010-04-20 Hynix Semiconductor Inc. Non-volatile memory device and method of programming in the same
KR100933838B1 (ko) * 2008-03-10 2009-12-24 주식회사 하이닉스반도체 불휘발성 메모리 소자의 테스트 방법
US8004914B2 (en) 2008-03-10 2011-08-23 Hynix Semiconductor Inc. Method of testing nonvolatile memory device
CN110718246A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 存储器装置
CN110718246B (zh) * 2018-07-13 2023-05-12 爱思开海力士有限公司 存储器装置

Similar Documents

Publication Publication Date Title
JP4122185B2 (ja) 不揮発性メモリ装置、そのプログラム方法及びパス／フェイルの検査方法
TWI614763B (zh) 記憶體裝置、其週邊電路及其單一位元組資料寫入方法
KR100553680B1 (ko) 듀얼 레지스터 구조의 페이지버퍼를 가지는 메모리장치
KR100609568B1 (ko) 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법
US7369457B2 (en) Semiconductor memory device
JP5059321B2 (ja) ページバッファ回路の読み出し動作制御方法
US7336543B2 (en) Non-volatile memory device with page buffer having dual registers and methods using the same
JP4920257B2 (ja) 不揮発性メモリ装置およびそのページバッファ動作方法
KR20120046476A (ko) 반도체 메모리 장치 및 그의 동작 방법
JP2006228396A (ja) 不揮発性メモリ装置のページバッファ動作方法
JP2004273098A (ja) フラッシュメモリのバンク分割装置
JP4490189B2 (ja) デュアルレジスタを有するページバッファ、これを備えた半導体メモリ装置及びそのプログラム方法
KR101024154B1 (ko) 페이지 버퍼 회로
US6738288B2 (en) Semiconductor memory
KR100713983B1 (ko) 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한프로그램 방법
US8213235B2 (en) Nonvolatile memory device
KR20070105141A (ko) 반도체 메모리 장치의 페이지 버퍼
CN101123117B (zh) 非易失性存储器装置及其操作方法
KR100953055B1 (ko) 불휘발성 메모리 소자의 동작 방법
KR20120061570A (ko) 반도체 메모리 장치 및 그 동작 방법
KR100908541B1 (ko) 불휘발성 메모리 소자의 카피백 프로그램 방법
US7701766B2 (en) Non-volatile memory device and method of programming in the same
KR100769803B1 (ko) 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼 및그것을 이용하여 비트라인을 프리챠지시키는 방법
KR20070109419A (ko) 플래시 메모리 장치의 페이지 버퍼
KR20060031989A (ko) 낸드 플래시 메모리 소자의 페이지 버퍼

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination