KR20120061570A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 적어도 두개 이상의 래치 회로들을 포함하며, 상기 래치회로들 중 적어도 하나의 래치회로의 전원단자는 전원공급부의 출력단과 연결되고, 나머지 래치회로의 전원 단자는 전원라인에 연결되는 페이지 버퍼; 상기 전원라인과 상기 전원공급부의 출력단 사이에 연결되며, 스탠바이 모드 신호에 따라 턴온 되는 스위칭 소자; 및 동작 모드에 따라 상기 스탠바이 모드 신호를 생성하는 제어로직을 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}

본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 소거하기 위한 소거동작과 상기 메모리 셀에 데이터를 저장하기 위한 프로그램 동작은 F-N 터널링(Fowler-Nordheim tunneling)과 핫 일렉트론 인젝션(hot electron injection) 방식이 사용된다.

상기의 반도체 메모리 소자는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.

페이지 버퍼는 상기 비트라인들에 연결되는데, 선택되는 메모리 셀에 프로그램할 데이터를 임시 저장하거나 메모리셀로부터 데이터를 독출하여 저장하기 위한 래치회로들을 포함한다.

최근에는 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀을 여러개의 문턱전압 레벨로 프로그램할 수 있는 멀티 레벨 셀(Multi Level Cell)이 사용되고 있다. 그리고 멀티 레벨 셀이 사용되기 때문에 페이지 버퍼에 포함되는 래치의 수도 함께 증가하고 있다.

래치회로는 두 개의 인버터로 구성되는데, 전원이 입력되는 동안에만 데이터를 보존할 수 있는 휘발성 기억 소자이다.

한편, 반도체 메모리 장치의 페이지 버퍼에 포함되는 래치회로들 중 일부는 스탠바이(stand by) 상태에서도 데이터를 보존하고 있어야 한다. 따라서 스탠바이 상태에서도 데이터를 보존해야 하는 래치회로에는 계속적으로 전원이 인가되어야 한다.

그런데, 반도체 메모리 장치의 페이지 버퍼의 래치회로들에 제공되는 전원은 동일한 전원으로 연결되기 때문에 일부 래치회로의 데이터 보존을 위해서 제공되는 전원이 모든 래치회로에 입력된다. 따라서 불필요한 전원소모가 발생된다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 페이지 버퍼의 래치회로들 중 스탠바이 모드에서의 데이터 보존이 필요한 래치회로와, 스탠바이 모드에서의 데이터 보존이 필요치 않은 래치회로들에 제공하는 전원전압을 분리하여 제공할 수 있는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

본 발명의 실시 예에 따른 반도체 메모리 장치는,

적어도 두개 이상의 래치 회로들을 포함하며, 상기 래치회로들 중 적어도 하나의 래치회로의 전원단자는 전원공급부의 출력단과 연결되고, 나머지 래치회로의 전원 단자는 전원라인에 연결되는 페이지 버퍼; 상기 전원라인과 상기 전원공급부의 출력단 사이에 연결되며, 스탠바이 모드 신호에 따라 턴온 되는 스위칭 소자; 및 동작 모드에 따라 상기 스탠바이 모드 신호를 생성하는 제어로직을 포함한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 페이지 버퍼 회로는,

적어도 두개 이상의 래치회로를 포함하며, 상기 래치회로 중 적어도 하나의 래치회로의 전원 입력단자에는 동작모드에 관계없이 동작 전원이 공급되도록 구성되며, 나머지 래치회로의 전원입력 단자는 동작 모드에 따라 상기 동작 전원이 공공급되도록 구성된다.

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은,

메모리 셀들과, 상기 메모리 셀들에 저장하기 위한 데이터를 임시 저장하거나, 상기 메모리 셀들에 저장된 데이터를 독출하여 저장하기 위한 래치회로들을 각각 포함하는 페이지 버퍼들을 포함하는 반도체 메모리 장치가 제공되는 단계; 전원전압을 제 1 전압 입력단 및 제 2 전압 입력단으로 제공하는 단계; 및 상기 페이지 버퍼의 래치회로들중 적어도 하나의 선택된 래치회로에 상기 제 1 전압 입력단에 제공되는 전원전압을 제공하고, 나머지 래치회로들에는 상기 제 2 전압 입력단에 제공되는 상기 전원전압을 제공하며 스탠바이 모드에서 상기 제 2 전압 입력단에 상기 전원전압이 입력되는 것을 차단하는 단계를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은, 페이지 버퍼의 래치회로들 중 스탠바이 모드에서의 데이터 보존이 필요한 래치회로와, 스탠바이 모드에서의 데이터 보존이 필요치 않은 래치회로들에 제공하는 전원전압을 인가할 수 있기 때문에, 스탠바이 모드에서 데이터 보존이 필요치 않은 래치회로들에는 전원공급을 차단하여 전력소모를 줄일 수 있다.

도 1은 반도체 메모리 장치를 나타낸다.
도 2는 도 1의 페이지 버퍼를 나타낸다.
도 3a는 도2의 제 1 래치를 나타내고, 도 3b는 도 2의 제 2 래치를 나타낸다.
도 3b를 참조하면, 제 2 래치(Latch2)는 제 3 및 제 4 인버터(IN3, IN4)를 포함한다.
도 4는 도 1의 전압 제공 장치 중 일부를 나타낸다.
도 5는 본 발명의 실시 예에 따른 전원입력에 따른 페이지 버퍼 동작을 간략히 설명하기 위한 동작 순서도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 반도체 메모리 장치를 나타낸다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 그룹(120), 전압 공급 회로(130), 주변 회로(140) 및 제어로직(150)을 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 메모리 셀들은 워드라인과 비트라인(Bit Line; BL)으로 연결된다.

페이지 버퍼 그룹(120)은 비트라인에 각각 연결되는 페이지 버퍼들을 포함한다. 페이지 버퍼들은 워드라인 및 비트라인에 의해서 선택되는 메모리 셀에 프로그램할 데이터를 저장하거나, 선택된 메모리 셀에 저장된 데이터를 독출하여 저장하기 위한 래치회로들을 포함한다.

전압 공급회로(130)는 페이지 버퍼 그룹(120)과 주변회로(140)의 동작을 위한 동작 전압, 예를 들어 프로그램 전압(Vpgm), 독출전압(Vread), 검증전압(Vverify), 소거 전압(Verase) 및 전원전압(Vcc)등을 제공한다.

주변 회로(140)는 메모리 셀에 데이터를 저장하기 위한 프로그램 동작과 메모리 셀에 저장된 데이터를 독출하기 위한 데이터 독출 동작 등을 위해 동작하는 회로들을 포함한다.

제어로직(150)은 페이지 버퍼 그룹(120), 전압 공급 회로(130) 및 주변 회로(140)의 동작 제어를 위한 제어신호들을 출력한다.

상기 페이지 버퍼 그룹(120)에 포함되는 페이지 버퍼들 중 하나를 설명하면 다음과 같다.

도 2는 도 1의 페이지 버퍼를 나타낸다.

도 2를 참조하면, 페이지 버퍼는 제 1 내지 제 20 NMOS 트랜지스터(N1 내지 N20)와 제 1 PMOS 트랜지스터(P1) 및 제 1 내지 제 4 래치(Latch1 내지 Latch4)를 포함한다.

제 1 NMOS 트랜지스터(N1)는 비트라인(BL)과 제 1 센싱노드(SO1)의 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 센싱신호(PBSENSE)가 입력된다.

제 1 NMOS 트랜지스터(N1)는 비트라인(BL)의 전압을 제 1 센싱노드(SO1)로 전달한다.

제 1 PMOS 트랜지스터(P1)는 제 2 전원전압(VCC2)과 제 1 센싱노드(SO1)의 사이에 연결되고, 제 1 PMOS 트랜지스터(P1)의 게이트에는 프리차지 신호(PRECHSO_N)가 입력된다.

제 1 PMOS 트랜지스터(P1)는 프리차지 신호(PRECHSO_N)에 응답하여 제 1 센싱노드(SO1)를 제 2 전원전압(VCC2)으로 프리차지 한다.

제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 제 1 센싱노드(SO1)와 접지노드 사이에 직렬로 연결된다. 제 2 NMOS 트랜지스터(N2)의 게이트에는 제 1 전송신호(CTRAN)가 입력되고, 제 3 NMOS 트랜지스터(N3)의 게이트는 노드(QC)에 연결된다.

제 1 래치(Latch1)는 노드(QC)와 노드(QC_N)의 사이에 연결되는 두 개의 인버터로 구성된다. 제 1 래치(Latch1)를 구성하는 인버터들은 제 1 전원전압(VCC1)에 의해서 동작한다. 제 1 래치(Latch1)를 구성하는 인버터들은 다음에 보다 상세히 설명하기로 한다.

제 4 NMOS 트랜지스터(N4)는 노드(QC)와 제 2 센싱노드(SO2)의 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)는 노드(QC_N)와 제 2 센싱노드(SO2)의 사이에 연결된다.

제 4 NMOS 트랜지스터(N4)의 게이트에는 제 1 리셋 신호(CRST)가 입력되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 제 1 세트 신호(CSET)가 입력된다.

제 6 NMOS 트랜지스터(N6)는 제 1 센싱노드(SO1)와 노드(QM)의 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)는 제 1 센싱노드(SO1)와 노드(QM_N)의 사이에 연결된다.

제 6 NMOS 트랜지스터(N6)의 게이트에는 제 2 전송 신호(MTRAN)의 반전 신호(MTRAN_N)가 입력되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 제 2 선송신호(MTRAN)가 입력된다.

제 2 래치(Latch2)는 노드(QM)와 노드(QM_N)의 사이에 연결되는 두 개의 인버터로 구성된다. 제 2 래치(Latch2)를 구성하는 두 개의 인버터는 제 2 전원전압(VCC2)에 의해서 동작한다. 제 2 래치(Latch2)를 구성하는 두 개의 인버터는 제 1 래치(Latch1)와 함께 상세히 설명하기로 한다.

제 8 NMOS 트랜지스터(N8)는 노드(QM)와 제 2 센싱노드(SO2)의 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)는 노드(QM_N)와 제 2 센싱노드(SO2)의 사이에 연결된다.

제 8 NMOS 트랜지스터(N8)의 게이트에는 제 2 리셋 신호(MRST)가 입력되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 제 2 세트 신호(MSET)까 입력된다.

제 10 및 제 11 NMOS 트랜지스터(N10, N11)는 제 1 센싱노드(SO1)와 접지노드 사이에 직렬로 연결된다. 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 3 전송신호(TTRAN)가 입력되고, 제 11 NMOS 트랜지스터(N11)의 게이트는 노드(QT)에 연결된다.

제 12 NMOS 트랜지스터(N12)는 제 1 센싱노드(SO1)와 노드(QT_N)의 사이에 연결되고, 제 12 NMOS 트랜지스터(N12)의 게이트에는 프로그램 제어신호(TPROG)가 입력된다.

제 3 래치(Latch3)는 노드(QT)와 노드(QT_N)의 사이에 연결된 두 개의 인버터로 구성된다. 제 3 래치(Latch3)에 포함된 두 개의 인버터는 제 2 래치(Latch2)와 같이 제 2 전원전압(VCC2)에 의해서 동작한다.

제 13 NMOS 트랜지스터(N13)는 노드(QT)와 제 2 센싱노드(SO2)의 사이에 연결되고, 제 14 NMOS 트랜지스터(N14)는 노드(QT_N)와 제 2 센싱노드(SO2)의 사이에 연결된다.

제 13 NMOS 트랜지스터(N13)의 게이트에는 제 3 리셋 신호(TRST)가 입력되고, 제 14 NMOS 트랜지스터(N14)의 게이트에는 제 3 세트 신호(TSET)가 입력된다.

제 15 및 제 16 NMOS 트랜지스터(N15, N16)는 제 1 센싱노드(SO1)와 접지노드 사이에 직렬로 연결된다. 제 15 NMOS 트랜지스터(N15)의 게이트에는 제 4 전송신호(FTRAN)가 입력되고, 제 16 NMOS 트랜지스터(N16)의 게이트는 노드(QF)에 연결된다.

제 4 래치(Latch4)는 노드(QF)와 노드(QF_N)의 사이에 연결되는 두 개의 인버터로 구성된다. 제 4 래치(Latch4)에 포함되는 두 개의 인버터에도 제 2 및 제 3 래치(Latch2, Latch3)와 같이 제 2 전원전압(VCC2)이 제공된다.

제 17 NMOS 트랜지스터(N17)는 노드(QF)와 제 2 센싱노드(SO2)의 사이에 연결되고, 제 18 NMOS 트랜지스터(N18)는 노드(QF_N)와 제 2 센싱노드(SO2)의 사이에 연결된다.

제 17 NMOS 트랜지스터(N17)의 게이트에는 제 4 리셋 신호(FRST)가 입력되고, 제 18 NMOS 트랜지스터(N18)의 게이트에는 제 4 세트 신호(FSET)가 입력된다.

제 19 NMOS 트랜지스터(N19)는 제 2 센싱노드(SO2)와 접지노드 사이에 연결되고, 제 19 NMOS 트랜지스터(N19)의 게이트는 제 1 센싱노드(SO1)에 연결된다.

제 20 NMOS 트랜지스터(N20)는 제 2 센싱노드(SO2)와 접지노드 사이에 연결되고, 제 20 NMOS 트랜지스터(N20)의 게이트에는 페이지 버퍼 리셋 신호(PBRST)가 입력된다.

상기와 같은 페이지 버퍼에서 제 1 래치(Latch1)에는 제 1 전원전압(VCC1)이 제공되고, 제 2 내지 제 4 래치(Latch2 내지 Latch4)에는 제 2 전원전압(VCC2)이 제공된다.

도 3a는 도2의 제 1 래치를 나타내고, 도 3b는 도 2의 제 2 래치를 나타낸다.

도 3a를 참조하면, 제 1 래치(Latch1)는 제 1 및 제 2 인버터(IN1, IN2)를 포함한다. 제 1 인버터(IN1)는 제 3 PMOS 트랜지스터(P3)와 제 21 NMOS 트랜지스터(N21)를 포함하고, 제 2 인버터(IN2)는 제 4 PMOS 트랜지스터(P4)와 제 22 NMOS 트랜지스터(N22)를 포함한다.

제 3 PMOS 트랜지스터(P3)와 제 21 NMOS 트랜지스터(N21)는 제 1 전원전압(VCC1)과 접지노드의 사이에 직렬로 연결된다. 제 3 PMOS 트랜지스터(P3)와 제 21 NMOS 트랜지스터(N21)의 게이트는 노드(QT_N)에 공통 연결된다. 제 3 PMOS 트랜지스터(P3)와 제 21 트랜지스터(N21)의 접속점은 노드(QT)에 연결된다.

제 4 PMOS 트랜지스터(P4)와 제 22 NMOS 트랜지스터(N22)는 제 1 전원전압(VCC1)과 접지노드 사이에 직렬로 연결된다. 제 4 PMOS 트랜지스터(P4)와 제 22 트랜지스터(N22)의 게이트는 노드(QT)에 공통으로 연결된다. 제 4 PMOS 트랜지스터(P4)와 제22 NMOS 트랜지스터(N22)의 접속점은 노드(QT_N)에 연결된다.

앞서 언급한 바와 같이 제 1 및 제 2 인버터(IN1, IN2)에는 제 1 전원전압(VCC1)이 인가된다.

그리고 제 2 래치(Latch2)는 도 3b와 같다.

도 3b를 참조하면, 제 2 래치(Latch2)는 제 3 및 제 4 인버터(IN3, IN4)를 포함한다.

제 3 인버터(IN3)는 제 5 PMOS 트랜지스터(P5)와 제 23 NMOS 트랜지스터(N23)를 포함하고, 제 4 인버터(IN4)는 제 6 PMOS 트랜지스터(P6)와 제 24 NMOS 트랜지스터(N24)를 포함한다.

제 5 PMOS 트랜지스터(P5)와 제 23 NMOS 트랜지스터(N23)는 제 2 전원전압(VCC2)와 접지노드 사이에 직렬로 연결된다. 제 5 PMOS 트랜지스터(P5)와 제 23 NMOS 트랜지스터(N23)의 게이트는 노드(QM_N)의 사이에 공통으로 연결된다.

제 5 PMOS 트랜지스터(P5)와 제 23 NMOS 트랜지스터(N23)의 접속점은 노드(QM)에 연결된다.

제 6 PMOS 트랜지스터(P6)와 제 24 NMOS 트랜지스터(N24)는 제 2 전원전압(VCC2)과 접지노드의 사이에 직렬로 연결된다. 제 6 PMOS 트랜지스터(P6)와 제 24 NMOS 트랜지스터(N24)의 게이트는 노드(QM)에 공통으로 연결된다. 제 6 PMOS 트랜지스터(P6)와 제 24 NMOS 트랜지스터(N24)의 접속점은 노드(QM_N)에 연결된다.

제 3 및 제 4 래치(Latch3, Latch4)도 제 2 래치(Latch2)와 동일하게 구성되고, 제 2 전원전압(VCC2)이 제공된다.

도 3a 및 도 3b에 나타난 바와 같이, 제 1 래치(Latch1)에만 제 1 전원전압(VCC1)만 인가되고, 제 2 내지 제 4 래치(Latch 2 내지 Latch4)와 페이지 버퍼의 제 1 센싱노드(SO1)를 프리차지하기 위한 전원으로는 제 2 전원전압(VCC2)이 인가된다.

상기 제 1 및 제 2 전원전압(VCC1, VCC2)은 각각 제 1 전압 입력단과 제 2 전압 입력단으로부터 제공된다. 제 1 및 제 2 전압 입력단에는 상기 전압 공급 회로(130)에서 제공하는 전원전압이 입력된다.

본 발명의 실시 예에서 제 1 전원전압(VCC1)은 반도체 메모리 장치(100)에 전원이 입력되는 동안 계속적으로 인가된다. 그러나 제 2 전원전압(VCC2)는 스탠바이(standby) 모드인 대기 모드에서는 인가되지 않고, 액티브 모드 동안에만 인가된다.

이를 위해서 전압 공급 장치(130)에서 제 1 및 제 2 전원전압(VCC1, VCC2)이 제공되는 전압 제공 라인이 별도로 구성된다.

도 4는 도 1의 전압 제공 장치 중 일부를 나타낸다.

도 4는 도 1의 전압 제공 장치(130)에서 제 1 및 제 2 전원전압(VCC1, VCC2)이 각각 제공되는 제 1 및 제 2 전압 입력단(A, B)을 나타낸다.

전압 공급 장치(130)는 전원전압 제공을 위한 전원전압 공급 회로(131)를 포함하고, 전원전압 공급 회로(전원전압 제공 회로(131)에서 출력되는 전원전압이 제 1 전원전압(VCC1) 및 제 2 전원전압(VCC2)으로 나뉘어 출력된다.

이때, 제 1 전원전압(VCC1)은 그대로 출력되고, 제 2 전원전압(VCC2)은 제 7 PMOS 트랜지스터(P7)를 통해서 제공된다.

제 7 PMOS 트랜지스터(P7)는 전원전압 제공 회로(131)의 출력단과 제 2 전원전압(VCC2) 출력단의 사이에 연결되고, 제 7 PMOS 트랜지스터(P7)의 게이트에는 스탠바이 신호(standby)가 입력된다.

스탠바이 신호(standby) 신호는 제어로직(150)으로부터 입력되는 제어신호이다. 스탠바이 신호(standby) 신호가 하이 레벨이면, 스탠바이 모드로 동작중인 것을 나타낸다.

따라서 스탠바이 모드일 때 제 7 PMOS 트랜지스터(P7)는 턴오프 되기 때문에 제 2 전원전압(VCC2)은 제공되지 않는다.

이에 따라 페이지 버퍼에 제 1 전원전압(VCC1)은 동작모드에 관계없이 인가되고, 제 2 전원전압(VCC2)은 스탠바이모드에서는 페이지 버퍼로 인가되지 않는다.

따라서 제 1 래치(Latch1)에 저장된 데이터는 스탠바이 모드에서도 계속적으로 유지되고, 제 2 내지 제 4 래치(Latch2 내지 Latch4)에 저장된 데이터는 스탠바이 모드에서는 지워진다.

도 5는 본 발명의 실시 예에 따른 전원입력에 따른 페이지 버퍼 동작을 간략히 설명하기 위한 동작 순서도이다.

도 5를 참조하면, 제어로직(150)은 반도체 메모리 장치(100)에 전원이 입력되기 시작하고, 스탠바이 모드가 시작되면(S510), 스탠바이 신호(standby)를 하이 레벨로 출력한다.

이에 따라서 제 7 PMOS 트랜지스터(P7)가 턴오프 된다. 따라서 제 2 전원전압(VCC2)의 입력이 오프된다(S520).

그리고 스탠바이 모드가 종료되어 다른 동작 모드가 되면(S530), 제어로직(150)은 스탠바이 신호(standby)를 로우 레벨로 변경한다.

스탠바이 신호(standby)가 로우 레벨로 변경되면, 제 7 PMOS 트랜지스터(P7)가 턴온 된다. 따라서 제 1 전원전압(VCC1)과 제 2 전원전압(VCC2)이 모두 제공된다(S540).

이때, 상기 제 2 전원전압(VCC2)이 제공되는 제 2 내지 제 4 래치(Latch2 내지 Latch4)에 대해서는 초기화 동작이 필요하다. 이는 대기모드 동안에 제 2 내지 제 4 래치(Latch 2 내지 Latch4)에 데이터가 지워진 상태이고 전원공급이 되지 않아서 어떤 데이터 상태에 있는지 알 수 없기 때문이다.

따라서 대기 모드에서 액티브 모드로 변경되어 제 2 전원전압(VCC2)이 공급되는 즉시, 제 2 내지 제 4 래치(Latch 2 내지 Latch4)에 대한 초기화 동작이 실시되거나, 제 2 내지 제 4 래치(Latch2 내지 Latch4)를 이용한 동작이 실시되기 직전에 제 2 내지 제 4 래치(Latch 2 내지 Latch4)에 대한 초기화 동작을 실시해야 한다.

제 1 및 제 2 전원전압(VCC1, VCC2)이 모두 인가되는 동안에, 동작 모드에 따라서 페이지 버퍼의 동작이 시작된다(S550). 페이지 버퍼의 동작은 제어로직(150)의 제어신호에 의해서 제어된다.

이에 따라 스탠바이 모드에서 불필요한 전원전압 입력을 방지한다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 페이지 버퍼 그룹 130 : 전압 공급 회로
140 : 주변 회로 150 : 제어로직

Claims (12)

1. 적어도 두개 이상의 래치 회로들을 포함하며, 상기 래치회로들 중 적어도 하나의 래치회로의 전원단자는 전원공급부의 출력단과 연결되고, 나머지 래치회로의 전원 단자는 전원라인에 연결되는 페이지 버퍼;
   상기 전원라인과 상기 전원공급부의 출력단 사이에 연결되며, 스탠바이 모드 신호에 따라 턴온 되는 스위칭 소자; 및
   동작 모드에 따라 상기 스탠바이 모드 신호를 생성하는 제어로직을 포함하는 반도체 메모리 장치.
2. 제 1항에 있어서,
   상기 래치회로들 각각은 두 개의 인버터를 포함하고 있으며,
   상기 나머지 래치회로에 포함된 두개의 인버터는 상기 전원라인과 상기 전원공급부의 출력단 사이의 연결이 차단됨에 따라 동시에 오프 되는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 1항에 있어서,
   상기 제어로직은 상기 대기 모드에서 액티브 모드로 변경되는 경우, 상기 나머지 래치회로들에 대한 초기화 동작을 실시하기 위한 제어신호를 출력하는 반도체 메모리 장치.
4. 제 1항에 있어서,
   상기 제어로직은 상기 스탠바이 모드에서 액티브 모드로 변경된 후, 상기 나머지 래치회로를 이용한 동작을 실시하기 전에 초기화 동작을 실시하기 위한 제어신호를 출력하는 반도체 메모리 장치.
5. 적어도 두개 이상의 래치회로를 포함하며, 상기 래치회로 중 적어도 하나의 래치회로의 전원 입력단자에는 동작모드에 관계없이 동작 전원이 공급되도록 구성되며, 나머지 래치회로의 전원입력 단자는 동작 모드에 따라 상기 동작 전원이 공공급되도록 구성되는 반도체 메모리 장치의 페이지 버퍼 회로.
6. 제 5항에 있어서,
   상기 나머지 래치회로의 전원입력 단자에는,
   액티브 모드에서 상기 동작 전원이 공급되고, 대기 모드에서 상기 동작 전원이 공급되지 않는 것을 특징으로 하는 반도체 메모리 장치의 페이지 버퍼 회로.ㄴ 입력에서 상기 동작 전원상기 대기 모드에서 액티브 모드로 변경되는 경우, 상기 나머지 래치회로들에 대한 초기화 동작을 실시하기 위한 제어신호를 출력하는 반도체 메모리 장치의 페이지 버퍼 회로.
7. 제 5항에 있어서,
   상기 나머지 래치회로들은
   상기 대기 모드에서 액티브 모드로 변경된 직후 초기화되거나,
   상기 대기모드에서 액티브 모드로 변경된 후, 상기 나머지 래치회로를 이용한 동작을 실시하기 전에 초기화되는 반도체 메모리 장치의 페이지 버퍼 회로.
8. 메모리 셀들과, 상기 메모리 셀들에 저장하기 위한 데이터를 임시 저장하거나, 상기 메모리 셀들에 저장된 데이터를 독출하여 저장하기 위한 래치회로들을 각각 포함하는 페이지 버퍼들을 포함하는 반도체 메모리 장치가 제공되는 단계;
   전원전압을 제 1 전압 입력단 및 제 2 전압 입력단으로 제공하는 단계; 및
   상기 페이지 버퍼의 래치회로들중 적어도 하나의 선택된 래치회로에 상기 제 1 전압 입력단에 제공되는 전원전압을 제공하고, 나머지 래치회로들에는 상기 제 2 전압 입력단에 제공되는 상기 전원전압을 제공하며 스탠바이 모드에서 상기 제 2 전압 입력단에 상기 전원전압이 입력되는 것을 차단하는 단계
   를 포함하는 반도체 메모리 장치의 동작 방법.
9. 제 8항에 있어서,
   상기 제 1 전원 입력단에는 동작 모드와 관계없이 상기 전원전압이 입력되게 하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
10. 제 8항에 있어서,
    상기 제 2 전압 입력단에 상기 전원전압이 입력되는 것을 차단함에 따라 상기 나머지 래치회로들에 각각 포함된 두 개의 인버터가 동시에 오프 되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
11. 제 8항에 있어서,
    상기 스탠바이 모드에서 상기 액티브 모드로 변경되는 경우,
    상기 전원전압의 입력이 차단되었던 래치들에 대한 초기화 동작을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
12. 제 8항에 있어서,
    상기 스탠바이 모드에서 액티브 모드로 변경된 후,
    상기 전원전압의 입력이 차단되었던 래치들을 이용한 동작 명령이 입력되는 경우, 상기 전원전압의 입력이 차단되었던 래치들에 대한 초기화 동작이 실시되는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.

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