JP5059321B2 - ページバッファ回路の読み出し動作制御方法 - Google Patents
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Description
BLP1〜BLP2K ビットプリチャージ回路
PB1〜PB2K ページバッファ
110、130 ビットライン選択回路
120、140 レジスタ回路
121、141 検出回路
122、142 ラッチ回路
Claims (3)
- 第1ビットラインプリチャージ信号に応答して、一対の第1ビットラインごとに一つずつ対応するようにそれぞれ連結される第1ページバッファそれぞれの第1ビットラインプリチャージ回路によって、一対の第1ビットラインのいずれか一方を基準電圧レベルに印加する工程と、
第2ビットラインプリチャージ信号に応答して、一対の第2ビットラインごとに一つずつ対応するようにそれぞれ連結される第2ページバッファそれぞれの第2ビットラインプリチャージ回路によって、前記一対の第2ビットラインのいずれか一方を前記基準電圧レベルに印加する工程と、
第1プリチャージ制御信号に応答して、第1ページバッファそれぞれの第1プリチャージ回路によって、第1検出ノードを設定の電圧に印加する工程と、
第1ビットライン制御信号と第1ビットライン選択信号に応答して、第1ページバッファそれぞれの第1ビットライン選択回路によって、前記一対の第1ビットラインのいずれか一方を選択し、その選択された第1ビットラインを第1検出ノードに連結する工程と、
前記選択された第1ビットラインが前記第1検出ノードに連結されるとき、第1ラッチ制御信号に応答して、第1ページバッファそれぞれの第1レジスタ回路によって、第1検出ノードの電圧を検出して第1検出データを格納し、その格納されたデータを第1読み出しデータとして出力する工程と、
第2プリチャージ制御信号に応答して、前記第2ページバッファそれぞれの第2プリチャージ回路によって、第2検出ノードを前記設定の電圧に印加する工程と、
第2ビットライン制御信号と第2ビットライン選択信号に応答して、前記第2ページバッファそれぞれの第2ビットライン選択回路によって、前記一対の第2ビットラインのいずれか一方を選択し、その選択された第2ビットラインを第2検出ノードに連結する工程と、
前記選択された第2ビットラインが前記第2検出ノードに連結されるとき、第2ラッチ制御信号に応答して、前記第2ページバッファそれぞれの第2レジスタ回路によって、前記第2検出ノードの電圧を検出して第2検出データを格納し、その格納されたデータを第2読み出しデータとして出力する工程と、
を含み、
前記第1ページバッファと前記第2ページバッファは、それぞれお互い1つずつ交互に配置され、前記第1ビットライン選択回路が前記選択された第1ビットラインを前記第1検出ノードに連結するとき、前記第2ビットライン選択回路は、前記選択された第2ビットラインを前記第2検出ノードから分離することを特徴とするページバッファ回路の読み出し動作制御方法。 - 前記基準電圧は、温度および電圧の変化に関係なく安定的な電圧であり、
前記第1ビットラインプリチャージ回路それぞれは、前記選択された第1ビットラインを前記基準電圧レベルに印加し、前記第2ビットラインプリチャージ回路それぞれは、前記選択された第2ビットラインを前記基準電圧レベルに印加することを特徴とする請求項1に記載のページバッファ回路の読み出し動作制御方法。 - 前記第1プリチャージ回路は、前記第1ビットライン選択回路が、前記選択された第1ビットラインを前記第1検出ノードに連結する前に、設定の時間前記第1検出ノードを前記設定の電圧に印加し、
前記第2プリチャージ回路は、前記第2ビットライン選択回路が、前記選択された第2ビットラインを前記第2検出ノードに連結する前に、前記設定の時間前記第1検出ノードを前記設定の電圧に印加し、
前記第1プリチャージ回路が前記第1検出ノードを印加するときと、前記第1ビットライン選択回路が前記選択された第1ビットラインを前記第1検出ノードに連結するとき、前記第2プリチャージ回路は、前記第2検出ノードのプリチャージ動作を停止することを特徴とする請求項1に記載のページバッファ回路の読み出し動作制御方法。
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