KR20060104404A - 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법 - Google Patents

개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법 Download PDF

Info

Publication number
KR20060104404A
KR20060104404A KR1020050026545A KR20050026545A KR20060104404A KR 20060104404 A KR20060104404 A KR 20060104404A KR 1020050026545 A KR1020050026545 A KR 1020050026545A KR 20050026545 A KR20050026545 A KR 20050026545A KR 20060104404 A KR20060104404 A KR 20060104404A
Authority
KR
South Korea
Prior art keywords
bit line
response
circuit
precharge
reference voltage
Prior art date
Application number
KR1020050026545A
Other languages
English (en)
Other versions
KR100680484B1 (ko
Inventor
김덕주
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050026545A priority Critical patent/KR100680484B1/ko
Priority to US11/306,073 priority patent/US7257047B2/en
Priority to JP2005370285A priority patent/JP5059321B2/ja
Priority to CNB2005101362994A priority patent/CN100474450C/zh
Publication of KR20060104404A publication Critical patent/KR20060104404A/ko
Application granted granted Critical
Publication of KR100680484B1 publication Critical patent/KR100680484B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63B—APPARATUS FOR PHYSICAL TRAINING, GYMNASTICS, SWIMMING, CLIMBING, OR FENCING; BALL GAMES; TRAINING EQUIPMENT
    • A63B67/00—Sporting games or accessories therefor, not provided for in groups A63B1/00 - A63B65/00
    • A63B67/18—Badminton or similar games with feathered missiles
    • A63B67/183—Feathered missiles
    • A63B67/197—Feathered missiles with special functions, e.g. light emission or sound generation
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63B—APPARATUS FOR PHYSICAL TRAINING, GYMNASTICS, SWIMMING, CLIMBING, OR FENCING; BALL GAMES; TRAINING EQUIPMENT
    • A63B67/00—Sporting games or accessories therefor, not provided for in groups A63B1/00 - A63B65/00
    • A63B67/18—Badminton or similar games with feathered missiles
    • A63B67/183—Feathered missiles
    • A63B67/187—Shuttlecocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Health & Medical Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Physical Education & Sports Medicine (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의 페이지 버퍼 회로 및 그 독출 동작 제어 방법에 관한 것으로, 본 발명에 따른 플래시 메모리 장치의 페이지 버퍼 회로는, 복수의 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 비트 라인 제어 신호들, 비트 라인 선택 신호들, 및 제어 신호들에 응답하여, 상기 메모리 셀들에 대한 독출 동작 또는 프로그램 동작을 동시에 실행하는 페이지 버퍼들; 및 복수의 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 각각이 동시에, 독출 동작시, 비트 라인 프리차지 신호들에 응답하여, 자신과 연결된 한 쌍의 비트 라인들 중 하나를 기준 전압 레벨로 프리차지 하는 비트 라인 프리차지 회로들을 포함한다. 바람직하게, 기준 전압은 온도 및 전압의 변화에 무관하게 안정적인 전압이다. 본 발명에서는 독출 동작시 비트 라인 프리차지 회로에 의해 비트 라인에 온도 및 전압의 변화에 무관하게 안정된 프리차지 전압이 공급되므로, 잘못된 데이터가 독출되는 것을 방지하여, 플래시 메모리 장치의 신뢰성이 개선될 수 있다.
페이지 버퍼, 비트 라인 선택 회로, 비트 라인 프리차지 회로

Description

개선된 독출 동작 기능을 가지는 플래시 메모리 장치의 페이지 버퍼 회로 및 그 독출 동작 제어 방법{Page buffer circuit of flash memory device with improved read operation function and methods for controlling read operation of the same}
도 1은 종래의 플래시 메모리 장치의 페이지 버퍼 회로와 Y-게이트 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 페이지 버퍼 회로의 독출 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 페이지 버퍼 회로와 Y-게이트 회로를 나타내는 도면이다.
도 4는 도 3에 도시된 페이지 버퍼 회로의 독출 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 페이지 버퍼 회로 BLP1∼BLP2K : 비트 프리차지 회로
PB1∼PB2K : 페이지 버퍼 110, 130 : 비트 라인 선택 회로
120, 140 : 레지스터 회로 121, 141 : 센싱 회로
122, 142 : 래치 회로
본 발명은 플래시 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치의 페이지 버퍼 회로에 관한 것이다.
일반적으로, 플래시 메모리 장치는 짧은 시간 동안 대용량의 데이터를 프로그램하거나 또는 독출하기 위해 페이지 버퍼(page buffer) 회로를 포함한다. 따라서 페이지 버퍼 회로에 의해 페이지 단위로 플래시 메모리 장치의 프로그램 동작 또는 독출 동작이 실행된다. 도 1은 종래의 플래시 메모리 장치의 페이지 버퍼 회로와 Y-게이트 회로를 나타내는 도면이다. 페이지 버퍼 회로(11)는 복수의 페이지 버퍼들을 포함하고, Y-게이트 회로(12)는 복수의 Y-게이트들을 포함한다. 도 1에서는 도면의 간략화를 위해, 상기 페이지 버퍼 회로(11)의 페이지 버퍼들(20, 30)과, 상기 Y-게이트 회로(12)의 Y-게이트들(G1, G2)만이 도시되어 있다. 상기 페이지 버퍼들(20, 30)은 각각 한 쌍의 비트 라인들에 연결되어 있다. 좀 더 상세하게는, 상기 페이지 버퍼(20)는 비트 라인들(BLe1, BLo1)과 상기 Y-게이트(G1) 사이에 연결되고, 상기 페이지 버퍼(30)는 비트 라인들(BLe2, BLo2)과 상기 Y-게이트(G2) 사이에 연결된다. 상기 Y-게이트들(G1, G2)은 데이터 입출력 라인(DIOL)에 더 연결된다. 또, 상기 페이지 버퍼(20)는 비트 라인 선택 회로(21)와 레지스터 회로(22)를 포함한다. 상기 비트 라인 선택 회로(21)는 NMOS 트랜지스터들(N21∼N24)을 포함하고, 상기 레지스터 회로(22)는 프리차지 회로(P21), 센싱(sensing) 회로(23), 래치 회로(24), 스위치들(N25, N26), 및 리셋 회로(N27)를 포함한다. 상기 센싱 회로(23)는 NMOS 트랜지스터들(N28, N29)을 포함한다. 또, 상기 페이지 버퍼(20)와 유사하게, 상기 페이지 버퍼(30) 역시 비트 라인 선택 회로(31)와 레지스터 회로(32)를 포함한다. 상기 비트 라인 선택 회로(31)는 NMOS 트랜지스터들(N31∼N34)을 포함하고, 상기 레지스터 회로(32)는 프리차지 회로(P31), 센싱 회로(33), 래치 회로(34), 스위치들(N35, N36), 및 리셋 회로(N37)를 포함한다. 상기 센싱 회로(33)는 NMOS 트랜지스터들(N38, N39)을 포함한다.
다음으로, 도 2를 참고하여, 상기와 같이 구성된 페이지 버퍼 회로(11)의 독출 동작 과정을 상기 페이지 버퍼(20)의 동작을 중심으로 설명한다. 도 2를 참고하면, 먼저, 프리차지 제어 신호(PRECHb)가 설정 시간(T1) 동안 인에이블된다. 그 결과, 상기 프리차지 제어 신호(PRECHb)에 응답하여, 상기 프리차지 회로(P21)가 상기 센싱 노드(SO1)를 전압(VCC) 레벨로 프리차지한다. 또, 상기 프리차지 제어 신호(PRECHb)가 인에이블될 때, 비트 라인 선택 신호(BSLe)가 시간(T2) 동안 전압(Vpre) 레벨로 인에이블된다. 이때, 비트 라인 선택 신호(BSLo)는 디세이블 상태로 유지된다. 상기 전압(Vpre)은 전압(VCC) 레벨과 동일하다. 상기 비트 라인 선택 신호(BSLe)에 응답하여, 상기 비트 라인 선택 회로(21)의 NMOS 트랜지스터(N23)가 턴 온되어, 상기 비트 라인(BLe1)을 상기 센싱 노드(SO1)에 연결한다. 결과적으로, 상기 비트 라인(BLe1)이 상기 센싱 노드(SO1)의 상기 전압(VCC)에 의해, 전압(VCC-Vth, 단, Vth는 NMOS 트랜지스터(N23)의 문턱 전압)의 레벨로 프리차지된다. 이때, 상기 비트 라인(BLe1)은 도 2에서 점선 'A'로 표시된 것과 같이, 전압(Vp1=VCC- Vth, 단, VCC, Vth가 이상적인 전압 레벨인 경우) 레벨로 프리차지 되는 것이 바람직하다.
하지만, 온도 또는 전압 등과 같은 외부적인 환경이 변화될 때, 상기 비트 라인 선택 신호(BSLe)의 전압(Vpre)과, 상기 NMOS 트랜지스터(N23)의 문턱 전압(Vth)이 변경될 수 있다. 따라서, 온도 또는 전압의 변화에 따라 프리차지되는 상기 비트 라인(BLe1)의 전압이 변화될 수 있다. 예를 들어, 상기 전압(Vpre)이 감소하고, 상기 문턱 전압(Vth)이 증가하면, 상기 전압(Vpre)에 의해 상기 NMOS 트랜지스터(N23)가 충분히 턴 온 되지 않는다. 즉, 상기 NMOS 트랜지스터(N23)의 턴 온 저항이 증가 되어, 상기 NMOS 트랜지스터(N23)가 상기 센싱 노드(SO1)의 상기 전압(VCC)을 상기 비트 라인(BLe1)에 충분히 전달하지 못하게 된다. 결국, 상기 비트 라인(BLe1)이 충분히 프리차지되지 못하고, 도 2에서 실선 'B'로 표시된 것과 같이, 전압(Vp2=Vp1-Vdiff) 레벨로 된다. 이렇게 상기 비트 라인(BLe1)이 충분히 프리차지되지 않을 경우, 이 후에 수행되는 데이터 센싱 구간(T3)에서, 상기 페이지 버퍼(20)가 오동작할 수 있다. 이를 좀 더 상세히 설명하면, 상기 데이터 센싱 구간(T3) 동안 상기 비트 라인 선택 신호(BSLe)가 전압(Vsen) 레벨로 인에이블될 때, 상기 NMOS 트랜지스터(N23)가 상기 비트 라인(BLe1)을 상기 센싱 노드(SO1)에 연결한다. 또, 독출될 메모리 셀이 연결된 워드 라인에 바이어스 전압이 인가되면, 상기 메모리 셀에 저장된 데이터에 따라 상기 비트 라인(BLe1)의 전압이 변화된다.
예를 들어, 상기 비트 라인(BLe1)에 연결된 메모리 셀의 데이터가 '1'일 때, 상기 비트 라인(BLe1)이 프리차지 된 상태의 전위, 즉, 상기 전압(Vp2) 레벨을 유 지한다. 그 결과, 상기 구간(T3)에서, 상기 전압(Vp2)보다 높은 전압(VCC)으로 프리차지 된 상기 센싱 노드(SO1)의 전압이 감소하게 된다. 결국, 상기 센싱 노드(SO1)는 로우 레벨도 하이 레벨도 아닌, 상기 로우 레벨과 하이 레벨의 중간 레벨로 된다. 이 후, 래치 제어 신호(LCH)가 설정 시간(T4) 동안 인에이블될 때, 상기 센싱 노드(SO1)의 전압을 센싱하는 상기 센싱 회로(23)가 잘못된 센싱 데이터(SD)를 발생하게 된다. 상술한 것과 같이, 상기 페이지 버퍼 회로(11)는 독출 동작시 온도 또는 전압의 변화에 따라 비트 라인의 프리차지 전압이 변경되므로, 잘못된 데이터를 독출하게 되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 독출 동작시 비트 라인에 온도 및 전압의 변화에 무관하게 안정된 프리차지 전압을 공급함으로써, 잘못된 데이터가 독출되는 것을 방지할 수 있는 플래시 메모리 장치의 페이지 버퍼를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 독출 동작시 비트 라인에 온도 및 전압의 변화에 무관하게 안정된 프리차지 전압을 공급함으로써, 잘못된 데이터가 독출되는 것을 방지할 수 있는 플래시 메모리 장치의 페이지 버퍼의 독출 동작 제어 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 플래시 메모리 장치의 페이지 버퍼 회로는, 복수의 비트 라인 쌍들 각각에 하나씩 대응하게 연결 되고, 비트 라인 제어 신호들, 비트 라인 선택 신호들, 및 제어 신호들에 응답하여, 상기 메모리 셀들에 대한 독출 동작 또는 프로그램 동작을 동시에 실행하는 페이지 버퍼들; 및 복수의 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 각각이 동시에, 독출 동작시, 비트 라인 프리차지 신호들에 응답하여, 자신과 연결된 한 쌍의 비트 라인들 중 하나를 기준 전압 레벨로 프리차지 하는 비트 라인 프리차지 회로들을 포함한다. 바람직하게, 기준 전압은 온도 및 전압의 변화에 무관하게 안정적인 전압이다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 플래시 메모리 장치의 페이지 버퍼 회로는, 제1 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 제1 비트 라인 제어 신호들, 제1 비트 라인 선택 신호들, 및 제1 제어 신호들에 응답하여, 상기 제1 메모리 셀들에 대한 독출 동작 또는 프로그램 동작을 동시에 실행하는 제1 페이지 버퍼들; 제2 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 제2 비트 라인 제어 신호들, 제2 비트 라인 선택 신호들, 및 제2 제어 신호들에 응답하여, 상기 제2 메모리 셀들에 대한 독출 동작 또는 프로그램 동작을 동시에 실행하는 제2 페이지 버퍼들; 제1 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 각각이 동시에, 상기 제1 페이지 버퍼들의 독출 동작시, 제1 비트 라인 프리차지 신호들에 응답하여, 자신과 연결된 한 쌍의 제1 비트 라인들 중 하나를 기준 전압 레벨로 프리차지 하는 제1 비트 라인 프리차지 회로들; 및 상기 제2 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 각각이 동시에, 상기 제2 페이지 버퍼들의 독출 동작시, 제2 비트 라인 프리차지 신호들에 응답하여, 자신과 연결된 한 쌍의 제2 비트 라인들 중 하나를 상기 기준 전압 레벨로 프리차지 하는 제2 비트 라인 프리차지 회로들을 포함한다. 바람직하게, 기준 전압은 온도 및 전압의 변화에 무관하게 안정적인 전압이다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 페이지 버퍼 회로의 독출 동작 제어 방법은, 프리차지 제어 신호에 응답하여, 한 쌍의 비트 라인들마다 하나씩 대응하게 각각 연결되는 페이지 버퍼들 각각의 프리차지 회로에 의해, 센싱 노드를 설정된 전압으로 프리차지 하는 단계; 비트 라인 프리차지 신호들에 응답하여, 상기 한 쌍의 비트 라인들마다 하나씩 대응하게 각각 연결되는 비트 라인 프리차지 회로들 각각에 의해, 상기 한 쌍의 비트 라인들 중 하나를 기준 전압 레벨로 프리차지하는 단계; 비트 라인 제어 신호들과 비트 라인 선택 신호들에 응답하여, 상기 페이지 버퍼들 각각의 비트 라인 선택 회로에 의해, 상기 한 쌍의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 상기 센싱 노드에 연결하는 단계; 및 래치 제어 신호에 응답하여, 상기 페이지 버퍼들 각각의 레지스터 회로에 의해, 상기 센싱 노드의 전압을 센싱하여, 그 센싱 데이터를 저장하고, 그 저장된 데이터를 독출 데이터로서 출력하는 단계를 포함한다. 바람직하게, 기준 전압 레벨로 프리차지 되는 비트 라인은 선택된 비트 라인이고, 기준 전압은 온도 및 전압의 변화에 무관하게 안정적인 전압이다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 페이지 버퍼 회로의 독출 동작 제어 방법은, 제1 프리차지 제어 신호에 응답하여, 한 쌍의 제1 비트 라인들마다 하나씩 대응하게 각각 연결되는 제1 페이지 버퍼들 각각 의 제1 프리차지 회로에 의해, 제1 센싱 노드를 설정된 전압으로 프리차지 하는 단계; 제2 프리차지 제어 신호에 응답하여, 한 쌍의 제2 비트 라인들마다 하나씩 대응하게 각각 연결되는 제2 페이지 버퍼들 각각의 제2 프리차지 회로에 의해, 제2 센싱 노드를 상기 설정된 전압으로 프리차지 하는 단계; 제1 비트 라인 프리차지 신호들에 응답하여, 상기 한 쌍의 제1 비트 라인들마다 하나씩 대응하게 각각 연결되는 제1 비트 라인 프리차지 회로들 각각에 의해, 상기 한 쌍의 제1 비트 라인들 중 하나를 기준 전압 레벨로 프리차지하는 단계; 제2 비트 라인 프리차지 신호들에 응답하여, 상기 한 쌍의 제2 비트 라인들마다 하나씩 대응하게 각각 연결되는 제2 비트 라인 프리차지 회로들 각각에 의해, 상기 한 쌍의 제2 비트 라인들 중 하나를 상기 기준 전압 레벨로 프리차지하는 단계; 제1 비트 라인 제어 신호들과 제1 비트 라인 선택 신호들에 응답하여, 상기 제1 페이지 버퍼들 각각의 제1 비트 라인 선택 회로에 의해, 상기 한 쌍의 제1 비트 라인들 중 하나를 선택하고, 그 선택된 제1 비트 라인을 상기 제1 센싱 노드에 연결하는 단계; 제2 비트 라인 제어 신호들과 제2 비트 라인 선택 신호들에 응답하여, 상기 제2 페이지 버퍼들 각각의 제2 비트 라인 선택 회로에 의해, 상기 한 쌍의 제2 비트 라인들 중 하나를 선택하고, 그 선택된 제2 비트 라인을 상기 제2 센싱 노드에 연결하는 단계; 제1 래치 제어 신호에 응답하여, 상기 제1 페이지 버퍼들 각각의 제1 레지스터 회로에 의해, 상기 제1 센싱 노드의 전압을 센싱하여, 제1 센싱 데이터를 저장하고, 그 저장된 데이터를 제1 독출 데이터로서 출력하는 단계; 및 제2 래치 제어 신호에 응답하여, 상기 제2 페이지 버퍼들 각각의 제2 레지스터 회로에 의해, 상기 제2 센싱 노드의 전압을 센싱 하여, 제2 센싱 데이터를 저장하고, 그 저장된 데이터를 제2 독출 데이터로서 출력하는 단계를 포함한다. 바람직하게, 기준 전압 레벨로 프리차지 되는 제1 또는 제2 비트 라인은 선택된 제1 또는 제2 비트 라인이고, 기준 전압은 온도 및 전압의 변화에 무관하게 안정적인 전압이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 페이지 버퍼 회로와 Y-게이트 회로를 나타내는 도면이다. 도 3을 참고하면, 페이지 버퍼 회로(100)는 비트 라인들(BLe1∼BLo2K)(K는 정수)과 Y-게이트 회로(200) 사이에 연결된다. 도 3에서는 비트 라인들(BLe1,BLo1∼BLe(2K-1),BLo(2K-1))이 연속적으로 배열되고, 비트 라인들(BLe2,BLo2∼BLe2K,BLo2K)이 연속적으로 배열된 것으로 도시되었지만, 상호 교대로 한 쌍씩 배열될 수 있다. 즉, BLe1,BLo1, BLe2,BLo2,...,BLe(2K-1),BLo(2K-1), BLe2K, BLo2K와 같은 순서로 배열될 수 있다.
상기 페이지 버퍼 회로(100)는 기준 전압 발생기(101), 복수의 비트 라인 프리차지 회로들(BLP1∼BLP2K)(K는 정수)과, 복수의 페이지 버퍼들(PB1∼PB2K)(K는 정수)을 포함한다. 상기 기준 전압 발생기(101)는 온도와 전압의 변화에 무관하게 안정된 기준 전압(VREF)를 발생한다. 바람직하게, 상기 기준 전압(VREF)은 전압 (VCC)과 동일한 레벨로 설정될 수 있다. 상기 비트 라인 프리차지 회로들(BLP1∼BLP2K)과, 상기 페이지 버퍼들(PB1∼PB2K)은 각각 한 쌍의 비트 라인들마다 하나씩 대응하게 연결된다. 예를 들어, 상기 비트 라인 프리차지 회로들(BLP1∼BLP(2K-1))과, 상기 페이지 버퍼들(PB1∼PB(2K-1))은 상기 비트 라인들(BLe1,BLo1∼BLe(2K-1),BLo(2K-1))에 각각 연결된다. 좀 더 상세하게는, 상기 비트 라인 프리차지 회로(BLP1)와 상기 페이지 버퍼(PB1)가 상기 비트 라인들(BLe1,BLo1)에 연결된다.
상기 비트 라인 프리차지 회로들(BLP1∼BLP(2K-1)) 각각은 스위치들(NM1, NM2)을 포함한다. 바람직하게, 상기 스위치들(NM1, NM2)은 NMOS 트랜지스터들로 구현될 수 있다. 상기 비트 라인 프리차지 회로들(BLP1∼BLP(2K-1))의 구성 및 구체적인 동작은 실질적으로 유사하므로, 상기 비트 라인 프리차지 회로(BLP1)를 중심으로 설명한다. 상기 비트 라인 프리차지 회로(BLP1)의 상기 스위치(NM1)는 상기 기준 전압(VREF)과 상기 비트 라인(BLe1) 사이에 연결되고, 비트 라인 프리차지 신호(VBLe1)에 응답하여, 턴 온 또는 오프된다. 상기 스위치(NM1)는 턴 온될 때, 상기 비트 라인(BLe1)에 상기 기준 전압(VREF)을 공급하여, 상기 비트 라인(BLe1)을 상기 기준 전압(VREF) 레벨로 프리차지한다. 상기 스위치(NM2)는 상기 기준 전압(VREF)과 상기 비트 라인(BLo1) 사이에 연결되고, 비트 라인 프리차지 신호(VBLo1)에 응답하여 턴 온 또는 오프된다. 상기 스위치(NM2)는 턴 온될 때, 상기 비트 라인(BLo1)에 상기 기준 전압(VREF)을 공급하여, 상기 비트 라인(BLo1)을 상기 기준 전압(VREF) 레벨로 프리차지한다.
상기 페이지 버퍼들(PB1∼PB(2K-1)) 각각은 비트 라인 선택 회로(110)와 레 지스터 회로(120)를 포함한다. 상기 페이지 버퍼들(PB1∼PB(2K-1))의 구성 및 구체적인 동작은 실질적으로 유사하므로, 상기 페이지 버퍼(PB1)를 중심으로 설명한다. 상기 페이지 버퍼(PB1)의 상기 비트 라인 선택 회로(110)는 NMOS 트랜지스터들(N41∼N44)을 포함한다. 상기 NMOS 트랜지스터(N41)는 상기 비트 라인(BLe1)과 비트 라인 바이어스 전압(VIRPWR) 사이에 연결되고, 비트 라인 제어 신호(DICHe1)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 비트 라인(BLe1)에 상기 비트 라인 바이어스 전압(VIRPWR)을 공급한다. 바람직하게, 상기 비트 라인 바이어스 전압(VIRPWR)은 독출 동작시 그라운드 전압(VSS)으로 설정된다. 상기 NMOS 트랜지스터(N42)는 상기 비트 라인(BLo1)과 상기 비트 라인 바이어스 전압(VIRPWR) 사이에 연결되고, 비트 라인 제어 신호(DICHo1)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 비트 라인(BLo1)에 상기 비트 라인 바이어스 전압(VIRPWR)을 공급한다.
상기 NMOS 트랜지스터(N43)는 상기 비트 라인(BLe1)과 센싱 노드(S1) 사이에 연결되고, 비트 라인 선택 신호(BSLe1)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 비트 라인(BLe1)을 상기 센싱 노드(S1)에 연결한다. 상기 NMOS 트랜지스터(N44)는 상기 비트 라인(BLo1)과 상기 센싱 노드(S1) 사이에 연결되고, 비트 라인 선택 신호(BSLo1)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 비트 라인(BLo1)을 상기 센싱 노드(S1)에 연결한다.
상기 페이지 버퍼(PB1)의 상기 레지스터 회로(120)는 프리차지 회로(P41), 센싱 회로(121), 래치 회로(122), 패스 회로들(N45, N46), 및 래치 리셋 회로(N47)를 포함한다. 상기 프리차지 회로(P41)는 프리차지 제어 신호(PRCHb1)에 응답하여, 상기 센싱 노드(S1)를 상기 전압(VCC) 레벨로 프리차지한다. 상기 센싱 회로(121)는 상기 독출 동작시, 래치 제어 신호(LCH1)에 응답하여, 상기 비트 라인들(BLe1, BLo1) 중 하나로부터의 독출 데이터(RD1)에 의해 결정되는 상기 센싱 노드(S1)의 전압을 센싱하고, 센싱 데이터(SQ1b)를 발생한다. 상기 래치 회로(122)는 인버터들(123, 124)을 포함하고, 상기 독출 동작시, 상기 센싱 데이터(SQ1b)를 래치하고, 프로그램 동작시 프로그램 데이터(PQ1)를 래치한다. 상기 패스 회로들(N45, N46)은 NMOS 트랜지스터들로 각각 구현될 수 있다. 상기 패스 회로(N45)는 상기 래치 회로(122)와 상기 센싱 노드(S1) 사이에 연결되고, 상기 프로그램 동작시, 프로그램 제어 신호(PGM)에 응답하여 상기 래치 회로(122)로부터 수신되는 상기 프로그램 데이터(PQ1)를 상기 센싱 노드(S1)에 출력한다. 상기 패스 회로(N46)는 상기 래치 회로(122)와 상기 Y-게이트 회로(200)의 Y-게이트(YG1) 사이에 연결된다. 상기 패스 회로(N46)는 입출력 제어 신호(PBDO)에 응답하여, 턴 온 또는 오프된다. 상기 패스 회로(N46)는 상기 독출 동작시, 상기 입출력 제어 신호(PBDO)에 응답하여, 상기 래치 회로(122)로부터 수신되는 상기 센싱 데이터(SQ1b)의 반전된 데이터(SQ1)를 상기 Y-게이트(YG1)에 출력한다. 또, 상기 패스 회로(N46)는 상기 프로그램 동작시, 상기 입출력 제어 신호(PBDO)에 응답하여, 상기 Y-게이트(YG1)로부터 수신되는 상기 프로그램 데이터(PQ1)를 상기 래치 회로(122)에 출력한다. 상기 래치 리셋 회로(N47)는 리셋 제어 신호(RST)에 응답하여 상기 래치 회로(122)를 초기화시킨다.
또, 상기 비트 라인 프리차지 회로들(BLP2∼BLP2K)과, 상기 페이지 버퍼들(PB2∼PB2K)은 상기 비트 라인들(BLe2,BLo2∼BLe2K,BLo2K)에 각각 연결된다. 좀 더 상세하게는, 상기 비트 라인 프리차지 회로(BLP2)와 상기 페이지 버퍼(PB2)가 상기 비트 라인들(BLe2,BLo2)에 연결된다. 상기 비트 라인 프리차지 회로들(BLP2∼BLP2K) 각각은 스위치들(NM3, NM4)을 포함한다. 바람직하게, 상기 스위치들(NM3, NM4)은 NMOS 트랜지스터들로 구현될 수 있다. 상기 비트 라인 프리차지 회로들(BLP2∼BLP2K)의 구성 및 구체적인 동작은 실질적으로 유사하므로, 상기 비트 라인 프리차지 회로(BLP2)를 중심으로 설명한다. 상기 비트 라인 프리차지 회로(BLP2)의 상기 스위치(NM3)는 상기 기준 전압(VREF)과 상기 비트 라인(BLe2) 사이에 연결되고, 비트 라인 프리차지 신호(VBLe2)에 응답하여, 턴 온 또는 오프된다. 상기 스위치(NM3)는 턴 온될 때, 상기 비트 라인(BLe2)에 상기 기준 전압(VREF)을 공급하여, 상기 비트 라인(BLe2)을 상기 기준 전압(VREF) 레벨로 프리차지한다. 상기 스위치(NM4)는 상기 기준 전압(VREF)과 상기 비트 라인(BLo2) 사이에 연결되고, 비트 라인 프리차지 신호(VBLo2)에 응답하여 턴 온 또는 오프된다. 상기 스위치(NM4)는 턴 온될 때, 상기 비트 라인(BLo2)에 상기 기준 전압(VREF)을 공급하여, 상기 비트 라인(BLo2)을 상기 기준 전압(VREF) 레벨로 프리차지한다.
상기 페이지 버퍼들(PB2∼PB2K) 각각은 비트 라인 선택 회로(130)와 레지스터 회로(140)를 포함한다. 상기 페이지 버퍼들(PB2∼PB2K)의 구성 및 구체적인 동작은 실질적으로 유사하므로, 상기 페이지 버퍼(PB2)를 중심으로 설명한다. 상기 페이지 버퍼(PB2)의 상기 비트 라인 선택 회로(120)는 NMOS 트랜지스터들(N51∼N54)을 포함한다. 여기에서, 상기 비트 라인 선택 회로(120)의 구성 및 구체적인 동작은 한 가지 차이점을 제외하고, 상기 비트 라인 선택 회로(110)와 유사하다. 따라서, 설명의 중복을 피하기 위해, 상기 비트 라인 선택 회로(120)의 구성 및 구체적인 동작 설명을 생략하기로 한다. 상기 비트 라인 선택 회로들(110, 120)의 차이점은, 상기 비트 라인 선택 회로(120)가 비트 라인 제어 신호들(DICHe2, DICHo2)과 비트 라인 선택 신호들(BSLe2, BSLo2)에 응답하여 동작하는 것이다.
상기 페이지 버퍼(PB2)의 상기 레지스터 회로(140)는 프리차지 회로(P51), 센싱 회로(141), 래치 회로(142), 패스 회로들(N55, N56), 및 래치 리셋 회로(N57)를 포함한다. 상기 레지스터 회로(140)의 구성 및 구체적인 동작은 한 가지 차이점들을 제외하고 상기 레지스터 회로(120)와 유사하다. 따라서, 설명의 중복을 피하기 위해, 상기 레지스터 회로(140)의 구성 및 구체적인 동작 설명을 생략하기로 한다. 상기 레지스터 회로들(120, 140)의 차이점은 상기 레지스터 회로(140)가 프리차지 제어 신호(PRCHb2)와 래치 제어 신호(LCH2)에 응답하여 동작하는 것이다. 한편, 상기 페이지 버퍼들(PB1∼PB2K)의 패스 회로들(N46, N56)은 각각 상기 Y-게이트 회로(200)의 Y-게이트들(YG1∼YG2K)에 각각 대응하게 연결된다. 또, 상기 Y-게이트들(YG1∼YG2K)은 데이터 입출력 라인(DIOL)에 연결된다.
다음으로, 도 4를 참고하여, 상기 페이지 버퍼 회로(100)의 독출 동작 과정을 상세히 설명한다. 도 4에서는 비트 라인들(BLe1∼BLe2K)에 연결된 메모리 셀들의 데이터가 독출되는 경우, 이와 관련된 신호들의 타이밍도가 일례로서 도시된다. 먼저, 상기 비트 라인 제어 신호들(DICHo1, DICHo2)이 인에이블되고, 상기 비트 라인 제어 신호들(DICHe1, DICHe2)이 디세이블된다. 상기 비트 라인 제어 신호(DICHo1)에 응답하여, 상기 페이지 버퍼들(PB1,PB3,...,PB(2K-1))의 상기 비트 라 인 선택 회로들(110)이 상기 비트 라인들(BLo1,BLo3,...,BLo(2K-1))에 상기 비트 라인 바이어스 전압(VIRPWR)을 공급한다. 바람직하게, 독출 동작시, 상기 비트 라인 바이어스 전압(VIRPWR)은 그라운드 전압(VSS) 레벨로 설정된다. 그 결과, 상기 비트 라인들(BLo1,BLo3,...,BLo(2K-1))이 상기 그라운드 전압(VSS) 레벨로 디스차지된다. 또, 상기 비트 라인 제어 신호(DICHo2)에 응답하여, 상기 페이지 버퍼들(PB2,PB4,...,PB2K)의 상기 비트 라인 선택 회로들(130)이 상기 비트 라인들(BLo2,BLo4,...,BLo2K)에 상기 비트 라인 바이어스 전압(VIRPWR)을 공급한다. 그 결과, 상기 비트 라인들(BLo2,BLo4,...,BLo2K)이 상기 그라운드 전압(VSS) 레벨로 디스차지된다. 이 때, 상기 비트 라인 제어 신호들(DICHe1, DICHe2)에 응답하여, 상기 페이지 버퍼들(PB1∼PB2K)의 상기 비트 라인 선택 회로들(110, 130)은 상기 비트 라인 바이어스 전압(VIRPWR)이 상기 비트 라인들(BLe1∼BLe2K)에 공급되지 않도록 한다.
한편, 상기 프리차지 제어 신호(PRCHb1)가 설정 시간(D1) 동안 디세이블되고, 상기 프리차지 제어 신호(PRCHb2)가 설정 시간(D2) 동안 디세이블된다. 그 결과, 상기 프리차지 제어 신호(PRCHb1)에 응답하여, 상기 페이지 버퍼들(PB1,PB3,...,PB(2K-1))의 상기 프리차지 회로들(P41)이 상기 센싱 노드들(S1)을 상기 전압(VCC) 레벨로 프리차지한다. 또, 상기 프리차지 제어 신호(PRCHb2)에 응답하여, 상기 페이지 버퍼들(PB2,PB4,...,PB2K)의 상기 프리차지 회로들(P51)이 상기 센싱 노드들(S2)을 상기 전압(VCC) 레벨로 프리차지한다. 바람직하게, 상기 프리차지 제어 신호들(PRCHb1, PRCHb2)은 동시에 디세이블되고, 상기 설정 시간(D2) 이 상기 설정 시간(D1)보다 더 길게 설정될 수 있다.
상기 프리차지 제어 신호(PRCHb1)가 디세이블될 때, 상기 비트 라인 프리차지 신호(VBLe1)가 설정 시간(D3) 동안 인에이블된다. 이 때, 상기 비트 라인 프리차지 신호(VBLo1)는 디세이블 상태로 유지된다. 그 결과, 상기 비트 라인 프리차지 신호(VBLe1)에 응답하여, 상기 비트 라인 프리차지 회로들(BLP1, BLP3,...,BLP(2K-1))이 상기 비트 라인들(BLe1, BLe3,...,BLe(2K-1))을 상기 기준 전압(VREF) 레벨로 프리차지한다. 바람직하게, 상기 기준 전압(VREF)은 온도 또는 전압의 변화에 무관하게 안정적으로 일정 전압(예를 들어, VCC) 레벨로 유지된다. 또, 상기 비트 라인 프리차지 신호(VBLe1)가 인에이블되는 시점으로부터 설정 시간(H1)이 경과 된 후, 상기 비트 라인 프리차지 신호(VBLe2)가 설정 시간(D4) 동안 인에이블된다. 그 결과, 상기 비트 라인 프리차지 신호(VBLe2)에 응답하여, 상기 비트 라인 프리차지 회로들(BLP2, BLP4,...,PLP2K)이 상기 비트 라인들(BLe2, BLe4,...,BLe2K)을 상기 기준 전압(VREF) 레벨로 프리차지한다.
상기 설정 시간(D1)이 경과된 후, 상기 비트 라인 선택 신호(BSLe1)가 설정 시간(D5) 동안 인에이블된다. 상기 비트 라인 선택 신호(BSLe1)가 인에이블될 때, 상기 래치 제어 신호(LCH1)가 설정 시간(D7) 동안 인에이블된다. 이 때, 상기 비트 라인 선택 신호(BSLo1)는 디세이블 상태로 유지된다. 그 결과, 상기 비트 라인 선택 신호(BSLe1)에 응답하여, 상기 페이지 버퍼들(PB1,PB3,...,PB(2K-1))의 상기 비트 라인 선택 회로들(110)이 상기 비트 라인들(BLe1, BLe3,...,BLe(2K-1))을 상기 센싱 노드들(S1)에 각각 연결한다. 여기에서, 상기 비트 라인들(BLe1, BLe3,...,BLe(2K-1))은 온도 또는 전압의 변화에 무관하게 안정적인 상기 기준 전압(VREF) 레벨로 프리차지된 상태이므로, 상기 비트 라인들(BLe1, BLe3,...,BLe(2K-1))에 연결된 메모리 셀들(미도시)의 독출 데이터들(RD1)의 값에 따라 상기 센싱 노드들(S1)이 정확하게 하이 레벨 또는 로우 레벨로 될 수 있다. 따라서, 상기 래치 제어 신호(LCH1)에 응답하여, 상기 페이지 버퍼들(PB1,PB3,...,PB(2K-1))의 센싱 회로들(121) 각각이 오동작하지 않고, 상기 센싱 노드(S1)의 전압을 센싱하고, 센싱 데이터(SQ1b)를 발생시키게 된다. 이 후, 상기 페이지 버퍼들(PB1,PB3,...,PB(2K-1)) 각각의 래치 회로들(122)이 센싱 데이터(SQ1b)를 래치하고, 반전된 센싱 데이터(SQ1)를 출력한다.
또, 상기 비트 라인 선택 신호(BSLe1)가 인에이블되는 시점으로부터 설정 시간(H2) 이 후, 상기 비트 라인 선택 신호(BSLe2)가 설정 시간(D6) 동안 인에이블되된다. 상기 비트 라인 선택 신호(BSLe2)가 인에이블될 때, 상기 래치 제어 신호(LCH2)가 설정 시간(D8) 동안 인에이블된다. 이 때, 상기 비트 라인 선택 신호(BSLo2)는 디세이블 상태로 유지된다. 그 결과, 상기 비트 라인 선택 신호(BSLe2)에 응답하여, 상기 페이지 버퍼들(PB2,PB4,...,PB2K)의 상기 비트 라인 선택 회로들(130)이 상기 비트 라인들(BLe2, BLe4,...,BLe2K)을 상기 센싱 노드들(S2)에 각각 연결한다. 여기에서, 상기 비트 라인들(BLe2, BLe4,...,BLe2K)은 온도 또는 전압의 변화에 무관하게 안정적인 상기 기준 전압(VREF) 레벨로 프리차지된 상태이므로, 상기 비트 라인들(BLe2, BLe4,...,BLe2K)에 연결된 메모리 셀들(미도시)의 독출 데이터들(RD2)의 값에 따라 상기 센싱 노드들(S2)이 정확하게 하이 레벨 또는 로우 레벨로 될 수 있다. 따라서, 상기 래치 제어 신호(LCH2)에 응답하여, 상기 페이지 버퍼들(PB2,PB4,...,PB2K)의 센싱 회로들(141) 각각이 오동작하지 않고, 상기 센싱 노드(S2)의 전압을 센싱하고, 센싱 데이터(SQ2b)를 발생시키게 된다. 이 후, 상기 페이지 버퍼들(PB2,PB4,...,PB2K) 각각의 래치 회로들(142)이 센싱 데이터(SQ1b)를 래치하고, 반전된 센싱 데이터(SQ2)를 출력한다.
도 4에 도시되지는 않았지만, 이 후, 상기 입출력 제어 신호(PBDO)가 인에이블되면, 상기 입출력 제어 신호(PBDO)에 응답하여, 상기 페이지 버퍼들(PB1∼PB2K)의 패스 회로들(N46, N56)이 상기 래치 회로들(122, 142)로부터 수신되는 상기 반전된 센싱 데이터들(SQ1, SQ2)을 동시에 상기 Y-게이트 회로(200)의 Y-게이트들(YG1∼YG2K)에 각각 출력한다. 이 후, 게이트 제어 신호들(YS1∼YS2K)이 하나씩 순차적으로 설정 시간 동안 인에이블된 후 디세이블된다. 즉, 상기 게이트 제어 신호들(YS1∼YS2K) 중 하나가 인에이블될 때, 나머지 게이트 제어 신호들이 모두 디세이블된다. 또, 바람직하게, YS1, YS2, YS3,..., YS(2K-1), YS2K의 순서로 연속적으로 하나씩 인에이블된다. 그 결과, 상기 Y-게이트들(YG1∼YG2K)이 하나씩 순차적으로 상기 센싱 데이터들(SQ1, SQ2)을 데이터 입출력 라인(DIOL)에 각각 출력한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 독출 동작시 비트 라인 프리차지 회로에 의해 비트 라인에 온도 및 전압의 변화에 무관하게 안정된 프리차지 전압이 공급되므로, 잘못된 데이터가 독출되는 것을 방지하여, 플래시 메모리 장치의 신뢰성이 개선될 수 있다.

Claims (13)

  1. 복수의 비트 라인 쌍들에 연결되는 메모리 셀들을 포함하는 플래시 메모리 장치의 페이지 버퍼 회로에 있어서,
    상기 복수의 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 비트 라인 제어 신호들, 비트 라인 선택 신호들, 및 제어 신호들에 응답하여, 상기 메모리 셀들에 대한 독출 동작 또는 프로그램 동작을 동시에 실행하는 페이지 버퍼들; 및
    상기 복수의 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 각각이 동시에, 상기 독출 동작시, 비트 라인 프리차지 신호들에 응답하여, 자신과 연결된 한 쌍의 비트 라인들 중 하나를 기준 전압 레벨로 프리차지 하는 비트 라인 프리차지 회로들을 포함하고,
    상기 기준 전압은 온도 및 전압의 변화에 무관하게 안정적인 전압인 플래시 메모리 장치의 페이지 버퍼 회로.
  2. 제1항에 있어서,
    상기 기준 전압을 발생하는 기준 전압 발생기를 더 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
  3. 제1항에 있어서, 상기 복수의 페이지 버퍼들 각각은,
    상기 독출 동작시, 상기 비트 라인 제어 신호들과 상기 비트 라인 선택 신호 들에 응답하여, 자신과 연결된 한 쌍의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결하고, 상기 한 쌍의 비트 라인들 중 다른 하나를 상기 센싱 노드로부터 분리함과 동시에 상기 다른 하나에 그라운드 전압을 공급하는 비트 라인 선택 회로; 및
    상기 독출 동작시, 상기 제어 신호들에 응답하여, 상기 선택된 비트 라인으로부터 수신되는 독출 데이터를 센싱하여, 그 센싱 데이터를 저장하는 레지스터 회로를 포함하고,
    상기 비트 라인 프리차지 회로들 각각이 상기 선택된 비트 라인을 상기 기준 전압 레벨로 프리차지하는 플래시 메모리 장치의 페이지 버퍼 회로.
  4. 제3항에 있어서,
    상기 제어 신호들은 프리차지 제어 신호, 래치 제어 신호, 프로그램 제어 신호, 입출력 제어 신호, 및 리셋 제어 신호를 포함하고,
    상기 레지스터 회로는,
    상기 프리차지 제어 신호에 응답하여, 상기 센싱 노드를 설정된 전압 레벨로 프리차지하는 프리차지 회로;
    상기 독출 동작시, 상기 래치 제어 신호에 응답하여, 상기 독출 데이터를 센싱하고, 상기 센싱 데이터를 발생하는 센싱 회로;
    상기 독출 동작시 상기 센싱 데이터를 래치하고, 상기 프로그램 동작시 프로그램 데이터를 래치하는 래치 회로;
    상기 래치 회로와 상기 센싱 노드 사이에 연결되고, 상기 프로그램 동작시, 상기 프로그램 제어 신호에 응답하여 상기 래치 회로로부터 수신되는 상기 프로그램 데이터를 상기 센싱 노드에 출력하는 제1 패스(pass) 회로;
    상기 독출 동작시, 상기 입출력 제어 신호에 응답하여 상기 래치 회로로부터 수신되는 상기 센싱 데이터의 반전된 데이터를 Y-게이트들 중 하나에 출력하고, 상기 프로그램 동작시, 상기 입출력 제어 신호에 응답하여, 상기 Y-게이트들 중 하나로부터 수신되는 상기 프로그램 데이터를 상기 래치 회로에 출력하는 제2 패스 회로; 및
    상기 리셋 제어 신호에 응답하여 상기 래치 회로를 초기화시키는 래치 리셋 회로를 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
  5. 제1항에 있어서, 상기 비트 라인 프리차지 회로들 각각은,
    자신과 대응하는 한 쌍의 비트 라인들 중 하나와 상기 기준 전압 사이에 연결되고, 상기 비트 라인 프리차지 신호들 중 하나에 응답하여, 턴 온 또는 오프되는 제1 스위치; 및
    상기 한 쌍의 비트 라인들 중 다른 하나와 상기 기준 전압 사이에 연결되고, 상기 비트 라인 프리차지 신호들 중 다른 하나에 응답하여, 턴 온 또는 오프되는 제2 스위치를 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
  6. 제1 비트 라인 쌍들에 각각 연결되는 제1 메모리 셀들과, 제2 비트 라인 쌍 들에 각각 연결되는 제2 메모리 셀들을 포함하는 플래시 메모리 장치의 페이지 버퍼 회로에 있어서,
    상기 제1 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 제1 비트 라인 제어 신호들, 제1 비트 라인 선택 신호들, 및 제1 제어 신호들에 응답하여, 상기 제1 메모리 셀들에 대한 독출 동작 또는 프로그램 동작을 동시에 실행하는 제1 페이지 버퍼들;
    상기 제2 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 제2 비트 라인 제어 신호들, 제2 비트 라인 선택 신호들, 및 제2 제어 신호들에 응답하여, 상기 제2 메모리 셀들에 대한 독출 동작 또는 프로그램 동작을 동시에 실행하는 제2 페이지 버퍼들;
    상기 제1 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 각각이 동시에, 상기 제1 페이지 버퍼들의 독출 동작시, 제1 비트 라인 프리차지 신호들에 응답하여, 자신과 연결된 한 쌍의 제1 비트 라인들 중 하나를 기준 전압 레벨로 프리차지 하는 제1 비트 라인 프리차지 회로들; 및
    상기 제2 비트 라인 쌍들 각각에 하나씩 대응하게 연결되고, 각각이 동시에, 상기 제2 페이지 버퍼들의 독출 동작시, 제2 비트 라인 프리차지 신호들에 응답하여, 자신과 연결된 한 쌍의 제2 비트 라인들 중 하나를 상기 기준 전압 레벨로 프리차지 하는 제2 비트 라인 프리차지 회로들을 포함하고,
    상기 기준 전압은 온도 및 전압의 변화에 무관하게 안정적인 전압인 플래시 메모리 장치의 페이지 버퍼 회로.
  7. 제6항에 있어서,
    상기 기준 전압을 발생하는 기준 전압 발생기를 더 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
  8. 제6항에 있어서, 상기 제1 페이지 버퍼들 각각은,
    상기 독출 동작시, 상기 제1 비트 라인 제어 신호들과 상기 제1 비트 라인 선택 신호들에 응답하여, 자신과 연결된 한 쌍의 상기 제1 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결하고, 상기 한 쌍의 제1 비트 라인들 중 다른 하나를 상기 센싱 노드로부터 분리함과 동시에 상기 다른 하나에 그라운드 전압을 공급하는 비트 라인 선택 회로; 및
    상기 독출 동작시, 상기 제1 제어 신호들에 응답하여, 상기 선택된 비트 라인으로부터 수신되는 독출 데이터를 센싱하여, 그 센싱 데이터를 저장하는 레지스터 회로를 포함하고,
    상기 제1 비트 라인 프리차지 회로들 각각이 상기 선택된 비트 라인을 상기 기준 전압 레벨로 프리차지하는 플래시 메모리 장치의 페이지 버퍼 회로.
  9. 제6항에 있어서, 상기 제2 페이지 버퍼들 각각은,
    상기 독출 동작시, 상기 제2 비트 라인 제어 신호들과 상기 제2 비트 라인 선택 신호들에 응답하여, 자신과 연결된 한 쌍의 상기 제2 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결하고, 상기 한 쌍의 제2 비트 라인들 중 다른 하나를 상기 센싱 노드로부터 분리함과 동시에 상기 다른 하나에 그라운드 전압을 공급하는 비트 라인 선택 회로; 및
    상기 독출 동작시, 상기 제2 제어 신호들에 응답하여, 상기 선택된 비트 라인으로부터 수신되는 독출 데이터를 센싱하여, 그 센싱 데이터를 저장하는 레지스터 회로를 포함하고,
    상기 제2 비트 라인 프리차지 회로들 각각이 상기 선택된 비트 라인을 상기 기준 전압 레벨로 프리차지하는 플래시 메모리 장치의 페이지 버퍼 회로.
  10. 제6항에 있어서, 상기 제1 비트 라인 프리차지 회로들 각각은,
    자신과 대응하는 한 쌍의 제1 비트 라인들 중 하나와 상기 기준 전압 사이에 연결되고, 상기 제1 비트 라인 프리차지 신호들 중 하나에 응답하여, 턴 온 또는 오프되는 제1 스위치; 및
    상기 한 쌍의 제1 비트 라인들 중 다른 하나와 상기 기준 전압 사이에 연결되고, 상기 제1 비트 라인 프리차지 신호들 중 다른 하나에 응답하여, 턴 온 또는 오프되는 제2 스위치를 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
  11. 제6항에 있어서, 상기 제2 비트 라인 프리차지 회로들 각각은,
    자신과 대응하는 한 쌍의 제2 비트 라인들 중 하나와 상기 기준 전압 사이에 연결되고, 상기 제2 비트 라인 프리차지 신호들 중 하나에 응답하여, 턴 온 또는 오프되는 제1 스위치; 및
    상기 한 쌍의 제2 비트 라인들 중 다른 하나와 상기 기준 전압 사이에 연결되고, 상기 제2 비트 라인 프리차지 신호들 중 다른 하나에 응답하여, 턴 온 또는 오프되는 제2 스위치를 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
  12. 프리차지 제어 신호에 응답하여, 한 쌍의 비트 라인들마다 하나씩 대응하게 각각 연결되는 페이지 버퍼들 각각의 프리차지 회로에 의해, 센싱 노드를 설정된 전압으로 프리차지 하는 단계;
    비트 라인 프리차지 신호들에 응답하여, 상기 한 쌍의 비트 라인들마다 하나씩 대응하게 각각 연결되는 비트 라인 프리차지 회로들 각각에 의해, 상기 한 쌍의 비트 라인들 중 하나를 기준 전압 레벨로 프리차지하는 단계;
    비트 라인 제어 신호들과 비트 라인 선택 신호들에 응답하여, 상기 페이지 버퍼들 각각의 비트 라인 선택 회로에 의해, 상기 한 쌍의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 상기 센싱 노드에 연결하는 단계; 및
    래치 제어 신호에 응답하여, 상기 페이지 버퍼들 각각의 레지스터 회로에 의해, 상기 센싱 노드의 전압을 센싱하여, 그 센싱 데이터를 저장하고, 그 저장된 데이터를 독출 데이터로서 출력하는 단계를 포함하고,
    상기 기준 전압 레벨로 프리차지 되는 비트 라인은 상기 선택된 비트 라인이고, 상기 기준 전압은 온도 및 전압의 변화에 무관하게 안정적인 전압인 페이지 버퍼 회로의 독출 동작 제어 방법.
  13. 제1 프리차지 제어 신호에 응답하여, 한 쌍의 제1 비트 라인들마다 하나씩 대응하게 각각 연결되는 제1 페이지 버퍼들 각각의 제1 프리차지 회로에 의해, 제1 센싱 노드를 설정된 전압으로 프리차지 하는 단계;
    제2 프리차지 제어 신호에 응답하여, 한 쌍의 제2 비트 라인들마다 하나씩 대응하게 각각 연결되는 제2 페이지 버퍼들 각각의 제2 프리차지 회로에 의해, 제2 센싱 노드를 상기 설정된 전압으로 프리차지 하는 단계;
    제1 비트 라인 프리차지 신호들에 응답하여, 상기 한 쌍의 제1 비트 라인들마다 하나씩 대응하게 각각 연결되는 제1 비트 라인 프리차지 회로들 각각에 의해, 상기 한 쌍의 제1 비트 라인들 중 하나를 기준 전압 레벨로 프리차지하는 단계;
    제2 비트 라인 프리차지 신호들에 응답하여, 상기 한 쌍의 제2 비트 라인들마다 하나씩 대응하게 각각 연결되는 제2 비트 라인 프리차지 회로들 각각에 의해, 상기 한 쌍의 제2 비트 라인들 중 하나를 상기 기준 전압 레벨로 프리차지하는 단계;
    제1 비트 라인 제어 신호들과 제1 비트 라인 선택 신호들에 응답하여, 상기 제1 페이지 버퍼들 각각의 제1 비트 라인 선택 회로에 의해, 상기 한 쌍의 제1 비트 라인들 중 하나를 선택하고, 그 선택된 제1 비트 라인을 상기 제1 센싱 노드에 연결하는 단계;
    제2 비트 라인 제어 신호들과 제2 비트 라인 선택 신호들에 응답하여, 상기 제2 페이지 버퍼들 각각의 제2 비트 라인 선택 회로에 의해, 상기 한 쌍의 제2 비 트 라인들 중 하나를 선택하고, 그 선택된 제2 비트 라인을 상기 제2 센싱 노드에 연결하는 단계;
    제1 래치 제어 신호에 응답하여, 상기 제1 페이지 버퍼들 각각의 제1 레지스터 회로에 의해, 상기 제1 센싱 노드의 전압을 센싱하여, 제1 센싱 데이터를 저장하고, 그 저장된 데이터를 제1 독출 데이터로서 출력하는 단계; 및
    제2 래치 제어 신호에 응답하여, 상기 제2 페이지 버퍼들 각각의 제2 레지스터 회로에 의해, 상기 제2 센싱 노드의 전압을 센싱하여, 제2 센싱 데이터를 저장하고, 그 저장된 데이터를 제2 독출 데이터로서 출력하는 단계를 포함하고,
    상기 기준 전압 레벨로 프리차지 되는 상기 제1 또는 제2 비트 라인은 상기 선택된 제1 또는 제2 비트 라인이고, 상기 기준 전압은 온도 및 전압의 변화에 무관하게 안정적인 전압인 페이지 버퍼 회로의 독출 동작 제어 방법.
KR1020050026545A 2005-03-30 2005-03-30 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법 KR100680484B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050026545A KR100680484B1 (ko) 2005-03-30 2005-03-30 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법
US11/306,073 US7257047B2 (en) 2005-03-30 2005-12-15 Page buffer circuit of flash memory device with improved read operation function and method of controlling read operation thereof
JP2005370285A JP5059321B2 (ja) 2005-03-30 2005-12-22 ページバッファ回路の読み出し動作制御方法
CNB2005101362994A CN100474450C (zh) 2005-03-30 2005-12-27 闪存设备的页缓冲器电路及其控制读操作的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050026545A KR100680484B1 (ko) 2005-03-30 2005-03-30 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법

Publications (2)

Publication Number Publication Date
KR20060104404A true KR20060104404A (ko) 2006-10-09
KR100680484B1 KR100680484B1 (ko) 2007-02-08

Family

ID=37030530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050026545A KR100680484B1 (ko) 2005-03-30 2005-03-30 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법

Country Status (4)

Country Link
US (1) US7257047B2 (ko)
JP (1) JP5059321B2 (ko)
KR (1) KR100680484B1 (ko)
CN (1) CN100474450C (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100833422B1 (ko) * 2007-03-15 2008-05-29 주식회사 하이닉스반도체 메모리 소자의 페이지 버퍼 회로
KR101034930B1 (ko) * 2009-05-08 2011-05-17 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
CN101231886B (zh) * 2007-01-23 2011-06-22 海力士半导体有限公司 Nand快闪存储器件与改善nand快闪存储器件中单元特性的方法
US8355286B2 (en) 2009-05-08 2013-01-15 Hynix Semiconductor Inc. Method of operating nonvolatile memory device controlled by controlling coupling resistance value between a bit line and a page buffer
US8824232B2 (en) 2012-08-24 2014-09-02 SK Hynix Inc. Semiconductor memory device and method of operating the same
KR20170109441A (ko) * 2016-03-21 2017-09-29 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635205B1 (ko) * 2004-11-15 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 읽기 방법
KR100669349B1 (ko) * 2005-12-02 2007-01-16 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
KR100816148B1 (ko) * 2006-09-29 2008-03-21 주식회사 하이닉스반도체 플래시 메모리 소자 및 이의 독출 방법
KR102125371B1 (ko) * 2012-12-04 2020-06-22 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작방법
CN103943142B (zh) * 2014-03-31 2017-02-08 西安紫光国芯半导体有限公司 一种静态随机存储器及其位线预充电自定时电路
KR20150116176A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 셀 하부에 단위 페이지 버퍼들을 갖는 비휘발성 메모리 장치
ITUB20160956A1 (it) 2016-02-22 2017-08-22 Sk Hynix Inc Memoria flash NAND comprendente un page buffer per il rilevamento di corrente
US10127988B2 (en) * 2016-08-26 2018-11-13 Micron Technology, Inc. Temperature compensation in memory sensing
KR20180123610A (ko) * 2017-05-08 2018-11-19 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20200107024A (ko) * 2019-03-05 2020-09-16 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치
US11031071B2 (en) * 2019-03-05 2021-06-08 Samsung Electronics Co., Ltd. Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
KR20210112661A (ko) * 2020-03-05 2021-09-15 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US20230019022A1 (en) * 2021-07-13 2023-01-19 Micron Technology, Inc. Microelectronic devices, and related memory devices, methods, and electronic systems

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3210355B2 (ja) * 1991-03-04 2001-09-17 株式会社東芝 不揮発性半導体記憶装置
KR0172403B1 (ko) * 1995-11-15 1999-03-30 김광호 불휘발성 반도체 메모리의 데이타 리드회로
KR0172408B1 (ko) * 1995-12-11 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 및 그의 구동방법
KR100204803B1 (ko) * 1996-10-04 1999-06-15 윤종용 단일 비트셀 및 다중비트셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리 장치
JP3981179B2 (ja) * 1997-03-28 2007-09-26 松下電器産業株式会社 不揮発性半導体記憶装置
JP3576763B2 (ja) * 1997-08-21 2004-10-13 株式会社東芝 半導体記憶装置
JP3637211B2 (ja) * 1998-08-31 2005-04-13 株式会社東芝 半導体記憶装置
KR100347866B1 (ko) * 1999-03-08 2002-08-09 삼성전자 주식회사 낸드 플래시 메모리 장치
KR100399353B1 (ko) * 2001-07-13 2003-09-26 삼성전자주식회사 시분할 감지 기능을 구비한 불 휘발성 반도체 메모리 장치및 그것의 읽기 방법
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
KR100466981B1 (ko) * 2002-03-04 2005-01-24 삼성전자주식회사 저전압 불휘발성 반도체 메모리 장치
KR100515060B1 (ko) 2003-08-13 2005-09-14 삼성전자주식회사 비트 라인의 프리차지 레벨을 일정하게 유지하는 불휘발성반도체 메모리 장치
KR100626371B1 (ko) * 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101231886B (zh) * 2007-01-23 2011-06-22 海力士半导体有限公司 Nand快闪存储器件与改善nand快闪存储器件中单元特性的方法
KR100833422B1 (ko) * 2007-03-15 2008-05-29 주식회사 하이닉스반도체 메모리 소자의 페이지 버퍼 회로
US7663937B2 (en) 2007-03-15 2010-02-16 Hynix Semiconductor Inc. Semiconductor memory device
KR101034930B1 (ko) * 2009-05-08 2011-05-17 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
US8355286B2 (en) 2009-05-08 2013-01-15 Hynix Semiconductor Inc. Method of operating nonvolatile memory device controlled by controlling coupling resistance value between a bit line and a page buffer
US8824232B2 (en) 2012-08-24 2014-09-02 SK Hynix Inc. Semiconductor memory device and method of operating the same
KR20170109441A (ko) * 2016-03-21 2017-09-29 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
US20060221739A1 (en) 2006-10-05
CN1841560A (zh) 2006-10-04
US7257047B2 (en) 2007-08-14
KR100680484B1 (ko) 2007-02-08
CN100474450C (zh) 2009-04-01
JP5059321B2 (ja) 2012-10-24
JP2006286168A (ja) 2006-10-19

Similar Documents

Publication Publication Date Title
KR100680484B1 (ko) 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법
KR100680486B1 (ko) 향상된 동작 성능을 가지는 플래시 메모리 장치의 페이지버퍼 회로 및 그 독출 및 프로그램 동작 제어 방법
KR100794835B1 (ko) 반도체 기억 장치
US7369433B2 (en) Semiconductor memory device
US7535768B2 (en) Method of controlling copy-back operation of flash memory device including multi-level cells
JP4920257B2 (ja) 不揮発性メモリ装置およびそのページバッファ動作方法
JP4991148B2 (ja) Ｎｏｒフラッシュメモリ装置及びそれのシリアルセンシング方法
US8085587B2 (en) Non-volatile memory device and method of verifying a program operation in the same
JP2006155852A (ja) ページバッファおよびこれを用いたフラッシュメモリ素子の検証方法
JP2006228402A (ja) 不揮発性メモリ装置およびそのページバッファ動作方法
JP2002251896A (ja) プログラミング用のビットラインセットアップ及びディスチャージ回路を有する不揮発性メモリ装置及びそのプログラミング方法
JP2006031906A (ja) 不揮発性メモリ装置のページバッファ及びこれを用いたプログラム方法と読み出し方法
JP5586666B2 (ja) 不揮発性半導体記憶装置とその読み出し方法
JP4832885B2 (ja) 不揮発性メモリ装置のページバッファ
US7403431B2 (en) Method of reading a flash memory device
JP5063086B2 (ja) フラッシュメモリ素子の検証方法
KR100672117B1 (ko) 플래시 메모리 소자의 순간 과전류를 줄이는 프로그램 방법
JP4256305B2 (ja) 半導体記憶装置
US8509019B2 (en) Voltage generation circuit and nonvolatile memory device including the same
KR100965078B1 (ko) 불휘발성 메모리 소자 및 그 동작 방법
KR20070109419A (ko) 플래시 메모리 장치의 페이지 버퍼
KR100739251B1 (ko) 플래시 메모리 소자의 페이지 버퍼
JP2007184083A (ja) ページバッファ及びその読み出し方法
KR20080039107A (ko) 페이지 버퍼를 구비한 낸드 플래시 메모리 소자 및 그의데이터 독출방법
KR20040100671A (ko) 페이지 버퍼 및 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120126

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee