KR101034930B1 - 불휘발성 메모리 소자의 동작 방법 - Google Patents

불휘발성 메모리 소자의 동작 방법 Download PDF

Info

Publication number
KR101034930B1
KR101034930B1 KR1020100039436A KR20100039436A KR101034930B1 KR 101034930 B1 KR101034930 B1 KR 101034930B1 KR 1020100039436 A KR1020100039436 A KR 1020100039436A KR 20100039436 A KR20100039436 A KR 20100039436A KR 101034930 B1 KR101034930 B1 KR 101034930B1
Authority
KR
South Korea
Prior art keywords
memory cells
voltage
odd
program
level
Prior art date
Application number
KR1020100039436A
Other languages
English (en)
Other versions
KR20100121414A (ko
Inventor
최원열
이은정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to US12/775,562 priority Critical patent/US8355286B2/en
Publication of KR20100121414A publication Critical patent/KR20100121414A/ko
Application granted granted Critical
Publication of KR101034930B1 publication Critical patent/KR101034930B1/ko
Priority to US13/726,861 priority patent/US8867274B2/en
Priority to US14/485,364 priority patent/US9312027B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Abstract

본 발명은 문턱 전압 폭의 증가로 인한 독출 동작의 오류를 개선할 수 있는 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자의 동작 방법은 선택된 페이지에 포함되고 오드 비트 라인들과 연결된 오드 메모리 셀들의 프로그램을 위해 이븐 비트 라인들과 연결된 이븐 메모리 셀들의 프로그램 여부를 판단하는 단계와, 상기 이븐 메모리 셀들의 프로그램 여부에 따라 상기 오드 비트 라인과 페이지 버퍼의 접속 저항값을 설정하는 단계와, 상기 오드 메모리 셀들을 프로그램하는 단계, 및 상기 설정된 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 프로그램된 상기 오드 메모리 셀들의 문턱 전압이 목표 전압 이상인지 검증하기 위한 검증 동작을 실시하는 단계를 포함한다.

Description

불휘발성 메모리 소자의 동작 방법{Method of operating nonvolatile memory device}
본 발명은 불휘발성 메모리 소자의 동작 방법에 관한 것으로 특히 문턱 전압 폭의 증가로 인한 독출 동작의 오류를 개선할 수 있는 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
불휘발성 메모리 소자는 메모리 셀 어레이 및 페이지 버퍼를 포함한다.
메모리 셀 어레이는 다수의 메모리 셀들이 직렬로 연결된 셀 스트링, 셀 스트링의 일단에 연결된 소스 셀렉트 트랜지스터, 및 셀 스트링의 타단에 연결된 드레인 셀렉트 트랜지스터를 포함한다. 수평으로 배열된 셀 스트링의 메모리 셀들의 게이트들은 워드 라인에 연결된다. 여기서, 셀 스트링과 비트 라인은 드레인 셀렉트 트랜지스터에 의해 접속된다. 또한 셀 스트링과 공통 소스 라인은 소스 셀렉트 트랜지스터에 의해 접속된다. 한편, 메모리 셀 어레이의 비트 라인은 이븐 비트 라인 및 오드 비트 라인으로 구분된다. 여기서, 동일 워드 라인에 연결된 셀 들은 동일한 페이지를 구성한다.
메모리 셀에 데이터를 기록하기 위해서 페이지 버퍼에 임시 저장된 데이터가 선택된 메모리 셀에 프로그램될 때까지 프로그램 동작 및 검증 동작을 미리 설정된 횟수 내에서 반복한다. 프로그램 동작은 선택된 메모리 셀의 문턱 전압을 특정 레벨 이상으로 프로그램시키기 위해 선택된 메모리 셀에 프로그램 전압을 인가함으로써 실시된다. 검증 동작은 선택된 메모리 셀의 문턱 전압이 특정 레벨 이상으로 프로그램되었는지 검증하기 위해 선택된 메모리 셀에 프로그램 검증 전압을 인가함으로써 실시된다. 이러한 프로그램 및 검증 동작에 의해 메모리 셀들의 프로그램을 완료하면, 프로그램 상태에 따른 메모리 셀들의 문턱 전압들은 검증 전압 근처로 분포한다.
메모리 셀에 저장된 데이터를 독출하기 위해서 메모리 셀의 프로그램 상태를 독출하기 위한 리드 전압을 인가하여 독출 동작을 실시한다. 이러한 독출 동작시, 메모리 셀의 프로그램 상태를 독출하기 위한 리드 전압 레벨은 메모리 셀의 프로그램 상태에 따른 문턱 전압 분포의 폭에 따라 결정된다. 특히, "1" 및 "0"의 두 가지 상태만을 가지는 싱글 레벨 셀(SLC: Single Level Cell) 타입의 불휘발성 메모리 소자에 비해 멀티 레벨 셀(MLC : Multi Level Cell) 타입의 불휘발성 메모리 소자에서 문턱 전압 분포의 폭은 메모리 셀의 동작 전압을 결정하는데 큰 영향을 준다.
도 1은 멀티 레벨 셀 타입의 불휘발성 메모리 소자를 설명하기 위한 도면이다.
2비트 멀티 레벨 셀 타입을 예로 들면, 멀티 레벨 셀 타입의 불휘발성 메모리 소자는 소거 상태(Erase)인 "11", 제1 레벨 프로그램 상태(P1)인 "01", 제2 레벨 프로그램 상태(P2)인 "10", 제3 레벨 프로그램 상태(P3)인 "00"의 네 가지 상태를 가진다. 이와 같이 다수의 상태를 가질 수 있는 멀티 레벨 셀 타입의 불휘발성 메모리 소자에서는 각각의 상태를 독출하기 위한 리드 전압 레벨들이 필요하다. 또한, 멀티 레벨 셀 타입의 불휘발성 메모리 소자의 안정적인 독출 동작을 위해서각 상태별 독출 마진이 충분히 확보되어야 한다. 여기서, 각 상태별 문턱 전압 분포의 폭은 리드 전압 레벨 및 독출 마진을 결정하는 요소가 된다. 그러나, 문턱 전압 분포의 폭은 인접한 메모리 셀 간 간섭 현상 등의 영향으로 증가한다. 이와 같이 문턱 전압 분포의 폭이 증가함에 따라 리드 전압 레벨을 설정하기 어려우며, 독출 마진을 확보하기 어려워져 불휘발성 메모리 소자의 독출 동작시 오류가 발생하는 문제가 있다.
본 발명은 문턱 전압 폭의 증가로 인한 독출 동작의 오류를 개선할 수 있는 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 동작 방법은 선택된 페이지에 포함되고 오드 비트 라인들과 연결된 오드 메모리 셀들의 프로그램을 위해 이븐 비트 라인들과 연결된 이븐 메모리 셀들의 프로그램 여부를 판단하는 단계와, 상기 이븐 메모리 셀들의 프로그램 여부에 따라 상기 오드 비트 라인과 페이지 버퍼의 접속 저항값을 설정하는 단계와, 상기 오드 메모리 셀들을 프로그램하는 단계, 및 상기 설정된 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 프로그램된 상기 오드 메모리 셀들의 문턱 전압이 목표 전압 이상인지 검증하기 위한 검증 동작을 실시하는 단계를 포함한다.
상기 오드 메모리 셀들의 프로그램 동작 및 검증 동작은 상기 오드 메모리 셀들의 문턱 전압이 상기 목표 전압 이상이 될 때까지 반복 실시된다. 상기 오드 메모리 셀들의 프로그램 동작이 반복 실시될 때마다 상기 오드 메모리 셀들의 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승된다.
상기 접속 저항값은 상기 이븐 메모리 셀들이 프로그램 상태가 아닌 경우 제1 레벨로 설정되고, 상기 이븐 메모리 셀들이 프로그램 상태인 경우 상기 제1 레벨보다 높은 제2 레벨로 설정된다. 상기 제1 레벨의 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 오드 메모리 셀들의 독출 동작을 더 실시한다.
상기 이븐 메모리 셀들의 프로그램 검증 동작을 위하여 상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨로 설정하는 단계, 상기 이븐 메모리 셀들을 프로그램 하는 단계, 및 상기 제1 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 프로그램된 이븐 메모리 셀들의 문턱 전압이 목표 전압 이상인지 검증하기 위한 검증 동작을 실시하는 단계를 더 포함한다. 상기 제1 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 이븐 메모리 셀들의 독출 동작을 더 실시한다. 상기 이븐 메모리 셀들의 프로그램 동작 및 검증 동작은 상기 이븐 메모리 셀들의 문턱 전압이 상기 목표 전압 이상이 될 때까지 반복 실시된다. 상기 이븐 메모리 셀들의 프로그램 동작이 반복 실시될 때마다 상기 이븐 메모리 셀들의 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승된다.
본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 동작 방법은 선택된 페이지에 포함되고 오드 비트 라인들과 연결된 오드 메모리 셀들의 상위 비트 프로그램을 위해 이븐 비트 라인들과 연결된 이븐 메모리 셀들의 상위 비트 프로그램 여부를 판단하는 단계와, 상기 이븐 메모리 셀들의 상위 비트 프로그램 여부에 따라 상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값을 설정하는 단계와, 상기 오드 메모리 셀들의 상위 비트 프로그램 동작을 수행하는 단계, 및 상기 설정된 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 상위 비트 프로그램 동작이 수행된 상기 오드 메모리 셀들의 문턱 전압이 제1 목표 전압 이상인지 검증하기 위한 상위 비트 프로그램 검증 동작을 실시하는 단계를 포함한다.
상기 접속 저항값은 상기 이븐 메모리 셀들이 상위 비트 프로그램 상태인 경우에 제1 레벨로 설정되고, 상기 이븐 메모리 셀들이 상위 비트 프로그램 상태가 아닌 경우에 상기 제1 레벨보다 높은 제2 레벨로 설정된다.
상기 오드 메모리 셀들의 상위 비트 프로그램 동작 및 상기 상위 비트 프로그램 검증 동작은 상기 오드 메모리 셀들의 문턱 전압이 상기 제1 목표 전압 이상이 될 때까지 반복 실시된다. 상기 오드 메모리 셀들의 상위 비트 프로그램 동작이 반복 실시될 때마다 상기 오드 메모리 셀들의 상위 비트 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승된다.
상기 오드 메모리 셀들의 상위 비트 프로그램 검증 동작시 이용된 상기 접속 저항값과 동일한 레벨의 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 오드 메모리 셀들의 독출 동작을 더 실시한다.
상기 이븐 메모리 셀들의 상위 비트 프로그램 검증 동작을 위하여 상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제2 레벨로 설정하는 단계와, 상기 이븐 메모리 셀들의 상위 비트 프로그램 동작을 수행하는 단계, 및 상기 제2 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 상위 비트 프로그램 동작이 수행된 상기 이븐 메모리 셀들의 문턱 전압이 제2 목표 전압 이상인지 검증하기 위한 상위 비트 프로그램 검증 동작을 실시하는 단계를 더 포함한다. 상기 이븐 메모리 셀들의 상위 비트 프로그램 동작 및 상기 상위 비트 프로그램 검증 동작은 상기 이븐 메모리 셀들의 문턱 전압이 상기 제2 목표 전압 이상이 될 때까지 반복 실시된다. 상기 이븐 메모리 셀들의 상위 비트 프로그램 동작이 반복 실시될 때마다 상기 이븐 메모리 셀들의 상위 비트 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승된다.
상기 오드 메모리 셀들의 상위 비트 프로그램 동작 및 상위 비트 프로그램 검증 동작을 실시하기 전, 상기 오드 메모리 셀들의 하위 비트 프로그램 검증 동작을 위하여 상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨로 설정하는 단계와, 상기 오드 메모리 셀들의 하위 비트 프로그램 동작을 수행하는 단계, 및 상기 설정된 제1 레벨의 접속 저항 값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 하위 비트 프로그램 동작이 수행된 상기 오드 메모리 셀들의 문턱 전압이 제3 목표 전압 이상인지 검증하기 위한 하위 비트 프로그램 검증 동작을 실시하는 단계를 더 포함한다. 상기 오드 메모리 셀들의 하위 비트 프로그램 동작 및 상기 하위 비트 프로그램 검증 동작은 상기 오드 메모리 셀들의 문턱 전압이 상기 제3 목표 전압 이상이 될 때까지 반복 실시된다. 상기 오드 메모리 셀들의 하위 비트 프로그램 동작이 반복 실시될 때마다 상기 오드 메모리 셀들의 하위 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승된다.
상기 이븐 메모리 셀들의 상위 비트 프로그램 동작 및 상위 비트 프로그램 검증 동작을 실시하기 전, 상기 이븐 메모리 셀들의 하위 비트 프로그램 검증 동작을 위하여 상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨로 설정하는 단계와, 상기 이븐 메모리 셀들의 하위 비트 프로그램 동작을 수행하는 단계, 및 상기 설정된 제1 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 하위 비트 프로그램 동작이 수행된 상기 이븐 메모리 셀들의 문턱 전압이 제4 목표 전압 이상인지 검증하기 위한 하위 비트 프로그램 검증 동작을 실시하는 단계를 더 포함한다. 상기 이븐 메모리 셀들의 하위 비트 프로그램 동작 및 상기 하위 비트 프로그램 검증 동작은 상기 이븐 메모리 셀들의 문턱 전압이 상기 제4 목표 전압 이상이 될 때까지 반복 실시된다. 상기 이븐 메모리 셀들의 하위 비트 프로그램 동작이 반복 실시될 때마다 상기 이븐 메모리 셀들의 하위 비트 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승된다.
본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자의 동작 방법은 선택된 페이지에 포함되고 이븐 비트 라인들과 연결된 이븐 메모리 셀들의 독출 동작을 위해 상기 이븐 메모리 셀들 및 오드 비트 라인들과 연결된 오드 메모리 셀들의 프로그램 여부를 판단하는 단계와, 상기 이븐 메모리 셀들 및 상기 오드 메모리 셀들이 프로그램 상태가 아닌 경우 상기 이븐 비트 라인과 페이지 버퍼의 접속 저항값을 제1 레벨로 설정하는 단계와, 상기 설정된 제1 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 이븐 메모리 셀들의 독출 동작을 실시하는 단계와, 상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨로 설정하는 단계, 및 상기 설정된 제1 레벨의 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 오드 메모리 셀들의 독출 동작을 실시하는 단계를 포함한다.
상기 이븐 메모리 셀들 및 상기 오드 메모리 셀들이 프로그램 상태인 경우, 상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨보다 높은 제2 레벨로 설정하는 단계와, 상기 설정된 제2 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 이븐 메모리 셀들의 독출 동작을 실시하는 단계와, 상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨로 설정하는 단계, 및 상기 설정된 제1 레벨의 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 오드 메모리 셀들의 독출 동작을 실시하는 단계를 포함한다.
상기 이븐 메모리 셀들의 독출 동작 전, 상기 이븐 메모리 셀들을 프로그램 하는 단계, 및 상기 설정된 제1 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 프로그램된 이븐 메모리 셀들의 문턱 전압이 목표 전압 이상인지 검증하기 위한 검증 동작을 실시하는 단계를 더 포함한다.
상기 이븐 메모리 셀들의 독출 동작 전, 상기 오드 메모리 셀들을 프로그램 하는 단계, 및 상기 설정된 제1 레벨의 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 프로그램된 오드 메모리 셀들의 문턱 전압이 목표 전압 이상인지 검증하기 위한 검증 동작을 실시하는 단계를 더 포함한다.
제1 내지 제3 실시 예들에서, 상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값은 프리 차지 전압에 응답하여 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 오드 비트 라인을 프리차지시키고, 센싱 전압에 응답하여 상기 오드 비트 라인의 전위 레벨에 따라 상기 오드 비트 라인을 상기 페이지 버퍼에 연결하는 센싱 제어 트랜지스터의 구동을 제어함으로써 설정할 수 있다. 또한, 상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값은 상기 프리차지 전압의 레벨을 낮추거나, 상기 센싱 전압의 레벨을 높이거나, 상기 프리차지 전압 인가 후, 상기 센싱 전압 인가 전 상기 센싱 제어 트랜지스터가 턴-오프되는 시간을 줄이거나, 상기 프리차지 전압의 인가시간을 줄이거나, 상기 센싱 전압의 인가시간을 증가시킬수록 증가된다.
제1 내지 제3 실시 예들에서, 상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값은 프리 차지 전압에 응답하여 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 이븐 비트 라인을 프리차지시키고, 센싱 전압에 응답하여 상기 이븐 비트 라인의 전위 레벨에 따라 상기 이븐 비트 라인을 상기 페이지 버퍼에 연결하는 센싱 제어 트랜지스터의 구동을 제어함으로써 설정할 수 있다. 또한, 상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값은 상기 프리차지 전압의 레벨을 낮추거나, 상기 센싱 전압의 레벨을 높이거나, 상기 프리차지 전압 인가 후, 상기 센싱 전압 인가 전 상기 센싱 제어 트랜지스터가 턴-오프되는 시간을 줄이거나, 상기 프리차지 전압의 인가시간을 줄이거나, 상기 센싱 전압의 인가시간을 증가시킬수록 증가된다.
본 발명은 선택된 페이지에 포함되고 이븐 비트 라인에 연결된 이븐 메모리 셀들의 프로그램 유무에 따라, 오드 비트 라인에 연결된 메모리 셀들의 프로그램 검증 동작의 기준이 되는 센싱 전류의 레벨을 오드 비트 라인과 페이지 버퍼의 접속 저항값을 제어하여 조절함으로써 문턱 전압 분포의 폭을 줄일 수 있다.
또한 선택된 페이지에 포함되고 이븐 및 오드 비트 라인들에 연결된 메모리 셀들의 프로그램 유무에 따라, 이븐 비트 라인에 연결된 메모리 셀들의 독출 동작의 기준이 되는 센싱 전류의 레벨을 이븐 비트 라인과 페이지 버퍼의 접속 저항값을 제어하여 조절함으로써 문턱 전압 분포의 폭이 좁게 독출되도록 할 수 있다.
상술한 바와 같이 본 발명은 문턱 전압 분포의 폭이 좁게 독출되도록 함으로써, 문턱 전압 분포 폭의 증가로 인한 독출 동작의 오류를 개선할 수 있다.
도 1은 멀티 레벨 셀 타입의 불휘발성 메모리 소자를 설명하기 위한 도면.
도 2 내지 도 4b는 불휘발성 메모리 소자의 문턱 전압 분포의 폭이 증가하는 원인을 설명하기 위한 도면들.
도 5는 본 발명에 따른 불휘발성 메모리 소자를 나타내는 도면이다.
도 6은 본 발명에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 파형도.
도 7은 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 동작방법을 설명하기 위한 순서도.
도 8a 내지 도 8e는 본 발명에 따른 불휘발성 메모리 소자의 동작시 이용되는 전압들의 파형도들.
도 9a 및 9b는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 동작 방법에 따른 효과를 설명하기 위한 도면들.
도 10a 및 도 10b는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 동작방법을 설명하기 위한 순서도들.
도 11a 및 도 11b는 본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자의 동작방법을 설명하기 위한 순서도들.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 4b는 불휘발성 메모리 소자의 문턱 전압 분포의 폭이 증가하는 원인을 설명하기 위한 도면들이다.
도 2는 메모리 셀 어레이를 프로그램하는 순서를 도시하고 있다. 도 2에 도시된 바와 같이 일반적으로 불휘발성 메모리 소자는 특정한 방향성을 가지고 프로그램된다.
예를 들어, 0번 워드 라인(WL0)의 이븐 페이지(0)를 프로그램한 후 0 번 워드 라인(WL0)의 오드 페이지(1)를 프로그램한다. 다음으로, 1번 워드라인(WL1)의 이븐 페이지(2)를 프로그램한 후 1번 워드 라인(WL1)의 오드 페이지(3)를 프로그램한다. 이렇게 순차적으로 프로그램을 진행하고, 제일 마지막 워드 라인인 n번 워드라인(WLn)의 이븐 페이지(2n)를 프로그램한 후 n번 워드 라인(WLn)의 오드 페이지(2n+1)를 프로그램한다. 여기서, 이븐 페이지는 이븐 비트 라인(BLe)에 연결된 메모리 셀들로 구성된 것이며, 오드 페이지는 오드 비트 라인(BLo)에 연결된 메모리 셀들로 구성된 것이다.
도 3은 도 2에 도시된 순서로 프로그램하는 경우에 따른 문턱 전압 분포 폭의 증가를 설명하기 위한 도면들이다.
0번 워드 라인의 이븐 페이지(0)를 구성하는 메모리 셀들은 검증 전압(Vpv)이상으로 프로그램 완료된 후 도 3(a)에 도시된 바와 같은 문턱 전압 분포를 가진다. 이 후, 도 3(b)에 도시된 바와 같이 0 번 워드 라인의 오드 페이지를 구성하는 메모리 셀들을 검증 전압(Vpv)이상으로 프로그램할 때 간섭 현상의 영향으로 이전에 프로그램 완료된 페이지(0)를 구성하는 메모리 셀들의 문턱 전압이 상승한다. 이 때 워드 라인 방향으로 인접한 페이지의 프로그램 동작에 의한 간섭 현상을 X방향 간섭이라 한다. X 방향 간섭으로 인해 도 3(c)에 도시된 바와 같이 검증 전압(Vpv)이상으로 프로그램 완료된 페이지(0,1)를 구성하는 메모리 셀들의 문턱 전압 분포 폭이 넓어진다.
이어서, 도 3(d)에 도시된 바와 같이 1번 워드라인의 이븐 페이지를 프로그램할 때 간섭 현상의 영향으로 이전에 프로그램 완료된 페이지(0,1)를 구성하는 메모리 셀들의 문턱 전압이 상승한다. 이 때, 비트 라인 방향으로 인접한 페이지의 프로그램 동작에 의한 간섭 현상을 Y 방향 간섭이라 한다. 또한, 대각 방향으로 인접한 페이지의 프로그램 동작에 의한 간섭 현상을 대각방향 간섭이라 한다. Y 방향 간섭 및 대각 방향 간섭으로 인해 도 3(e)에 도시된 바와 같이 프로그램 완료된 페이지(0,1,2)를 구성하는 메모리 셀들의 문턱 전압 분포 폭이 더 넓어진다.
이 후, 도 3(f)에 도시된 바와 같이 1번 워드 라인의 오드 페이지를 프로그램할 때 간섭 현상의 영향으로 이전에 프로그램 완료된 페이지(0,1,2)를 구성하는 메모리 셀들의 문턱 전압이 상승한다. 이 때, X 방향 간섭, Y 방향 간섭, 및 대각 방향 간섭이 발생하여 도 3(g)에 도시된 바와 같이 프로그램 완료된 페이지(0,1,2,3)를 구성하는 메모리 셀들의 문턱 전압 분포 폭이 더욱 넓어진다.
상술한 바와 같이 특정한 방향성을 가지고 프로그램을 진행하는 경우, 먼저 프로그램된 페이지의 문턱 전압은 후속 프로그램 동작에 따른 간섭 현상으로 영향으로 상승된다. 그 결과, 0번 내지 n번 워드 라인의 페이지를 구성하는 메모리 셀들에 대한 프로그램이 완료된 후, 메모리 셀들의 문턱 전압 분포는 도 3(h)에 도시된 바와 같이 간섭 현상을 받기 전보다 증가한다.
도 4a 및 도 4b는 문턱 전압 분포 폭이 증가하는 다른 원인을 설명하기 위한 도면들이다.
불휘발성 메모리 소자의 메모리 셀을 프로그램하기 위해서 도 4a에서와 같이 ISPP(Incremental step pulse program) 방식에 따라 프로그램 동작과 검증 동작이 반복하여 수행된다. 이 때, 검증 동작을 수행하여 검증 전압(Vpv)이상으로 프로그램되지 못한 메모리 셀에 한해서 프로그램 동작이 반복되며, 프로그램 동작이 반복될 때마다 프로그램 전압(Vpgm)이 일정한 스텝 전압만큼 증가한다. 검증 동작은 증가된 프로그램 전압에 의하여 프로그램하였을 때 프로그램이 완료되었는지를 매회 검증한다.
선택된 워드 라인의 페이지를 모두 프로그램하는 경우, ISPP 방식으로 프로그램을 수행하는 초기에 패스트 프로그램 셀(fast program cell)인 몇몇만 프로그램된다. 이 상태에서 검증 동작을 수행하면, 프로그램된 메모리 셀에 연결된 몇몇 비트 라인을 제외한 나머지 비트 라인들은 프리차지 레벨로부터 그라운드 전압으로 디스차지 된다. 이때, 소스 라인의 저항으로 인해 소스 라인의 전압이 높아지고 패스트 프로그램 셀의 소스 전압도 높아지게 된다. 결국 공통 소스 라인의 노이즈는 패스트 프로그램 셀의 센싱 전류를 감소시키게 된다. 이렇게 감소된 센싱 전류로 인해 패스트 프로그램 셀들은 문턱 전압이 검증 전압(Vpv)보다 작은데도 불구하고 검증 동작을 통과하게 되어 이후 더 이상 프로그램이 수행되지 않게 된다. 이러한 언더 프로그램 셀 까지 고려하게 되면 프로그램 완료된 메모리 셀들의 문턱 전압분포는 검증 전압(Vpv)보다 낮은 지점부터 형성되어 그 폭이 증가된다.
본 발명에서는 상술한 바와 같이 간섭 현상 및 언더 프로그램 셀의 등의 영향으로 문턱 전압 분포의 폭이 증가됨에 따른 독출 동작 오류를 개선할 수 있는 불휘발성 메모리 소자의 동작 방법을 제공한다.
도 5는 본 발명에 따른 불휘발성 메모리 소자를 나타내는 도면이다.
도 5를 참조하면, 본 발명에 따른 불휘발성 메모리 소자는 메모리 셀 어레이(820), 비트 라인 선택부(830), 센싱 제어부(840) 및 페이지 버퍼(890)를 포함한다.
메모리 셀 어레이(820)는 공통 소스 라인(CSL)과 각 비트 라인들(BLe, BLo) 사이에 연결된 다수의 스트링(810e, 810o)을 포함한다. 각각의 스트링(810e, 810o)은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결된 다수의 메모리 셀(MC0 내지 MCn)을 포함한다. 이 때, 비트 라인들(BLe, BLo)은 이븐 비트 라인(BLe)과 오드 비트 라인(BLo)으로 구분된다. 그리고, 다수의 스트링(810e, 810o)은 이븐 비트 라인(BLe)에 연결된 이븐 스트링(810e)과, 오드 비트 라인(BLo)에 연결된 오드 스트링(810o)으로 구분된다. 여기서, 이븐 스트링(810e)을 구성하는 셀들은 이븐 셀(MCe)로 정의되며, 오드 스트링(810o)을 구성하는 셀들은 오드 셀(MCo)로 정의된다.
드레인 셀렉트 트랜지스터(DST)는 스트링(810e, 810o)과 비트 라인(BLe, BLo)을 접속시키고, 소스 셀렉트 트랜지스터(SST)는 스트링(810e, 810o)과 공통 소스 라인(CSL)을 접속시킨다. 상술한 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL)에 연결되고, 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 연결된다. 또한, 메모리 셀(MC0 내지 MCn)들은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 나란하게 배열된 다수의 워드 라인(WL1 내지 WLn)에 연결된다. 각각의 비트 라인(BLe, BLo)에 연결된 복수개의 스트링(810e, 810o)은 공통 소스 라인(CSL)에 병렬로 연결되어 블록(block)을 구성한다.
비트 라인 선택부(830)는 비트 라인(BLe, BLo)과 센싱 제어부(840) 사이에 연결된다. 비트 라인 선택부(830)는 하나 이상의 비트 라인(BLe, BLo)에 연결될 수 있다. 본 발명에서 비트 라인 선택부(830)는 한 쌍의 이븐 및 오드 비트 라인(BLe, BLo)에 연결된 것을 예로 들었다.
상술한 비트 라인 선택부(830)는 비트 라인 선택 신호(BSLe, BSLo)에 응답하여 비트 라인(BLe, BLo)과 센싱 제어부(840)와 접속시키기 위한 NMOS 트랜지스터(N830a, N830b)를 포함한다. 또한, 비트라인 선택부(830)는 특정 레벨의 제어 신호(VIRPWR)를 인가하는 제어 신호 입력단과, 디스차지 신호(DISe, DISo)에 응답하여 비트라인(BLe, BLo)과 제어 신호 입력단(VIRPWR)을 접속시키는 NMOS 트랜지스터(N830c, N830d)를 포함한다. 이러한 비트 라인 선택부(830)는 선택된 비트 라인을 제어 신호 입력단에 입력되는 제어 신호(VIRPWR)의 전압 레벨에 따라 하이 레벨로 프리차지시키거나 로우레벨로 디스차지시키게 된다.
센싱 제어부(840)는 비트 라인 선택부(830)를 통해 선택된 비트 라인을 비트라인 센싱신호(PBSENSE)에 응답하여 페이지 버퍼(890)에 접속시키며, 선택된 비트 라인과 페이지 버퍼(890) 사이의 접속 저항을 제어하는 센싱 제어 트랜지스터(N840)를 포함한다.
페이지 버퍼(890)는 선택된 메모리 셀의 프로그램을 위한 데이터를 래치하거나, 선택된 메모리 셀에 저장된 데이터를 독출하여 저장한다. 이를 위하여, 페이지 버퍼(890)는 감지노드(SO), 감지노드 프리차지부(850), 및 래치부(865)를 포함한다.
감지노드 프리차지부(850)는 감지노드(SO)를 전원 전압 입력단과 접속시켜 감지 노드(SO)를 하이레벨로 프리차지시킨다. 이러한 감지노드 프리차지부(850)는 로우 레벨의 프리차지 신호(PRECHb)에 응답하여 감지노드(SO)와 전원 전압 입력단을 접속시키는 PMOS트랜지스터(P850)를 포함한다. 이러한 감지노드(SO)는 비트라인 센싱신호(PBSENSE)에 응답하여 턴-온 된 센싱 제어 트랜지스터(N840)에 의해 비트 라인 연결부(835)를 통해 선택된 비트 라인에 연결되어 비트 라인의 전위 레벨 변화를 감지한다.
래치부(865)는 래치(860), 데이터 설정부(870), 및 감지노드 센싱부(880)를 포함한다.
래치(860)는 선택된 메모리 셀에 프로그램시킬 데이터를 임시 저장하거나 선택된 메모리 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 래치(860)는 제1 인버터(IV860a)의 출력단자를 제2 인버터(IV860b)의 입력단자에 접속시키고, 제2 인버터(IV860b)의 출력단자를 제1 인버터(IV860a)의 입력단자에 접속시켜 구성한다. 이때, 제1 인버터(IV860a)의 출력단자와 제2 인버터(IV860b)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV860b)의 출력단자와 제1 인버터(IV860a)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.
데이터 설정부(870)는 래치(860)에 데이터를 입력한다. 이를 위하여 데이터 설정부(870)는 제1 데이터 설정 신호(MRST)에 응답하여 감지노드 센싱부(880)와 제1 노드(Q)를 연결하는 제1 데이터 설정 트랜지스터(N870a)와, 제2 데이터 설정 신호(MSET)에 응답하여 감지노드 센싱부(880)와 제2 노드(Qb)를 연결하는 제2 데이터 설정 트랜지스터(N870b)를 포함한다.
감지노드 센싱부(880)는 감지노드(SO)를 통해 감지된 비트 라인의 전위 레벨에 응답하여 데이터 설정부(870)와 접지 단자를 연결하는 NMOS 트랜지스터(N880)를 포함한다. 데이터 설정부(870)의 NMOS 트랜지스터(N880)는 감지노드(SO)의 전압 레벨이 하이 레벨인 경우에 한하여, 접지 단자로부터의 전압을 데이터 설정부(870)에 인가한다.
한편, 페이지 버퍼(890)는 감지 노드(SO)와 래치(860) 사이에 연결된 데이터 전송부(875)를 포함할 수 있다. 데이터 전송부(875)는 제2 노드(Qb)의 신호를 반전시켜 출력하는 인버터(IV875), 및 프로그램 신호(PGM)에 응답하여 인버터(IV875)의 출력단과 감지 노드(SO)를 연결하는 전송 트랜지스터(N875)를 포함한다.
도 6은 본 발명에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 파형도이다. 특히, 도 6은 본 발명에 따른 불휘발성 메모리 소자의 검증 동작 또는 독출 동작을 설명하기 위한 파형도이다.
검증 동작 또는 독출 동작은 후술할 제1 내지 제4 구간(T1, T2, T3, T4)동안 실시된다.
(1)제1 구간(T1): 비트 라인 디스차지 구간
제1 구간(T1) 동안에는 디스차지 신호(DISe, DISo)를 인에이블시킨다.
디스차지 신호(DISe, DISo)가 인가되는 동안 로우 레벨의 비트 라인 선택신호(BSLe, BSLo)를 인가하여 비트 라인(BLe, BLo)과 도 5에 도시된 센싱 제어부(840)의 접속을 차단한다.
또한, 로우 레벨의 프리차지(PRECHb) 신호가 인가되어 도 5에 도시된 PMOS트랜지스터(P850)가 턴온되어 감지노드(SO)가 전원 전압 레벨로 프리차지된다.
(2)제2 구간(T2) : 비트 라인 프리차지(precharge) 구간
이어서, 제2 구간(T2)에서는 도 5에 도시된 드레인 셀렉트 라인(DSL)에 전원 전압(예를 들어, 4.5V)을 인가하여 드레인 셀렉트 트랜지스터(DST)를 턴-온시킨다. 또한, 제2 구간(t2) 동안 선택된 비트 라인(예를 들어, BLe)을 하이 레벨로 프리차지시킨다. 선택된 비트 라인(BLe)을 하이 레벨로 프리차지시키기 위하여 이븐 디스 차지 신호(DISe)를 로우 레벨로 천이시키고, 이븐 비트라인 선택 신호(BSLe)를 하이 레벨로 천이시켜 도 5에 도시된 센싱 제어부(840)와 이븐 비트 라인(BLe)을 연결한다. 한편, 제2 구간(T2)동안 로우 레벨의 오드 비트라인 선택 신호(BSLo)가 유지되어 인가되므로 센싱 제어부(840)와 비선택된 오드 비트 라인(BLo)의 연결이 차단된다.
그리고, 프리차지 전압(V1)이 센싱 신호(PBSENSE)로서 센싱 제어부(840)에 인가됨에 따라 이븐 비트 라인(BLe)은 프리차지 전압(V1)에서 센싱 제어 트랜지스터(N840)의 문턱전압(Vt)이 감소된 레벨(V1-Vt)로 프리차지 된다.
한편, 제2 구간(T2)에서 선택된 메모리 셀에 연결된 워드 라인(WLsel)에 검증 전압(Vpv) 또는 리드 전압(VRD)을 인가한다. 검증 전압(Vpv)은 선택된 메모리 셀에 데이터를 기록하는 과정에서 실시되는 검증 동작을 위해 인가되는 전압이다. 리드 전압(VRD)은 선택된 메모리 셀에 데이터를 독출하기 위해 인가되는 전압이다. 그리고, 제2 구간(T2)에서 선택된 메모리 셀을 제외한 나머지 비선택 메모리 셀들에 연결된 비선택 워드 라인(WLunsel)들에 패스 전압(Vpass)을 인가한다.
(3) 제3 구간(T3) : 평가(evaluation) 구간
선택된 비트 라인(BLe)이 특정 전압레벨로 프리차지된 후, 제3 구간(T3)에서 선택된 비트 라인(BLe)의 전압레벨 변화에 따라 선택된 메모리 셀의 프로그램 여부를 평가한다. 한편, 제3 구간(T3)에서 도 5에 도시된 소스 셀렉트 라인(SSL)에 전원 전압(예를 들어, 4.5V)을 인가하여 소스 셀렉트 트랜지스터(DST)를 턴-온시킨다. 이에 따라, 스트링(810e)과 접지 전압을 인가하는 공통 소스 라인(CSL)이 접속되고, 선택된 비트 라인(BLe)에서 공통 소스 라인(CSL)으로 이어지는 전류 경로가 형성된다.
선택된 메모리 셀의 프로그램 여부를 평가하기 위해, 제3 구간(T3) 동안에는 센싱 신호(PBSENSE)를 로우 레벨로 천이시켜 선택된 비트 라인(BLe)과 감지노드(SO)의 연결을 해제시킨다. 이러한 제3 구간(T3) 동안 선택된 메모리 셀의 프로그램 여부에 따라 선택된 비트 라인(BLe)의 전압 레벨이 변화하게 된다.
구체적으로 선택된 셀이 검증 전압(Vpv) 또는 리드 전압(VRD)보다 높은 문턱전압으로 프로그램된 상태라면, 검증 전압(Vpv) 또는 리드 전압(VRD)을 인가하더라도 선택된 셀이 턴온되지 않으므로 선택된 비트라인(BLe)이 프리차지된 레벨(V1-Vt)을 유지한다. 그러나 선택된 셀이 검증 전압(Vpv) 또는 리드 전압(VRD)보다 높은 문턱전압으로 프로그램되지 않은 언프로그램 상태라면, 선택된 메모리 셀이 검증 전압(Vpv) 또는 리드 전압(VRD)에서 턴온되므로 스트링(810e)을 통하여 전류 경로가 형성되어 선택된 비트라인(BLe)이 로우레벨로 천이된다.
(4) 제4 구간(T4) : 센싱(sensing) 구간
제4 구간(t4) 동안 선택된 비트 라인(BLe)의 전압레벨의 변화를 감지하여 선택된 메모리 셀의 프로그램 여부를 센싱한다. 한편, 제4 구간(t4)의 진입에 앞서, 프리차지신호(PRECHb)를 로우 레벨에서 하이 레벨로 천이시켜 감지노드(SO)와 전원 전압 간의 연결을 해제시킨다.
그리고, 센싱 제어부(840)에 프리차지 전압(V1) 레벨보다 낮은 센싱 전압(V2)을 센싱 신호(PBSENSE)로서 인가한다.
선택된 메모리 셀이 프로그램되어 선택된 비트 라인(BLe)이 프리차지된 레벨(V1-Vt)을 유지하는 경우에는 스위칭 소자(N840)가 턴온되지 않으므로 감지노드(SO)는 하이 레벨을 유지한다.
그러나 선택된 메모리 셀이 언프로그램 상태여서 선택된 비트 라인(BLe)이 프리차지된 레벨(V1-Vt)을 유지하지 못하고 로우 레벨로 천이된 경우, 도 5에 도시된 스위칭 소자(N840)가 턴온된다. 이에 따라 감지 노드(SO)에 충전되어 있던 전하가 선택된 비트 라인(BLe)으로 빠지게 되고 감지 노드(SO)는 로우 레벨로 디스차지된다.
이 후, 하이 레벨의 제2 데이터 설정 신호(MSET)를 도 5에 도시된 데이터 설정부(870)에 인가하여 제2 데이터 설정 트랜지스터(N870b)를 턴온시킨다. 이 때, 감지 노드(SO)가 하이레벨 전압을 유지하는 경우에 한하여 감지노드 센싱부(880)의 NMOS 트랜지스터(N880)가 턴온된다. 따라서, 선택된 메모리 셀이 프로그램상태인 경우에 한하여 감지노드 센싱부(880)를 통해 제2 노드(Qb)에 접지 전압이 인가된다.
한편, 검증 동작 또는 독출 동작은 선택된 메모리 셀의 온/오프에 따른 비트 라인의 전위 레벨 변화를 감지하는 페이지 버퍼의 센싱 전류(sensing current)를 이용하여 선택된 메모리 셀의 프로그램 여부를 판단한다. 따라서, 선택된 비트 라인의 전위 레벨이 특정 값으로 일정하더라도, 센싱 제어부를 이용하여 선택된 비트 라인과 감지 노드 사이의 접속 저항값을 제어하면 동일한 레벨의 검증 전압 또는 리드 전압에 대한 페이지 버퍼의 센싱 전류가 변동되어 선택된 메모리 셀의 프로그램 여부가 달라질 수 있다.
센싱 전류의 레벨은 다음의 식으로 표기된다.
Icell=(CBL×(V1-V2))/△t
(Icell:센싱전류, CBL:선택된 비트라인의 캐패시턴스, V1: 프리차지 전압, V2:센싱 전압, △t: 제2 구간(T2)의 시간)
이 때, 센싱 제어부를 이용하여 선택된 비트 라인과 감지 노드 사이의 접속 저항값을 높여서 선택된 비트 라인의 전위 레벨을 감지하는 센싱 전류의 레벨을 낮추면 선택된 셀의 문턱 전압은 센싱 전류의 레벨이 높을 때보다 낮게 판단되는 특징이 있다. 또한 간섭 현상을 무시하고, 센싱 제어부를 이용하여 선택된 비트 라인과 감지 노드 사이의 접속 저항값을 높여서 센싱 전류의 레벨을 낮추어 검증 동작을 실시하게 되면 문턱 전압 분포의 폭은 센싱 전류의 레벨이 높을 때보다 검증 전압 근처로 더욱 좁게 제어될 수 있는 특징이 있다. 이는 센싱 전류의 레벨을 낮춘 검증 동작을 이용하여 선택된 메모리 셀을 ISPP 방식으로 프로그램하는 경우, 프로그램 전압 증가량에 따른 문턱 전압 증가량을 센싱 전류의 레벨이 높을 때보다 미세하게 제어할 수 있기 때문이다. 본 발명은 이러한 현상을 이용한 불휘발성 메모리 소자의 동작 방법을 제공한다.
도 7은 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 동작방법을 설명하기 위한 순서도이다. 보다 구체적으로 도 7은 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 동작의 프로그램 방법을 설명하기 위한 순서도이다.
상술했던 바와 같이 프로그램을 위한 검증 동작시 센싱 제어부를 이용하여 선택된 비트 라인과 감지 노드 사이의 접속 저항값을 높여서 센싱 전류의 레벨을 낮추면 페이지 버퍼는 센싱 전류의 레벨이 높을 때보다 선택된 메모리 셀의 문턱 전압을 낮게 판단한다. 이에 따라, 높은 레벨의 센싱 전류를 이용하여 프로그램 여부를 검증할 때 목표 전압 이상으로 프로그램된 것으로 판단되었을 셀이 낮은 레벨의 센싱 전류를 이용하여 프로그램 여부를 검증하게 되면 목표 전압에 도달하지 못한 언프로그램 셀로 판단되어 ISPP 방식에 따른 프로그램 전압 펄스가 더 많이 인가될 수 있다. 그 결과 높은 레벨의 센싱 전류를 이용하여 프로그램 여부를 검증하여 프로그램을 실시하였을 때보다 낮은 레벨의 센싱 전류를 이용하여 프로그램 여부를 검증하여 프로그램을 실시하였을 때 선택된 메모리 셀에 더 많은 전하가 주입되어야 한다. 따라서, 메모리 블록을 구성하는 모든 메모리 셀들을 낮은 레벨의 센싱 전류를 이용하여 프로그램하게 되면, 간섭 현상이 더욱 심해져서 문턱 전압 분포의 폭이 넓어질 수 있다. 본 발명의 제1 실시 예에서는 제1 레벨 및 제1 레벨보다 낮은 제2 레벨의 센싱 전류를 이용하여 프로그램을 위한 검증 동작을 실시함으로써 간섭 현상을 최소화하면서, 문턱 전압 분포의 폭을 좁힐 수 있는 방안을 제공한다.
이하, 본 발명의 제1 실시 예에서는 설명의 편의를 위하여 도 1에 도시된 바와 같이 하나의 메모리 셀에 2-비트 데이터를 저장하여 4가지 상태(Erase, P1, P2, P3)를 가지는 멀티 레벨 셀(MLC : Multi Level Cell) 타입의 불휘발성 메모리 소자의 동작 방법 위주로 설명한다.
2-비트 메모리 셀의 프로그램은 하위 비트(LSB: Least Significant Bit) 프로그램 및 상위 비트(MSB: Most Significant Bit) 프로그램으로 구분된다. 또한, 2-비트 메모리 셀은 하위 비트 프로그램을 수행한 뒤, 상위 비트 프로그램을 수행한다.
하위비트 데이터와 상위비트 데이터가 "11"인 소거 상태(도 1의 Erase)에서 하위비트 프로그램 동작이 수행되면, 메모리 셀은 "11" 상태 혹은 "10" 상태를 갖는다. 그 뒤, 상위비트 프로그램 동작이 수행되면, "10" 상태의 메모리 셀은 "00" 상태 및 "10" 상태로 프로그램되고, "11" 상태의 메모리 셀은 "01" 상태로 프로그램된다.
한편, 동일한 워드 라인에 접속된 메모리 셀 들을 모두 프로그램하는 경우, 이븐 비트 라인에 접속된 이븐 셀 들로 구성된 이븐 페이지가 오드 비트 라인에 접속된 오드 셀 들로 구성된 오드 페이지보다 먼저 프로그램된다. 이에 따라, 오드 페이지 프로그램 동작시 이븐 페이지가 프로그램된 상태라면, 이븐 셀 들의 문턱 전압이 오드 페이지의 프로그램 동작의 영향으로 상승하여 문턱 전압 분포의 폭을 넓히는 요인이 된다. 따라서, 이븐 페이지 프로그램 동작시 이븐 셀들의 문턱 전압 분포를 좁히면 추후 오드 페이지 프로그램 동작시 이븐 셀들의 문턱 전압이 상승하더라도 종래보다 프로그램된 메모리 셀 들의 문턱 전압 분포의 폭을 좁힐 수 있다. 반면, 이븐 페이지가 프로그램되지 않은 상태에서 오드 페이지의 프로그램을 실시하는 경우라면, 오드 셀 들의 문턱 전압 분포 자체를 줄여서 종래보다 프로그램된 셀 들의 문턱 전압 분포의 폭을 좁힐 수 있다.
그리고, 이븐 페이지가 프로그램된 상태이고, 오드 페이지의 프로그램을 실시하지 않은 경우라면, 이븐 셀 들의 문턱 전압 분포 자체를 줄여서 종래보다 프로그램된 메모리 셀 들의 문턱 전압 분포의 폭을 좁힐 수 있다.
상술한 바와 같이 프로그램된 메모리 셀 들의 문턱 전압 분포의 폭을 좁히기 위해 본 발명의 제1 실시 예에서는 도 7에 도시된 바와 같이 선택된 워드 라인에 연결된 메모리 셀들의 프로그램을 위하여 프로그램 데이터가 입력되면 먼저, PA1 단계에서 선택된 메모리 셀의 프로그램이 이븐 셀의 프로그램인지 판단한다. 이븐 셀의 프로그램인 경우, PA3 단계에서 하위 비트 프로그램인지 판단한다. 하위 비트 프로그램인 경우 PA5 단계에서 센싱 전류를 제1 레벨(Ia)로 설정한다. 이 후, PA7 단계에서 선택된 메모리 셀에 프로그램 전압을 인가하여 이븐 셀의 하위 비트 프로그램을 실시한다. 이어서 PA9 단계에서 제1 레벨(Ia)의 센싱 전류를 기준으로 이븐 셀의 문턱 전압이 검증 전압보다 높은지 판단한다. 이븐 셀의 문턱 전압이 검증 전압보다 낮은 경우, PA11 단계에서 스텝 전압만큼 프로그램 전압을 상향한다. 이 후, 스텝 전압만큼 상향된 프로그램 전압을 이용하여 PA7 단계를 반복한다. PA7 단계 내지 PA11 단계는 PA9 단계에서 이븐 셀의 문턱 전압이 검증 전압보다 높아질 때까지 미리 설정된 회수 내에서 반복된다.
PA9 단계에서 이븐 셀의 문턱 전압이 검증 전압보다 높게 판단된 경우, PA13 단계에서 센싱 전류를 제1 레벨(Ia)보다 낮은 제2 레벨(Ib)로 설정한다. 이 후, PA15 단계에서 선택된 메모리 셀에 프로그램 전압을 인가하여 이븐 셀의 상위 비트 프로그램을 실시한다. 이어서 PA17 단계에서 제2 레벨(Ib)의 센싱 전류를 기준으로 이븐 셀의 문턱 전압이 검증 전압보다 높은지 판단한다. 이븐 셀의 문턱 전압이 검증 전압보다 낮은 경우, PA19 단계에서 스텝 전압만큼 프로그램 전압을 상향한다. 이 후, 스텝 전압만큼 상향된 프로그램 전압을 이용하여 PA15 단계를 반복한다. PA15 단계 내지 PA19 단계는 PA17 단계에서 이븐 셀의 문턱 전압이 검증 전압보다 높아질 때까지 미리 설정된 회수 내에서 반복된다.
PA1 단계에서 이븐 셀의 프로그램이 아니라고 판단된 경우와, PA17 단계에서 이븐셀의 문턱 전압이 검증 전압보다 높게 판단된 경우, PA21 단계에서 하위 비트 프로그램인지 판단한다. 하위 비트 프로그램인 경우 PA23 단계에서 센싱 전류를 제1 레벨(Ia)로 설정한다. 이 후, PA25 단계에서 선택된 메모리 셀에 프로그램 전압을 인가하여 오드 셀의 하위 비트 프로그램을 실시한다. 이어서 PA27 단계에서 제1 레벨(Ia)의 센싱 전류를 기준으로 오드 셀의 문턱 전압이 검증 전압보다 높은지 판단한다. 오드 셀의 문턱 전압이 검증 전압보다 낮은 경우, PA29 단계에서 스텝 전압만큼 프로그램 전압을 상향한다. 이 후, 스텝 전압만큼 상향된 프로그램 전압을 이용하여 PA25 단계를 반복한다. PA25 단계 내지 PA29 단계는 PA27 단계에서 오드 셀의 문턱 전압이 검증 전압보다 높아질 때까지 미리 설정된 회수 내에서 반복된다.
PA27 단계에서 오드 셀의 문턱 전압이 검증 전압보다 높게 판단된 경우, PA31 단계에서 선택된 워드 라인에 연결된 이븐 셀의 상위 비트 프로그램이 실시되었는지 판단한다. 특정 메모리 셀이 하위 비트 프로그램되었는지 또는 상위 비트 프로그램되었는지는 특정 메모리 셀에 전기적으로 연결된 플래그 셀(미도시)의 데이터를 통해 알 수 있다. 이븐 셀의 상위 비트 프로그램이 실시된 경우, PA33 단계에서 센싱 전류를 제1 레벨(Ia)로 설정한다. 이 후, PA35 단계에서 선택된 메모리 셀에 프로그램 전압을 인가하여 오드 셀의 상위 비트 프로그램을 실시한다. 이어서 PA37 단계에서 제1 레벨(Ia)의 센싱 전류를 기준으로 오드 셀의 문턱 전압이 검증 전압보다 높은지 판단한다. 오드 셀의 문턱 전압이 검증 전압보다 낮은 경우, PA39 단계에서 스텝 전압만큼 프로그램 전압을 상향한다. 이 후, 스텝 전압만큼 상향된 프로그램 전압을 이용하여 PA35 단계를 반복한다. PA35 단계 내지 PA39 단계는 PA37 단계에서 오드 셀의 문턱 전압이 검증 전압보다 높아질 때까지 미리 설정된 회수 내에서 반복된다.
PA31 단계에서 이븐 셀의 상위 비트 프로그램이 실시되지 않았다고 판단된 경우, PA41 단계에서 센싱 전류를 제2 레벨(Ib)로 설정한다. 이 후, PA43 단계에서 선택된 메모리 셀에 프로그램 전압을 인가하여 오드 셀의 상위 비트 프로그램을 실시한다. 이어서 PA45 단계에서 제2 레벨(Ib)의 센싱 전류를 기준으로 오드 셀의 문턱 전압이 검증 전압보다 높은지 판단한다. 오드 셀의 문턱 전압이 검증 전압보다 낮은 경우, PA47 단계에서 스텝 전압만큼 프로그램 전압을 상향한다. 이 후, 스텝 전압만큼 상향된 프로그램 전압을 이용하여 PA43 단계를 반복한다. PA43 단계 내지 PA47 단계는 PA45 단계에서 오드 셀의 문턱 전압이 검증 전압보다 높아질 때까지 미리 설정된 회수 내에서 반복된다.
PA37 단계와 PA45 단계에서 오드 셀의 문턱 전압이 검증 전압보다 높게 판단된 경우, 선택된 워드 라인에 연결된 메모리 셀들의 프로그램을 종료한다.
센싱 전류 레벨은 검증 동작시 센싱 제어부를 이용하여 선택된 비트 라인과 감지 노드 사이의 접속 저항값을 증가시킴으로써 낮출 수 있다. 선택된 비트 라인과 감지 노드 사이의 접속 저항값은 프리차지 전압(도 6의 V1) 레벨을 조절하거나, 센싱 전압(도 6의 V2)의 레벨을 조절하거나, 비트 라인 프리차지 구간인 제2 구간(도 6의 T2)의 시간(도 6의 △t)을 조절하거나, 프리차지 전압(도 6의 V1)이 인가되는 시간을 조절하거나, 센싱 전압(도 6의 V2)이 인가되는 시간을 조절함으로써 제어할 수 있다.
보다 구체적으로 도 8a에 도시된 바와 같이 제2 레벨(Ib)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우에는 제1 레벨(Ia)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우보다, 프리차지 전압의 레벨을 낮게 설정한다. 즉, 제1 레벨(Ia)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우, 제1 레벨(V1(a))의 프리차지 전압을 인가한다. 그리고, 제2 레벨(Ib)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우, 제1 레벨(V1(a))보다 낮은 제2 레벨(V1(b))의 프리차지 전압을 인가한다.
이와는 달리, 도 8b에 도시된 바와 같이 제2 레벨(Ib)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우에는 제1 레벨(Ia)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우보다, 센싱 전압의 레벨을 높게 설정한다. 즉, 제1 레벨(Ia)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우, 제1 레벨(V2(a))의 센싱 전압을 인가한다. 그리고, 제2 레벨(Ib)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우, 제1 레벨(V2(a))보다 높은 제2 레벨(V2(b))의 센싱 전압을 인가한다.
또는, 도 8c에 도시된 바와 같이 제2 레벨(Ib)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우에는 제1 레벨(Ia)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우보다, 비트 라인 프리차지 구간의 시간을 짧게 설정한다. 즉, 제1 레벨(Ia)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우, 프리차지 전압(V1) 인가 종료시점으로부터 센싱 전압(V2)인가 시작시점까지 제1 시간(△t1(a))의 차이가 나도록 설정한다. 그리고, 제2 레벨(Ib)의 센싱 전류를 이용하여 검증 동작을 실시하는 경우, 프리차지 전압(V1) 인가 종료시점으로부터 센싱 전압(V2)인가 시작시점까지 제1 시간(△t1(a))보다 짧은 제2 시간(△t1(b))의 차이가 나도록 설정한다.
또는, 도 8d에 도시된 바와 같이 제2 레벨(Ib)의 센싱 전류를 기준으로 검증 동작을 실시하는데 이용되는 프리차지 전압(V1)의 인가시간(△t2(b))을 제1 레벨(Ia)의 센싱 전류를 기준으로 검증 동작을 실시하는데 이용되는 프리차지 전압(V1)의 인가시간(△t2(a))보다 짧게 설정한다. 프리차지 전압(V1)의 인가시간을 줄이면, 비트 라인이 충분히 프리차지되지 않으므로 프리차지 전압(V1)의 레벨을 낮추는 경우와 동일한 효과가 있다.
또는, 도 8e에 도시된 바와 같이 제2 레벨(Ib)의 센싱 전류를 기준으로 검증 동작을 실시하는데 이용되는 센싱 전압(V2)의 인가시간(△t3(b))을 제1 레벨(Ia)의 센싱 전류를 기준으로 검증 동작을 실시하는데 이용되는 센싱 전압(V2)의 인가시간(△t3(a))보다 길게 설정한다. 센싱 전압(V2)의 인가시간을 늘리면, 비트 라인으로 빠져나가는 전하량이 많아져 센싱 전압(V2)의 레벨을 높이는 경우와 동일한 효과가 있다.
도 9a 및 9b는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 동작 방법에 따른 효과를 설명하기 위한 도면들이다.
종래 이븐 페이지와 오드 페이지에 대한 상위 비트 프로그램이 완료된 이 후, 도 9a에 도시된 바와 같이 오드 셀들의 문턱 전압들은 OP1의 분포를 나타낸다. 그리고, 이븐 셀들의 문턱 전압들은 오드 페이지의 프로그램 동작의 영향으로 상승하여 EP1의 분포를 나타낸다. 이에 따라, 전체 문턱 전압의 분포는 TP1으로 나타난다.
이에 비해 본 발명의 제1 실시 예에서 이븐 페이지와 오드 페이지에 대한 상위 비트 프로그램이 완료된 이 후, 도 9b에 도시된 바와 같이 오드 셀들의 문턱 전압들은 OP2의 분포를 나타낸다. 그리고, 이븐 셀들의 문턱 전압들은 오드 페이지의 프로그램 동작의 영향으로 상승하여 EP2의 분포를 나타낸다. 이에 따라, 전체 문턱 전압의 분포는 TP2로 나타난다. 이 때, OP2의 분포는 OP1과 동일하나, EP2의 분포는 EP1의 분포보다 좁고, TP2의 분포는 TP1의 분포보다 좁다. 이는 본 발명의 제1 실시 예에서, 이븐 셀의 상위 비트 프로그램 검증시 센싱 전류 레벨을 오드 셀의 상위 비트 프로그램 검증시 센싱 전류의 레벨보다 낮게 설정하여 이븐 셀들의 문턱 전압 분포의 폭이 오드 셀들의 문턱 전압 분포의 폭보다 좁아졌기 때문이다. 다시 말해서, 본 발명의 제1 실시 예에서 이븐 셀들의 문턱 전압 분포가 오드 페이지의 프로그램 동작의 영향으로 상승하더라도 이븐 셀들의 문턱 전압 분포의 폭이 좁혀진 상태에서 상승하므로 문턱 전압 분포의 최상위 값이 종래보다 낮아진다.
또한 본 발명의 제1 실시 예에 의하면, 오드 셀들에 대해서만 상위 비트 프로그램이 실시되고, 이븐 셀들에 대해서는 상위 비트 프로그램이 실시되지 않은 경우, 오드 셀들의 상위 비트 프로그램 검증시 낮게 설정된 센싱 전류의 레벨을 이용한다. 따라서, 상위 비트 프로그램된 메모리 셀들의 문턱 전압 분포가 센싱 전류의 레벨이 높을 때보다 좁아질 수 있다.
한편, 본 발명의 제1 실시 예에서는 선택된 워드 라인에 연결된 메모리 셀들의 프로그램 시 문턱 전압 분포의 폭을 좁힌 상태이므로 독출 동작시에도 프로그램 동작 때와 마찬가지로 센싱 전류의 레벨을 제어하여 메모리 셀들의 프로그램 상태를 독출해야 문턱 전압 분포의 폭이 종래보다 좁게 독출된다. 즉, 선택된 메모리 셀의 프로그램 검증시 제1 레벨의 센싱 전류를 이용하였다면, 선택된 메모리 셀의 독출 동작시에도 제1 레벨의 센싱 전류를 이용해야 한다. 그리고, 선택된 메모리 셀의 프로그램 검증시 제2 레벨의 센싱 전류를 이용하였다면, 선택된 메모리 셀의 독출 동작시에도 제2 레벨의 센싱 전류를 이용해야 한다.
도 10a 및 도 10b는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 동작방법을 설명하기 위한 순서도들이다. 보다 구체적으로 도 10a는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 동작 중 프로그램 방법을 설명하기 위한 순서도이다. 그리고, 도 10b는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 동작 중 독출 방법을 설명하기 위한 순서도이다.
상술했던 바와 같이 센싱 전류의 레벨을 낮추면 선택된 셀의 문턱 전압은 센싱 전류의 레벨이 높을 때보다 낮게 판단되는 특징이 있다. 그리고, 동일한 워드 라인에 접속된 메모리 셀 들을 모두 프로그램하는 경우, 이븐 비트 라인에 접속된 이븐 셀 들로 구성된 이븐 페이지가 오드 비트 라인에 접속된 오드 셀 들로 구성된 오드 페이지보다 먼저 프로그램된다. 이에 따라, 오드 페이지 프로그램 동작시 이븐 페이지가 프로그램된 상태라면, 이븐 셀 들의 문턱 전압이 오드 페이지의 프로그램 동작의 영향으로 상승하여 문턱 전압 분포의 폭을 넓히는 요인이 된다. 따라서, 오드 페이지 프로그램 동작시 이전에 프로그램된 이븐 셀들의 문턱 전압이 상승할 것을 고려하여 오드 셀의 문턱 전압을 오드 페이지 프로그램 동작 이전 이븐 셀의 문턱 전압보다 높게 프로그램하면, 종래보다 프로그램된 메모리 셀 들의 문턱 전압 분포의 폭을 좁힐 수 있다.
상술한 바와 같이 프로그램된 메모리 셀 들의 문턱 전압 분포의 폭을 좁히기 위해 본 발명의 제2 실시 예에서는 도 10a에 도시된 바와 같이 선택된 워드 라인에 연결된 메모리 셀들의 프로그램을 위하여 프로그램 데이터가 입력되면 먼저, PB1 단계에서 선택된 메모리 셀의 프로그램이 이븐 셀의 프로그램인지 판단한다. 이븐 셀의 프로그램인 경우, PB3 단계에서 센싱 전류를 제1 레벨(Ia)로 설정한다. 이 후, PB5 단계에서 선택된 메모리 셀에 프로그램 전압을 인가하여 이븐 셀의 프로그램을 실시한다. 이어서 PB7 단계에서 제1 레벨(Ia)의 센싱 전류를 기준으로 이븐 셀의 문턱 전압이 검증 전압보다 높은지 판단한다. 이븐 셀의 문턱 전압이 검증 전압보다 낮은 경우, PB9 단계에서 스텝 전압만큼 프로그램 전압을 상향한다. 이 후, 스텝 전압만큼 상향된 프로그램 전압을 이용하여 PB5 단계를 반복한다. PB5 단계 내지 PB9 단계는 PB7 단계에서 이븐 셀의 문턱 전압이 검증 전압보다 높아질 때까지 미리 설정된 회수 내에서 반복된다.
PB1 단계에서 이븐 셀의 프로그램이 아니라고 판단된 경우, PB11 단계에서 이븐 셀의 프로그램이 실시됐는지 판단한다. 특정 메모리 셀이 프로그램되었는지 는 특정 메모리 셀에 전기적으로 연결된 플래그 셀(미도시)의 데이터를 통해 알 수 있다.
PB11 단계에서 이븐 셀의 프로그램이 실시된 경우와, PB7 단계에서 이븐 셀의 문턱 전압이 검증 전압보다 높게 판단된 경우, PB13 단계에서 센싱 전류를 제1 레벨(Ia)보다 낮은 제2 레벨(Ib)로 설정한다. 이 후, PB15 단계에서 선택된 메모리 셀에 프로그램 전압을 인가하여 오드 셀의 프로그램을 실시한다. 이어서 PB17 단계에서 제2 레벨(Ib)의 센싱 전류를 기준으로 오드 셀의 문턱 전압이 검증 전압보다 높은지 판단한다. 오드 셀의 문턱 전압이 검증 전압보다 낮은 경우, PB19 단계에서 스텝 전압만큼 프로그램 전압을 상향한다. 이 후, 스텝 전압만큼 상향된 프로그램 전압을 이용하여 PB15 단계를 반복한다. PB15 단계 내지 PB19 단계는 PB17 단계에서 오드 셀의 문턱 전압이 검증 전압보다 높아질 때까지 미리 설정된 회수 내에서 반복된다.
한편, PB11 단계에서 이븐 셀의 프로그램이 실시되지 않았다고 판단한 경우와, PB21 단계에서 센싱 전류를 제1 레벨(Ia)로 설정한다. 이 후, PB23 단계에서 선택된 메모리 셀에 프로그램 전압을 인가하여 오드 셀의 프로그램을 실시한다. 이어서 PB25 단계에서 제1 레벨(Ia)의 센싱 전류를 기준으로 오드 셀의 문턱 전압이 검증 전압보다 높은지 판단한다. 오드 셀의 문턱 전압이 검증 전압보다 낮은 경우, PB27 단계에서 스텝 전압만큼 프로그램 전압을 상향한다. 이 후, 스텝 전압만큼 상향된 프로그램 전압을 이용하여 PB23 단계를 반복한다. PB23 단계 내지 PB27 단계는 PB25 단계에서 오드 셀의 문턱 전압이 검증 전압보다 높아질 때까지 미리 설정된 회수 내에서 반복된다.
PB17 단계와 PB25 단계에서 오드 셀의 문턱 전압이 검증 전압보다 높게 판단된 경우, 선택된 워드 라인에 연결된 메모리 셀들의 프로그램을 종료한다.
센싱 전류 레벨은 도 8a 내지 도 8e에서 상술한 바와 동일한 방법으로 조절할 수 있다.
도 10a에서와 같이 이븐 셀의 프로그램이 실시된 후, 오드 셀의 프로그램을 실시하는 경우에 한하여, 오드 셀의 프로그램 검증 동작시 기준이 되는 센싱 전류를 이븐 셀의 프로그램 검증 동작시 기준이 되는 센싱 전류보다 낮게 설정한다. 이 경우, 오드 셀의 문턱 전압은 제2 레벨(Ib)의 센싱 전류를 기준으로 했을 때, 제1 레벨의 문턱 전압 근처로 프로그램된 것으로 보이나, 제1 레벨(Ia)의 센싱 전류를 기준으로 했을 때에는 제1 레벨의 문턱 전압보다 높은 제2 레벨의 문턱 전압 근처로 프로그램된 것으로 보인다. 따라서, 도 10a에서 상술한 바와 같은 방법으로 선택된 워드 라인들에 연결된 메모리 셀들의 프로그램을 완료한 후, 도 10b에 도시된 바와 같은 방법으로 독출 동작을 실시하면 문턱 전압 분포의 폭은 종래보다 좁아질 수 있다.
즉, 도 10b에 도시된 바와 같이 RB1단계에서 제1 레벨(Ia)의 센싱 전류를 기준으로 이븐 셀을 독출하고, RB3단계에서 제1 레벨(Ia)의 센싱 전류를 기준으로 오드 셀을 독출하여 선택된 워드 라인에 연결된 메모리 셀들의 독출 동작을 종료한다. 이와 같이 이븐 셀과 오드 셀을 제1 레벨(Ia)의 센싱 전류를 기준으로 독출하게 되면, 프로그램된 오드 셀의 문턱 전압은 도 10a에서 상술한 제2 레벨(Ib)을 기준으로 한 검증 동작시보다 더 높은 문턱 전압 근처로 프로그램된 것으로 판단된다. 또한, 오드 셀의 프로그램이 실시되었다면, 프로그램된 이븐 셀의 문턱 전압이 오드 셀의 프로그램 영향으로 상승한다. 그 결과, 이븐 셀들의 문턱 전압 분포는 오드 셀의 문턱 전압 분포와 많이 겹치게 되어 프로그램된 메모리 셀들의 전체 문턱 전압 분포가 좁게 독출된다.
도 11a 및 도 11b는 본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자의 동작방법을 설명하기 위한 순서도들이다. 보다 구체적으로 도 11a는 본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자의 동작 중 프로그램 방법을 설명하기 위한 순서도이다. 그리고, 도 11b는 본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자의 동작 중 독출 방법을 설명하기 위한 순서도이다.
상술했던 바와 같이 센싱 전류의 레벨을 낮추면 선택된 셀의 문턱 전압은 센싱 전류의 레벨이 높을 때보다 낮게 판단되는 특징이 있다. 그리고, 동일한 워드 라인에 접속된 메모리 셀 들을 모두 프로그램하는 경우, 이븐 비트 라인에 접속된 이븐 셀 들로 구성된 이븐 페이지가 오드 비트 라인에 접속된 오드 셀 들로 구성된 오드 페이지보다 먼저 프로그램된다. 이에 따라, 오드 페이지 프로그램 동작시 이븐 페이지가 프로그램된 상태라면, 이븐 셀 들의 문턱 전압이 오드 페이지의 프로그램 동작의 영향으로 상승하여 문턱 전압 분포의 폭을 넓히는 요인이 된다. 따라서, 프로그램된 이븐 셀들의 문턱 전압이 상승한 것을 고려하여 오드 페이지 독출 동작시 이븐 셀들의 문턱 전압을 낮게 판단되도록 독출하면 종래보다 프로그램된 메모리 셀 들의 문턱 전압 분포의 폭을 좁게 독출할 수 있다.
본 발명의 제3 실시 예에서는 도 11a에 도시된 바와 같은 방법으로 선택된 워드 라인에 연결된 메모리 셀들을 프로그램한다. 즉, 프로그램 데이터가 입력되면 먼저, PC1 단계에서 선택된 메모리 셀의 프로그램이 이븐 셀의 프로그램인지 판단한다. 이븐 셀의 프로그램인 경우, PC3 단계에서 선택된 메모리 셀에 프로그램 전압을 인가하여 이븐 셀의 프로그램을 실시한다. 이어서 PC5 단계에서 제1 레벨(Ia)의 센싱 전류를 기준으로 이븐 셀의 문턱 전압이 검증 전압보다 높은지 판단한다. 이븐 셀의 문턱 전압이 검증 전압보다 낮은 경우, PC7 단계에서 스텝 전압만큼 프로그램 전압을 상향한다. 이 후, 스텝 전압만큼 상향된 프로그램 전압을 이용하여 PC3 단계를 반복한다. PC3 단계 내지 PC7 단계는 PC5 단계에서 이븐 셀의 문턱 전압이 검증 전압보다 높아질 때까지 미리 설정된 회수 내에서 반복된다.
PC1 단계에서 이븐 셀의 프로그램이 아니라고 판단된 경우와, PC5 단계에서 이븐 셀의 문턱 전압이 검증 전압보다 높다고 판단된 경우에 PC9 단계에서 선택된 메모리 셀에 프로그램 전압을 인가하여 오드 셀의 프로그램을 실시한다. 이어서 PC11 단계에서 제1 레벨(Ia)의 센싱 전류를 기준으로 오드 셀의 문턱 전압이 검증 전압보다 높은지 판단한다. 오드 셀의 문턱 전압이 검증 전압보다 낮은 경우, PC13 단계에서 스텝 전압만큼 프로그램 전압을 상향한다. 이 후, 스텝 전압만큼 상향된 프로그램 전압을 이용하여 PC9 단계를 반복한다. PC9 단계 내지 PC13 단계는 PC11 단계에서 오드 셀의 문턱 전압이 검증 전압보다 높아질 때까지 미리 설정된 회수 내에서 반복된다.
PC11에서 오드 셀의 문턱 전압이 검증 전압보다 높게 판단된 경우, 선택된 워드 라인에 연결된 메모리 셀들의 프로그램을 종료한다.
도 11a에서와 같이 프로그램을 실시하는 경우, 이븐 셀과 오드 셀이 모두 프로그램되었다면, 이븐 셀의 문턱 전압은 오드 셀의 프로그램시 상승한다. 따라서, 프로그램 검증시와 동일한 센싱 전류의 레벨을 기준으로 독출 동작을 실시하면, 문턱 전압 분포의 폭이 넓게 독출된다. 본 발명의 제3 실시 예에서는 문턱 전압 분포의 폭이 좁게 독출될 수 있도록 이븐 셀 및 오드 셀의 프로그램 여부에 따라 센싱 전류의 레벨을 제어한다.
구체적으로 도 11a에서 상술한 바와 같은 방법으로 선택된 워드 라인들에 연결된 메모리 셀들의 프로그램을 완료한 후, 도 11b에 도시된 바와 같이 RC1단계에서 이븐 셀 및 오드 셀의 프로그램이 실시되었는지 판단한다.
이븐 셀 또는 오드 셀 중 적어도 어느 하나가 프로그램되지 않은 경우, RC3 단계에서 센싱 전류를 제1 레벨(Ia)로 설정한다. 이 후, RC5 단계에서 제1 레벨(Ia)의 센싱 전류를 기준으로 이븐 셀을 독출한다.
이븐 셀과 오드 셀의 프로그램이 실시된 경우, RC7 단계에서 센싱 전류를 제2 레벨(Ib)로 설정한다. 이 후, RC9 단계에서 제2 레벨(Ib)의 센싱 전류를 기준으로 이븐 셀을 독출한다. 이와 같이 이븐 셀과 오드 셀의 프로그램이 모두 실시된 경우에는 이븐 셀의 문턱 전압이 오드 셀의 프로그램의 영향으로 상승한 상태이다. 그러나, 이븐 셀의 독출 동작시 제2 레벨(Ib)의 센싱 전류를 기준으로 독출하게 되면, 제1 레벨(Ia)을 기준으로 한 검증 동작시보다 더 낮은 문턱 전압 근처로 프로그램된 것으로 판단된다.
제2 레벨(Ib)의 센싱 전류를 기준으로 이븐 셀을 독출한 후, RC11단계에서 센싱 전류를 제1 레벨(Ia)로 설정한다.
RC11 단계와 RC5 단계 이후, RC13 단계에서 제1 레벨(Ia)의 센싱 전류를 기준으로 오드 셀을 독출하여, 선택된 워드 라인에 연결된 메모리 셀들의 독출 동작을 종료한다.
이와 같이 이븐 셀과 오드 셀이 모두 프로그램된 경우, 제2 레벨(Ib)의 센싱 전류를 기준으로 이븐 셀을 독출하게 되면, 이븐 셀의 문턱 전압이 오드 셀의 프로그램 영향으로 상승하였더라도 낮게 독출되므로 프로그램된 메모리 셀들의 전체 문턱 전압 분포가 좁게 독출된다.
센싱 전류 레벨은 도 8a 내지 도 8e에서 상술한 바와 동일한 방법으로 조절할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
MCe: 이븐 셀 MCo: 오드 셀
BLe: 이븐 비트 라인 BLo : 오드 비트 라인
WL0 내지 WLn: 워드 라인들 820 : 메모리 셀 어레이
890 : 페이지 버퍼 SO : 감지 노드
V1 : 프리차지 전압 V2 : 센싱 전압

Claims (37)

  1. 선택된 페이지에 포함되고 오드 비트 라인들과 연결된 오드 메모리 셀들의 프로그램 검증동작을 위해 이븐 비트 라인들과 연결된 이븐 메모리 셀들의 프로그램 여부를 판단하는 단계;
    상기 이븐 메모리 셀들의 프로그램 여부에 따라 상기 오드 비트 라인과 페이지 버퍼의 접속 저항값을 설정하는 단계;
    상기 오드 메모리 셀들을 프로그램하는 단계; 및
    상기 설정된 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 프로그램된 상기 오드 메모리 셀들의 문턱 전압이 목표 전압 이상인지 검증하기 위한 검증 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
  2. 제 1 항에 있어서,
    상기 오드 메모리 셀들의 프로그램 동작 및 검증 동작은 상기 오드 메모리 셀들의 문턱 전압이 상기 목표 전압 이상이 될 때까지 반복 실시되는 불휘발성 메모리 소자의 동작 방법.
  3. 제 2 항에 있어서,
    상기 오드 메모리 셀들의 프로그램 동작이 반복 실시될 때마다 상기 오드 메모리 셀들의 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승되는 불휘발성 메모리 소자의 동작 방법.
  4. 제 1 항에 있어서,
    상기 접속 저항값은
    상기 이븐 메모리 셀들이 프로그램 상태가 아닌 경우 제1 레벨로 설정되고, 상기 이븐 메모리 셀들이 프로그램 상태인 경우 상기 제1 레벨보다 높은 제2 레벨로 설정되는 불휘발성 메모리 소자의 동작 방법.
  5. 제 4 항에 있어서,
    상기 제1 레벨의 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 오드 메모리 셀들의 독출 동작을 더 실시하는 불휘발성 메모리 소자의 동작 방법.
  6. 제 4 항에 있어서,
    상기 이븐 메모리 셀들의 프로그램 검증 동작을 위하여 상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨로 설정하는 단계;
    상기 이븐 메모리 셀들을 프로그램 하는 단계; 및
    상기 제1 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 프로그램된 이븐 메모리 셀들의 문턱 전압이 목표 전압 이상인지 검증하기 위한 검증 동작을 실시하는 단계를 더 포함하는 불휘발성 메모리 소자의 동작 방법.
  7. 제 6 항에 있어서,
    상기 제1 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 이븐 메모리 셀들의 독출 동작을 더 실시하는 불휘발성 메모리 소자의 동작 방법.
  8. 제 6 항에 있어서,
    상기 이븐 메모리 셀들의 프로그램 동작 및 검증 동작은 상기 이븐 메모리 셀들의 문턱 전압이 상기 목표 전압 이상이 될 때까지 반복 실시되는 불휘발성 메모리 소자의 동작 방법.
  9. 제 8 항에 있어서,
    상기 이븐 메모리 셀들의 프로그램 동작이 반복 실시될 때마다 상기 이븐 메모리 셀들의 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승되는 불휘발성 메모리 소자의 동작 방법.
  10. 제 1 항에 있어서,
    상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값은
    프리 차지 전압에 응답하여 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 오드 비트 라인을 프리차지시키고, 센싱 전압에 응답하여 상기 오드 비트 라인의 전위 레벨에 따라 상기 오드 비트 라인을 상기 페이지 버퍼에 연결하는 센싱 제어 트랜지스터의 구동을 제어함으로써 설정하는 불휘발성 메모리 소자의 동작 방법.
  11. 제 10 항에 있어서,
    상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값은
    상기 프리차지 전압의 레벨을 낮추거나,
    상기 센싱 전압의 레벨을 높이거나,
    상기 프리차지 전압 인가 후, 상기 센싱 전압 인가 전 상기 센싱 제어 트랜지스터가 턴-오프되는 시간을 줄이거나,
    상기 프리차지 전압의 인가시간을 줄이거나,
    상기 센싱 전압의 인가시간을 증가시킬수록 증가되는 불휘발성 메모리 소자의 동작방법.
  12. 선택된 페이지에 포함되고 오드 비트 라인들과 연결된 오드 메모리 셀들의 상위 비트 프로그램을 위해 이븐 비트 라인들과 연결된 이븐 메모리 셀들의 상위 비트 프로그램 여부를 판단하는 단계;
    상기 이븐 메모리 셀들의 상위 비트 프로그램 여부에 따라 상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값을 설정하는 단계;
    상기 오드 메모리 셀들의 상위 비트 프로그램 동작을 수행하는 단계; 및
    상기 설정된 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 상위 비트 프로그램 동작이 수행된 상기 오드 메모리 셀들의 문턱 전압이 제1 목표 전압 이상인지 검증하기 위한 상위 비트 프로그램 검증 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작방법.
  13. 제 12 항에 있어서,
    상기 접속 저항값은
    상기 이븐 메모리 셀들이 상위 비트 프로그램 상태인 경우에 제1 레벨로 설정되고, 상기 이븐 메모리 셀들이 상위 비트 프로그램 상태가 아닌 경우에 상기 제1 레벨보다 높은 제2 레벨로 설정되는 불휘발성 메모리 소자의 동작 방법.
  14. 제 12 항에 있어서,
    상기 오드 메모리 셀들의 상위 비트 프로그램 동작 및 상기 상위 비트 프로그램 검증 동작은 상기 오드 메모리 셀들의 문턱 전압이 상기 제1 목표 전압 이상이 될 때까지 반복 실시되는 불휘발성 메모리 소자의 동작 방법.
  15. 제 14 항에 있어서,
    상기 오드 메모리 셀들의 상위 비트 프로그램 동작이 반복 실시될 때마다 상기 오드 메모리 셀들의 상위 비트 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승되는 불휘발성 메모리 소자의 동작 방법.
  16. 제 14 항에 있어서,
    상기 오드 메모리 셀들의 상위 비트 프로그램검증 동작시 이용된 상기 접속 저항값과 동일한 레벨의 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 오드 메모리 셀들의 독출 동작을 더 실시하는 불휘발성 메모리 소자의 동작 방법.
  17. 제 13 항에 있어서,
    상기 이븐 메모리 셀들의 상위 비트 프로그램 검증 동작을 위하여 상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제2 레벨로 설정하는 단계;
    상기 이븐 메모리 셀들의 상위 비트 프로그램 동작을 수행하는 단계; 및
    상기 제2 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 상위 비트 프로그램 동작이 수행된 상기 이븐 메모리 셀들의 문턱 전압이 제2 목표 전압 이상인지 검증하기 위한 상위 비트 프로그램 검증 동작을 실시하는 단계를 더 포함하는 불휘발성 메모리 소자의 동작 방법.
  18. 제 17 항에 있어서,
    상기 이븐 메모리 셀들의 상위 비트 프로그램 동작 및 상기 상위 비트 프로그램 검증 동작은 상기 이븐 메모리 셀들의 문턱 전압이 상기 제2 목표 전압 이상이 될 때까지 반복 실시되는 불휘발성 메모리 소자의 동작 방법.
  19. 제 18 항에 있어서,
    상기 이븐 메모리 셀들의 상위 비트 프로그램 동작이 반복 실시될 때마다 상기 이븐 메모리 셀들의 상위 비트 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승되는 불휘발성 메모리 소자의 동작 방법.
  20. 제 12 항에 있어서,
    상기 오드 메모리 셀들의 상위 비트 프로그램 동작 및 상위 비트 프로그램 검증 동작을 실시하기 전,
    상기 오드 메모리 셀들의 하위 비트 프로그램 검증 동작을 위하여 상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨로 설정하는 단계;
    상기 오드 메모리 셀들의 하위 비트 프로그램 동작을 수행하는 단계; 및
    상기 설정된 제1 레벨의 접속 저항 값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 하위 비트 프로그램 동작이 수행된 상기 오드 메모리 셀들의 문턱 전압이 제3 목표 전압 이상인지 검증하기 위한 하위 비트 프로그램 검증 동작을 실시하는 단계를 더 포함하는 불휘발성 메모리 소자의 동작 방법.
  21. 제 20 항에 있어서,
    상기 오드 메모리 셀들의 하위 비트 프로그램 동작 및 상기 하위 비트 프로그램 검증 동작은 상기 오드 메모리 셀들의 문턱 전압이 상기 제3 목표 전압 이상이 될 때까지 반복 실시되는 불휘발성 메모리 소자의 동작 방법.
  22. 제 21 항에 있어서,
    상기 오드 메모리 셀들의 하위 비트 프로그램 동작이 반복 실시될 때마다 상기 오드 메모리 셀들의 하위 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승되는 불휘발성 메모리 소자의 동작 방법.
  23. 제 17 항에 있어서,
    상기 이븐 메모리 셀들의 상위 비트 프로그램 동작 및 상위 비트 프로그램 검증 동작을 실시하기 전,
    상기 이븐 메모리 셀들의 하위 비트 프로그램 검증 동작을 위하여 상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨로 설정하는 단계;
    상기 이븐 메모리 셀들의 하위 비트 프로그램 동작을 수행하는 단계; 및
    상기 설정된 제1 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 하위 비트 프로그램 동작이 수행된 상기 이븐 메모리 셀들의 문턱 전압이 제4 목표 전압 이상인지 검증하기 위한 하위 비트 프로그램 검증 동작을 실시하는 단계를 더 포함하는 불휘발성 메모리 소자의 동작 방법.
  24. 제 23 항에 있어서,
    상기 이븐 메모리 셀들의 하위 비트 프로그램 동작 및 상기 하위 비트 프로그램 검증 동작은 상기 이븐 메모리 셀들의 문턱 전압이 상기 제4 목표 전압 이상이 될 때까지 반복 실시되는 불휘발성 메모리 소자의 동작 방법.
  25. 제 24 항에 있어서,
    상기 이븐 메모리 셀들의 하위 비트 프로그램 동작이 반복 실시될 때마다 상기 이븐 메모리 셀들의 하위 비트 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승되는 불휘발성 메모리 소자의 동작 방법.
  26. 제 12 항에 있어서,
    상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값은
    프리 차지 전압에 응답하여 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 오드 비트 라인을 프리차지시키고, 센싱 전압에 응답하여 상기 오드 비트 라인의 전위 레벨에 따라 상기 오드 비트 라인을 상기 페이지 버퍼에 연결하는 센싱 제어 트랜지스터의 구동을 제어함으로써 설정하는 불휘발성 메모리 소자의 동작 방법.
  27. 제 26 항에 있어서,
    상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값은
    상기 프리차지 전압의 레벨을 낮추거나,
    상기 센싱 전압의 레벨을 높이거나,
    상기 프리차지 전압 인가 후, 상기 센싱 전압 인가 전 상기 센싱 제어 트랜지스터가 턴-오프되는 시간을 줄이거나,
    상기 프리차지 전압의 인가시간을 줄이거나,
    상기 센싱 전압의 인가시간을 증가시킬수록 증가되는 불휘발성 메모리 소자의 동작방법.
  28. 선택된 페이지에 포함되고 이븐 비트 라인들과 연결된 이븐 메모리 셀들의 독출 동작을 위해 상기 이븐 메모리 셀들 및 오드 비트 라인들과 연결된 오드 메모리 셀들의 프로그램 여부를 판단하는 단계;
    상기 이븐 메모리 셀들 및 상기 오드 메모리 셀들이 프로그램 상태가 아닌 경우 상기 이븐 비트 라인과 페이지 버퍼의 접속 저항값을 제1 레벨로 설정하는 단계;
    상기 설정된 제1 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 이븐 메모리 셀들의 독출 동작을 실시하는 단계;
    상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨로 설정하는 단계; 및
    상기 설정된 제1 레벨의 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 오드 메모리 셀들의 독출 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
  29. 제 28 항에 있어서,
    상기 이븐 메모리 셀들 및 상기 오드 메모리 셀들이 프로그램 상태인 경우, 상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨보다 높은 제2 레벨로 설정하는 단계;
    상기 설정된 제2 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 이븐 메모리 셀들의 독출 동작을 실시하는 단계;
    상기 오드 비트 라인과 상기 페이지 버퍼의 접속 저항값을 상기 제1 레벨로 설정하는 단계; 및
    상기 설정된 제1 레벨의 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 오드 메모리 셀들의 독출 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
  30. 제 28 항에 있어서,
    상기 이븐 메모리 셀들의 독출 동작 전,
    상기 이븐 메모리 셀들을 프로그램 하는 단계; 및
    상기 설정된 제1 레벨의 접속 저항값으로 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 프로그램된 이븐 메모리 셀들의 문턱 전압이 목표 전압 이상인지 검증하기 위한 검증 동작을 실시하는 단계를 더 포함하는 불휘발성 메모리 소자의 동작 방법.
  31. 제 30 항에 있어서,
    상기 이븐 메모리 셀들의 프로그램 동작 및 검증 동작은 상기 이븐 메모리 셀들의 문턱 전압이 상기 목표 전압 이상이 될 때까지 반복 실시되는 불휘발성 메모리 소자의 동작 방법.
  32. 제 31 항에 있어서,
    상기 이븐 메모리 셀들의 프로그램 동작이 반복 실시될 때마다 상기 이븐 메모리 셀들의 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승되는 불휘발성 메모리 소자의 동작 방법.
  33. 제 28 항에 있어서,
    상기 이븐 메모리 셀들의 독출 동작 전,
    상기 오드 메모리 셀들을 프로그램 하는 단계; 및
    상기 설정된 제1 레벨의 접속 저항값으로 상기 오드 비트 라인과 상기 페이지 버퍼를 연결하여 상기 프로그램된 오드 메모리 셀들의 문턱 전압이 목표 전압 이상인지 검증하기 위한 검증 동작을 실시하는 단계를 더 포함하는 불휘발성 메모리 소자의 동작 방법.
  34. 제 33 항에 있어서,
    상기 오드 메모리 셀들의 프로그램 동작 및 검증 동작은 상기 오드 메모리 셀들의 문턱 전압이 상기 목표 전압 이상이 될 때까지 반복 실시되는 불휘발성 메모리 소자의 동작 방법.
  35. 제 34 항에 있어서,
    상기 오드 메모리 셀들의 프로그램 동작이 반복 실시될 때마다 상기 오드 메모리 셀들의 프로그램 동작시 인가되는 프로그램 전압이 스텝 전압만큼 상승되는 불휘발성 메모리 소자의 동작 방법.
  36. 제 28 항에 있어서,
    상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값은
    프리 차지 전압에 응답하여 상기 이븐 비트 라인과 상기 페이지 버퍼를 연결하여 상기 이븐 비트 라인을 프리차지시키고, 센싱 전압에 응답하여 상기 이븐 비트 라인의 전위 레벨에 따라 상기 이븐 비트 라인을 상기 페이지 버퍼에 연결하는 센싱 제어 트랜지스터의 구동을 제어함으로써 설정하는 불휘발성 메모리 소자의 동작 방법.
  37. 제 36 항에 있어서,
    상기 이븐 비트 라인과 상기 페이지 버퍼의 접속 저항값은
    상기 프리차지 전압의 레벨을 낮추거나,
    상기 센싱 전압의 레벨을 높이거나,
    상기 프리차지 전압 인가 후, 상기 센싱 전압 인가 전 상기 센싱 제어 트랜지스터가 턴-오프되는 시간을 줄이거나,
    상기 프리차지 전압의 인가시간을 줄이거나,
    상기 센싱 전압의 인가시간을 증가시킬수록 증가되는 불휘발성 메모리 소자의 동작방법.
KR1020100039436A 2009-05-08 2010-04-28 불휘발성 메모리 소자의 동작 방법 KR101034930B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US12/775,562 US8355286B2 (en) 2009-05-08 2010-05-07 Method of operating nonvolatile memory device controlled by controlling coupling resistance value between a bit line and a page buffer
US13/726,861 US8867274B2 (en) 2009-05-08 2012-12-26 Method of operating nonvolatile memory device controlled by controlling coupling resistance value between bit line and page buffer
US14/485,364 US9312027B2 (en) 2009-05-08 2014-09-12 Method of operating nonvolatile memory device controlled by controlling coupling resistance value between bit line and page buffer

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020090040134 2009-05-08
KR20090040134 2009-05-08

Publications (2)

Publication Number Publication Date
KR20100121414A KR20100121414A (ko) 2010-11-17
KR101034930B1 true KR101034930B1 (ko) 2011-05-17

Family

ID=43406754

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100039436A KR101034930B1 (ko) 2009-05-08 2010-04-28 불휘발성 메모리 소자의 동작 방법

Country Status (1)

Country Link
KR (1) KR101034930B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060104404A (ko) * 2005-03-30 2006-10-09 주식회사 하이닉스반도체 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060104404A (ko) * 2005-03-30 2006-10-09 주식회사 하이닉스반도체 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법

Also Published As

Publication number Publication date
KR20100121414A (ko) 2010-11-17

Similar Documents

Publication Publication Date Title
US9312027B2 (en) Method of operating nonvolatile memory device controlled by controlling coupling resistance value between bit line and page buffer
US8305813B2 (en) Nonvolatile memory device and method of operating the same
US7782681B2 (en) Operation method of flash memory device capable of down-shifting a threshold voltage distribution of memory cells in a post-program verify operation
KR100996040B1 (ko) 불휘발성 메모리 장치의 동작 방법
KR101211840B1 (ko) 반도체 메모리 장치의 프로그램 방법
KR100865552B1 (ko) 플래시 메모리소자의 프로그램 검증방법 및 프로그램 방법
US8363471B2 (en) Nonvolatile memory device and method of programming the same
KR101705294B1 (ko) 플래시 메모리 및 그 프로그램 방법
CN101789264B (zh) 操作非易失性存储器的方法
KR101009096B1 (ko) 불휘발성 메모리 소자 및 이의 프로그램 검증 동작 방법
KR20110042300A (ko) 비휘발성 저장 소자의 오버 프로그래밍 정정
US7773427B2 (en) Non-volatile memory device and method of operating
US8279675B2 (en) Nonvolatile memory device and method of programming the same
KR101980676B1 (ko) 메모리 및 그 검증 방법
CN102099867A (zh) 非易失性存储器的擦除-验证处理
JP2009043390A (ja) 不揮発性メモリ装置のソフトプログラム方法
KR20100089504A (ko) 불휘발성 메모리 장치 및 그 동작 방법
KR101081311B1 (ko) 불휘발성 메모리 장치 및 그 동작 방법
KR101034930B1 (ko) 불휘발성 메모리 소자의 동작 방법
KR20170056254A (ko) 비휘발성 메모리 장치
KR20110001573A (ko) 불휘발성 메모리 소자의 프로그램 방법
KR20100115111A (ko) 불휘발성 메모리 장치의 프로그램 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 4

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170425

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180425

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190422

Year of fee payment: 9