JPS62178013A

JPS62178013A - 半導体装置

Info

Publication number: JPS62178013A
Application number: JP61017929A
Authority: JP
Inventors: Goro Kitsukawa; 橘川　五郎; Ryoichi Hori; 堀　陵一; Yoshiki Kawajiri; 良樹川尻; Takao Watabe; 隆夫渡部; Takayuki Kawahara; 尊之河原; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-01-31
Filing date: 1986-01-31
Publication date: 1987-08-05
Anticipated expiration: 2013-05-18
Also published as: JP2753218B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体装置に係り、特に高い駆動能力と大きな
出力振幅を得るのに好適な、半導体回路に関するもので
ある。

〔発明の背景〕

従来、バイポーラトランジスタとＭｏＳトランジスタを
用いた回路として、特開昭５９−２５４２３号公報に示
された半導体装置がある。

第３０図は上記半導体装置の回路図である。以下、この
回路の動作並びに問題点を説明する。

ＰチャネルＭＯＳトランジスタ４とＮチャネルＭＯＳト
ランジスタ５からなるＣＭＯ３（相補形ＭＯ８）インバ
ータとバイポーラトランジスタ７の組合せ回路と、ｎＭ
ＯｓＭｏＳトランジスタイポーラトランジスタ８の組合
せ回路を縦続に接続したものである。以下、電源電圧Ｖ
。。を正の値、電源電圧Ｖｓｓ’ｌＯＶとして説明を行
う。入力端子１の電圧がＯｖの時、ＰチャンネルＭＯＳ
トランジスタ４がオンし、バイポーラトランジスタ７の
ベースに電流が流れ、このバイポーラトランジスタ７は
オンする。一方バイポーラトランジスタ８は、１がＯｖ
で、かつ６がオンのためベースの電圧はＯｖとなり、オ
ンしない。この結果、出力端子２へ電流が流れ、その電
圧が上昇する。出力端子２の電圧は最終的には正電源の
電圧Ｖ　ｃ　ｃからバイポーラトランジスタ７のベース
・エミッタ間電圧ＶＢＥを差し引いた値ＶＣＣＶＲＨに
なる。一方、入力１が高電位の場合は、４，７はオフ、
８は６を介してベース電流が供給されるためオンとなり
、出力２は低電位に降下する。以下述べた技術によれば
、出力の立ち上り、立ち下り時には常にバイポーラトラ
ンジスタにより電流が流れるため、駆動能力が大きくな
り、高速動作が期待できる反面、次のような不都合を生
じる。すなわち、第３０図に示す従来回路では、出力端
子２の電圧は正電源の電圧Ｖｃｃまでは上昇しない、ま
た、入力端子１の高電位側の電圧を、すべてのトランジ
スタが同時にオンしてＶｃｃからＶｓｓに流れる、いわ
ゆる貫通電流を防ぐためにＶｃｃ　−ｌ　ＶＴ４Ｐ　１
以上と高くする必要があることである。ここでＶＴ４Ｐ
はｐ　ＭＯＳトランジスタ４のしきい値電圧である。こ
のためこの回路の前段を例えば低電力化のために低振幅
動作をさせると、第３０図のＶｃｃも下げざるを得ず、
出力端子２の電圧はますます下がってしまう。

以上のように従来回路では、出力電圧を十分高くとるこ
とができない。出力電圧が低いと、次段回路の動作が遅
くなり、ＬＳＩ全体としてみた場合、バイポーラトラン
ジスタの高速性を十分に発揮できない。この問題は、将
来、デバイスが微細化され、電源電圧を低くする必要が
生じた時にますます顕著となる。したがってバイポーラ
トランジスタの高駆動能力を活した上で、十分に高い出
力電圧を出せる回路が望まれる。また、この問題はバイ
ポーラトランジスタを用いない、一般のＣＭＯ８回路に
おいても同様に生じる。

〔発明の目的〕

本発明の目的は、この様な従来の問題点を改善し、低振
幅の入力信号に対しても、十分高い出方電圧を得ること
が可能な半導体装置を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の半導体装置では、前
段回路により制御される入力をもち、かつ少なくとも１
個の絶縁ゲート形電界効果トランジスタを含む回路で構
成され、該回路は１個以上の基準電圧を持ち、上記基準
電圧のうち少なくとも１個を、上記回路を制御する前段
回路の基準電圧よりも高く設定すると共に、該基準電圧
と該回路の入力との間にスイッチ手段を設けることによ
り、入力電圧と独立の高い出力電圧を得ることができる
様にするものである。

〔発明の実施例〕

以下、本発明を実施例を用いて詳細に説明する。

第１図は本発明の概念を示す実施例である。

Ｃは前段回路からの入力端子であり、Ｄは出力端子であ
る。本回路により低振幅入力Ｃから高振幅出力りを得る
。Ｂｔ、Ｂｘ、Ｂａは直流又はパルスの高電圧印加端子
である。このうちＢ１はスイッチ１２を通してノードＦ
に高電圧を供給し。

Ｂ２はｐＭＯ３１３のソースに高電圧を供給し、またＢ
８はバイポーラトランジスタのコレクタに高電圧を供給
する端子である。これらＢｉ、　Ｂｚ、　Ｂａは分離し
ても良いが、このうちの２個あるいは全部を接続しても
良い、Ａはスイッチ手段１１の制御端子である。バイポ
ーラトランジスタ１５で出力電圧を立ち上げ、回路ブロ
ック１６で出力を立ち下げる。１３．１４は１５を制御
するためのｐ　ＭＯＳ、　ｎ　ＭＯＳ　トランジスタで
ある。第１図のスイッチ１１の数を増減することにより
、入力数を自由に変更できる６本図および後述の実施例
では低振幅の入力Ｃあるいは制御入力Ａの高電圧側をＶ
＾、また端子ＢＬ＋　Ｂｚ、Ｂｓに印加する直流又はパ
ルスの高電圧側をＶ）Ｉと記す。これらの端子の電圧は
必ずしもＶ＾あるいはＶｏに完全に一致する必要はない
が、説明を単純にするための低電圧系をＶ＾、高電圧系
をＶｏとする。

以下第１図の動作を説明する。まずスイッチ１１がオン
、１２がオフの状態で、Ｃが低電位になると、Ｆは低電
位になり１３がオン、１４がオフになる。この結果１５
のベース電位ＧはＶ　ｏとなり、バイポーラトランジス
タ１５により出力は高速に高電位Ｖ　Ｈ−Ｖ　ＢＨに上
昇する。ここでＶＢ［！は１５のベース・エミッタ間電
圧である。次に入力Ｃが高電位になると、Ｆの電位はス
イッチ１１を通して上昇しＶ＾−Ｖ　Ｔ　１　ｔ　ｎと
なる。ここでＶ　Ｔ　１　ｔ　ｎはスイッチ１１を構成
するｎ　ＭＯＳの闇値電圧である。この結果、１４がオ
ン、１５はオフ。

また１６がオンとなりＤの出力電位を立ち下げる。

入力Ｃの高電位への切換りとほぼ同時にスイッチ１２を
オンさせ、Ｆの電位をＶ＾−Ｖ　ｔ　１１　ｍより高い
ＶＨにする。これにより１３．１４を通じて流れる貫通
電流を防止することができる。Ｆは電位がＣ，Ａより高
くなると自動的にスイッチ１１はオフとなりＦの電位は
入力と独立に上昇する。出力電位を立ち下げる手段１６
は同図に示す様な１個のｎＭＯ５トランジスタで構成し
ても良いが、この部分に第２図、第３図に示す様な、バ
イポーラとＭＯＳの複合回路を用いれば、出力の立ち上
げをさらに高速に行うことができる。さらに、第１図の
１６の様なｎ　ＭＯＳと第２図、・第３図のどちらか一
方を並列接続すれば出力電位を高速に、かつＯｖにまで
立ち下げることができる。

第１図の入力Ｃに接続される前段回路の構成例を第４図
、第５図、第６図、第７図に示す。第７図はバイポーラ
−ＣＭＯ５複合ゲート回路である。これらはいずれも３
人力ＮＡＮＤ機能を持つ。基準電圧がＶ＾と低いので、
出力電圧ＣもＶ＾あるいはＶ＾より低くなる。第４図、
第５図ではＰｙＰであらかじめ、Ｃを高電位にプリチャ
ージしておき、Ｉｘｔ　Ｉｔ、Ｉａが全て高電位の時Ｃ
を放電する。

第６図、第７図では専用のプリチャージ信号はないが、
あらかじめＩｘｔ　Ｉｘｔ　Ｉ８の１個あるいは全部を
低電位にしておき、Ｃを高電位にプリチャージしておく
、第１図の前段回路に第５図あるいは第７図の回路を用
いれば、スイッチ１１を省略することができる。なぜな
ら第５図、第７図では出力にはｎＭＯ５，またはバイポ
ーラトランジスタが接続されており、後段回路の動作に
よりＣが７６以上の高い電圧に昇圧されてもラッチアッ
プ等の問題を生じないからである。

次に第１図の本発明の概念をより具体化した実施例を第
８図に示す、この実施例は第１図に対しスイッチ１２を
ｐ　ＭＯＳで形成し、そのソースを９ＭＯ３１３のソー
スと接続し端子Ｂｚとしたものである。

次にこの回路の動作を第９図、第１０図の電圧波形図を
用いて説明する。第９図はｎＭＯ３１１のゲートＡの端
子が常に高電位Ｖ＾の場合である。

入力Ｃの高電位側もＶ＾とする。Ｅが高電位の状態でＣ
が高電位になるとｎＭＯ５１１を通してＦの電位はＶ＾
−Ｖ↑１１ｎの電位となる。次いでＥが低電位になると
、１２（ｐＭＯ９）がオンしＦの電位はｖＨとなる。コ
ノ結果１３（ｐＭＯ５）がオフ、１４（ｎ　ＭＯＳ）が
オン、バイポーラトランジスタ１５がオフ、１６（ｎＭ
Ｏ３）がオンとなり、出力りは低電位になる。なおＦが
高電位ＶＨに上昇する時、Ａ。

Ｃの電位はＶ＾であるので、１１はオフであり６点の電
位はＶ＾のままである。一方、Ｅが高電位の状態でＣが
低電位になると１１がオンし、ＦもＣと同じ低電位にな
る。この結果１３がオン、１４がオフしノードＧがＶＨ
となり、出力りが高速に高電位に充電される。この出力
の高電位はＶ　Ｈ−Ｖ　Ｂ＋！である。なおこの回路で
は第５図の波線に示す様にＣが高電位Ｖ＾になってから
、Ｅが低電位になるまでの期間ｔａｇが長いとＦの高電
位はＶ＾−Ｖ　ｔ　１１　ｎにしばらくとどまるので、
１３゜１４に貫通電流が流れ、Ｄが不十分な低電位にと
どまる期間が存在する。したがってＡが常時高電位の方
式では、ｔｅａの時間を短かくすることが望ましい。そ
のためにはＣが高電位になると同時にＥを低電位に切換
えればよい、これにより上記問題は完全に解決できる。

第１０図は上記貫通電流が流れないようにした他の実施
例であり、第８図の回路において、Ａをパルス駆動する
方式である。

時刻ｔ、ｔｓでＥが低電位に切換る以前に制御端子Ａを
低電位にしておく。この時Ｃの電位はどちらでも良い。

Ｅが低電位になるとＦは高電位Ｖｌ（どなるが、ｎＭＯ
３１１はＡが低電位ゆえオフのままである。この結果出
力りは前述したと同様に低電位となる。次にＥが高電位
に戻り、入力Ｃが低電位の状態の時刻ｔ２でＡが高電位
になるとＦが低電位となり、その結果出力りは高電位Ｖ
ｏ　−ＶＢＨに充電される。逆に時刻ｔ４の様に入力Ｃ
が高電位なら１１はオフしたままであり出力りはＯｖの
ままである。またこの後ｔ！１でスイッチ１２をオンさ
せてもＦはＶＨのまま、出力りはｏｖのままである。こ
の様に、第１０図の方式ではＦの電位はスイッチ１２だ
けを介して高電位ＶＨとするため第５図の波線の様にＶ
＾−ＶＴＩＩＩＩの電位となる期間は存在しない、この
回路の動作により、ＣとＡの低振幅信号入力から高振幅
出力りを得ることができる。

なお第８図ではスイッチ１２をｐ　ＭＯＳで構成したが
、これを第１１図の実施例に示す様にｎ　Ｍｏ８で構成
することもできる。但しこの時には制御信号Ｅの極性を
第９図、第１０図と比べ反転させる必要がある。さらに
この場合はＦの高電位をＶＨとするにはＥの高電位をＶ
Ｈ＋Ｖｔｔａｎ以上とする必要がある。ここでＶｔｘｚ
ｎは１２（ｎＭｏ５）の閾値電圧である。

以上はＡ（スイッチ１１）とＥ（スイッチ）１２を同期
させる方式、すなわち１２をオンする前に必ずスイッチ
１１をオフにしておき、また１１がオンする前に必ず１
２をオフにしておく方式である。次にＥをＧと共通にす
る方式について述べる。

第１２図の実施例はスイッチ１２をｐ　Ｍｏ５で構成し
、その制御を次段ＣＭＯ５の出力Ｇで行い、第８図と第
１１図での制御信号Ｅを省略したものである。この第１
２図の回路の動作を第１３図の電圧波形図を用いて説明
する。まずスイッチ１１の制御入力Ａが高電位Ｖ＾の状
態で、入力Ｃが低電位Ｏｖになると、スイッチ１１はオ
ンしているのでＦもＯｖになり、スイッチ１３がオン、
１４がオフとなる。こうして、Ｇの電位がＶＨになり、
バイポーラトランジスタ１５がオン、１６がオフになる
。出力りはバイポーラトランジスタにより高速に立ち上
がり、出力電位は最終的にはＶＨ−ｖＢＥになる。Ｇの
電位がＶＨであるので、スイッチ１２（ｐＭＯｓ）はオ
ンからオフに変わる０次に入力Ｃが高電位になると、Ｆ
の電位は１１（ｎＭｏ５）を介してＶ＾−ＶＴＩＩＩＩ
の電位まで立ち上がる。この結果１４がオン１３がほと
んどオフとなり、Ｇの電位が低下し、１２をオンさせる
。このためＦの電位はさらに上昇し、Ｇの電位はさらに
下降し。

最終的にＦはＶＨ，ＧはＯｖになる。Ｆの電位がＶ＾−
Ｖ　Ｔ　１　ｉ　ｎからＶＨに上昇する際はスイッチ１
１は自動的にオフになるので、入力Ｃの電位は一定であ
る。この様に１２．１３．１４で正帰還をかけている。

なお第１３図ではスイッチ１１の制御人力Ａは常に高電
位としたが、Ａにパルス電圧を印加すれば、Ａが高電位
の時、上述の様に入力Ｃに応じて出力りを変化させ、ま
たＡが低電位の時は入力Ｃの変化に依らず出力りを、以
前の高電位又は低電位の一定状態に保つことができる。

以上述べた実施例によれば、外部から余分なパルス信号
を必要とせず、低電圧の入力Ｃから高電圧の出力りを得
ることが可能となる。

これまで述べてきた第８図、第１１図、第１２１図の実
施例ではスイッチ１２をＭｏＳトランジスタで構成して
きたが、さらにスイッチ１２をＭｏ５をトランジスタで
なくダイオード（バイポーラあるいはＭＯＳダイオード
）で構成したのが第１４図の実施例である。第１５図は
その電圧波形図である。第１５図はスイッチ１１のｎ　
Ｍｏ８のゲートを常時高電位Ｖ＾とするもので、前述し
た第９図、第１３図の電気波形図に対応するものである
。もちろんスイッチ１１のゲートにパルスを印加して第
１０図と同様な動作をさせることもできる。第１５図で
ダイオード１２のアノード側Ｂｚには入力Ｃが高電位Ｖ
＾になった直後、ＶＨ＋ＶＢＩ！の電位まで立ち上る信
号を与え、ダイオード１２を通してＦ点をＶＨに充電す
る。かくして出力Ｄ　ｔ＆ＯＶ　ニする。Ｂ１がＯｖに
戻ると、１２は逆バイアスとなりオフとなる。その後入
力Ｃが低電位になると、Ｆの電位は１１を通してＯｖに
なり、出力りはＶＨ＋ＶＢＥまで充電される。Ｆ点の電
位がＶｏの時、入力Ｃが高電位Ｖ＾のままであると、Ｆ
点は放置されず出力りはＯｖのままである０以上に述べ
た実施例においても、既に述べた実施例と同様に高電圧
出力を得ることができる。

さらに前述した第８図の様にスイッチ１２を制御信号Ｅ
で制御する方式と、第１２図の方式を併用したのが第１
６図の実施例である。この図で１２−１　（ｐＭＯ５）
は外部からの制御信号Ｅを用いてＦを高電位ＶＨに設定
するスイッチ、また１２−２は１４．１５で構成される
ＣＭＯＳインバータの出力Ｇを制御信号に用いることに
より、Ｆを高電位ＶＨに設定するスイッチである。この
回路の動作は第８図の回路動作と等しいが、第８図の回
路に比べ、１２−１と１２−２（７）ｐ１４０ｓ（７）
ゲート幅を調整することにより１回路動作の安定化と高
速化を両立させることができる利点がある。すなわちス
イッチ１１．１２−１がオフの時には１２−２がオンと
なり、Ｆ点をフローティング状態にしないので、外部か
らＦ点に雑音が入りに＜＜、安定にＦ点を高電位に、出
力りを低電位に保持することができる。またＦ点を低電
位から高電位に充電する時は１２−１をオンさせること
により行うので、１２−１のゲート幅を大きくとればＦ
点を高速に立上げ、出力りを高速に立下げることができ
る。一方１２−２のゲート幅を小さくとればＦ点を高速
に立下げ、出力りを高速に立上げることができる。この
様にして出力りの立上り、立下りを共に高速化すること
ができる。

なお以上に述べてきた実施例はいずれも１人力（ｃ）、
１出力ＣＤ）の場合であるが、多入力の場合にもスイッ
チ１１を入力数に応じて多数並列に接続することにより
構成できる。この１例として第１２図を３人力に変形し
た実施例を第１７図に示す。第１７図では３人力（Ｃｚ
＊　Ｃｚ＊　Ｃｓ　）とこれを制御する信号Ａｔ、Ａｘ
、Ａｘを各々スイッチ１１−１．１１−２．１１−３に
印加している６本回路では、信号Ａ１（ｉ＝１．２．３
）が高電位Ｖ＾となっているスイッチの入力Ｃｓ〜ｃ３
のいずれかが内部に取り込まれ、これに対応する出力が
出力端子から得られる。またＡＩ、　Ａｚ、Ａｓがすべ
て低電位の時は、ＣＩ、Ｃｘ、Ｃ３のいずれの変化にも
依らず、出力りやＦ、Ｇの電位は以前の状態を保ち、一
定電位を保持し続けることが出来る。

以上に記した実施例はいずれも出力の立ち上げを高速に
行うため、出力にバイポーラトランジスタを用いてきた
が、場合によってはバイポーラトランジスタを削除して
、各実施例のＧ点から出力を取り出すこともできる。こ
の場合バイポーラトランジスタを用いていないため高速
性では劣るが、低振幅入力から高振幅の出力を得ること
が出来る。

次にそれらの構成について述べる。第１７図、第１８図
はこれらの実施例である。このうち第１７図は第１図に
、第１８図は第８図に各々対応し、いずれも第１図、第
８図での出力充電用バイポーラトランジスタ１５と放電
用ｎＭＯｓトランジスタ１６を省略したものである。回
路の動作や電圧波形も既に述べである通りである。但し
バイポーラトランジスタがないため出力の立ち上がりが
遅くなる反面、Ｂ２の電位ＶＨがｐＭＯＳトランジスタ
１３を通してそのまますなわち出力ｖＢＥの電圧降下な
しに出力に得られる利点がある。第１７図。

第１８図で、Ｂｔ、Ｂ２の端子は分離しても良いが波線
の様に接続し同一電圧ＶＨを供給しても良いのは、これ
までの実施例と同じである。

本発明には種々の用途が考えられるが、特にＭＯＳメモ
リセルを用いたスタティック形メモリ（ＳＲＡＭ）　、
ダイナミック形メモリ（ＤＲＡＭ）あるいはリードオン
リメモリ（ＲＯＭ）等の半導体記憶装置のワードドライ
バに用いると好適である。なぜなら高速の半導体記憶装
置を実現するためには。

選択すべきワード線を高速かつ高振幅に駆動し、信号電
圧を大きくしてＳ／Ｎを高め、さらには蓄積電圧を大き
くしてソフトエラー耐性を高めることが必要なためであ
る。以上の事情については、ＩＴＯＨ，Ｋ、ａｎｄ　Ｓ
ＬＩＮＡＭＩ、　Ｈ，ｒハイデンシティ・ワンデバイス
・ダイナミックス・メモリセルズＪ　’Ｈｉｇｈｄｅｎ
ｓｉｔｙ　ｏｎｅ−ｄｓｖｉｃｅ　ｄｙｎａｍｉｃ　Ｍ
ＯＳ　ｍｅ＋ｗｏｒｙｃｅｌｌｓ’、ＩＥＥＰＲＯＣ，
、ｖｏＱ　、　１３０．　Ｐｔ、　１．　Ｎａ３．　Ｊ
ＵＮＥ１９８３、、　ｐｐ１２７〜１３５に詳細がある
。

第２０図は半導体記憶装置（７）　ＣＤＲＡＭ、　ＳＲ
ＡＭ。

ＲＯＭ）のブロック図であり、メモリセルアレーと周辺
回路群が示されている。

このメモリセルアレーＭＣＡには、ｉ本のワード線ＷＬ
とｊ本のデータ線ＤＬが交差配列され、ワード線とデー
タ線の交点のうちＮ個にメモリセルＭＣが配置されてい
る。アドレスバッファ回路ＡＢＸ、ＡＢＹには各々アド
レス入力Ｘｏ　−Ｘｎ　ｔＹｏ”Ｙ−が印加され、その
出力が、デコーダ・ドライバ回路ＸＤ、ＹＤに伝達され
る。これらのデコーダ・ドライバ回路ＸＤ、ＹＤのうち
回路ＸＤによりワード線が、回路ＹＤにより書き込み・
読み出し回路ＲＣがそれぞれ駆動され、メモリセルアレ
ーＭＣＡ内の選択されたメモリセルＭＣへの情報の書き
込み、あるいは該メモリセルＭＣからの情報の読み出し
を行う。ＣＣは書き込み・読み出し制御回路で、この回
路ＣＣは、チップセレクト信号Ｃ８、書き込み動作制御
信号ＷＥ、入力信号ＤＩによって前記アドレスバッファ
回路ＡＢＸ、ＡＢＹ、デコーダ・ドライバ回路ＸＤ。

ＹＤ、書き込み・読み出し回路ＲＣ１出力回路○Ｃを制
御する。出力回路○Ｃは、書き込み・読み出し回路ＲＣ
により読み出された情報を外部へ出力するための回路で
ある。なおメモリセルＭＣの一例としてスタティック形
ＭＯＳメモリセルを第２０図に、またダイナミック形Ｍ
ＯＳメモリセルを第２１図に示す。また図では省略する
がり一ドオンリ形ＭＯＳメモリセルを用いることもある
。

これらメモリセルの形式に応じて１周辺回路群の回路構
成は異ったものとなるが、ワード線を高速かつ高振幅に
駆動することが、いずれのメモリセルについても高速化
、動作安定化の必要条件である。

以後、本発明を半導体記憶装置（以下メモリと略す）ワ
ードドライバに適用した実施例を述べる。

第２３図はデコーダ、ワードドライバの１実施例である
。ＤＥＣはデコーダ回路、ＷＤＯ。

ＷＤＩ、ＷＤ２．ＷＤ３のワードドライバである。

ワードドライバには第８図の実施例回路を用いている。

この回路は１ケのデコーダ回路の出力Ｃを、４個のワー
ドドライバで共用している。デコーダとワードドライバ
の間にｎ　ＭＯＳによるスイッチ１１−１．１１−２．
１１−３．１１−４を設け、これらを信号Ａ　Ｔ　ｏ　
、　Ａ　Ｔ　１　、　Ａ　Ｔ　ｚ　、　Ａ　Ｔ　ａで制
御している。ＰＬ、ｐｚは各々デコーダとワードドライ
バのプリチャージ信号で、メモリ待機時あるいはプリチ
ャージ期間には０点をＶ＾　ＦＯＩＦｌ。

ＦＩＺ、　Ｆａ点をｖＨに充電しておく。ＡＸｔ、ＡＸ
ｚ＊Ａ　Ｘ　ｓ　、およびＡＴＯ，ＡＴｔ、ＡＴｚｐ　
ＡＴｓはアドレスバッファ回路あるいはプリデコーダ回
路の出力であり、Ａ　Ｘｘｔ　Ａ　Ｘｎ、　Ａ　Ｘａが
全て高電位の時、Ｃは低電位の選択状態になる。さらに
、Ａ　Ｔ　ｏ　、　Ａ　Ｔ　１．　Ａ　Ｔ　２．　Ａ　
Ｔ　のうち１本が高電位になると、それに接続されるワ
ードドライバ出力を高電位の選択状態に充電する。次に
第２３図の動作を第２４図の電圧波形図を用いて説明す
る。

第２３図の３丁は第１９図の■に対応するものでメモリ
チップのタイミング制御を行う基本人力信号である。こ
こではＴＴＬインターフェースの入力電圧を想定してい
る。高電位の時は待機時あるいはプリチャージ期間を表
わし、低電位の期間にメモリが動作状態になるものとす
る。まず第２４図のサイクルのｔｏｐ　ｌ　　について
説明する。

亡ｔが高電位時にＰｌ、ＰｚはＯＶでｐＭＯ５３０゜１
２によりＣを高電位Ｖ／１．　Ｆｏ、　Ｆｔ、　Ｆｚｔ
　Ｆａを高電位Ｖｏに充電しておく。この時ワード線Ｗ
　ｏ　ｔＷｚ、Ｗｚ、Ｗｓは全て低電位Ｏｖである。３
丁が低電位になりメモリが動作状態になると、Ｐｚが高
電位Ｖ＾、Ｐａが高電位Ｖ　Ｈトなり、ｐＭＯ５３０゜
１２は共にオフとなる。この時Ａ　Ｘ　１　、　Ａ　Ｘ
　ｚ　。

Ａ　Ｘ　ａが全て高電位Ｖ＾になると、ＣがＯｖになり
、さらにＡ　Ｔ　ｏのみが高電位Ｖ＾、その他のＡＴＩ
。

Ａ　Ｔ　ｚ　、　Ａ　Ｔ　ａが低電位の時は、Ｆｏのみ
がＯＶ。

Ｆｚｅ　Ｆｚｅ　Ｆｓは高電位Ｖｏのままである。この
結果Ｗｏが高電位ＶＨＶａＥに充電されｌ　Ｗｔ、　Ｗ
ｚ。

Ｗｓは低電位Ｏ■のままである。メモリの読出し。

再書込みの終了後、３丁入力に応じてすべてのＡＸ、Ａ
Ｔが低電位となり、さらにＰｌ、Ｐｚが低電位となり、
再びＣｐ　Ｆｏ、　Ｆ’１．　Ｆｚｔ　Ｆａを高電位に
充電する。この結果、選択ワード線ＷｏもＯｖに戻る。

次のサイクルｔｏｐ　２　では、アドレス入力が変化し
てＡ　Ｘｚ、　Ａ　Ｘｎ、　Ａ　Ｘａの一部または全部
が低電位のままと仮定する。この時デコーダ出力ＣがＶ
＾のままでたとえばＡＴｏがＶ＾になつても、Ｆｏ放電
されないので、出力ＷＯはＯｖのままである。待機状！
ｔｓＴではＣ８入力が高電位なのでＰｔ、Ｐｚは低電位
、ＡＸ、ＡＴは低電位のままである。この時全ワード出
力は低電位を保つ。第２３図のデコーダ回路ＤＥＣは第
４図と等しい３人力ＮＡＮＤ回路であるが、第５図、第
６図。

第７図の様な回路を用いることもできる。またデコーダ
の入力数を３人力以外とすることや１デコーダの出力を
４個以外のワードドライバに共用することも容易に可能
である。

第２５図はワードドライバに第１６図の回路を用いたも
のである。このデコーダ、ワードドライバの制御は第２
４図と同様にして行えるが、第１６図のところで述べた
様にこのワードドライバは動作の安定化と高速化を両立
させることができる。すなわちＰ２が高″心位で、かつ
デコーダ出力Ｃが高電位の時、あるいはＰ２が高電位で
かつスイッチ１１−１〜１１−４がオフの時、スイッチ
１２−２の動作によりＦｏ＝Ｆδの電位を安定にＶＨに
保持することができる。したがっであるワードが低電位
から高電位に切換る時にも、他のワードドライバのＦｏ
＝Ｆ３点には雑音が誘起されに＜＜、非選択のワードを
安定に低電位に保持することができる。また１２−１．
１２−２のゲート幅を調整し、ＦＯ〜Ｆ３点の応答を高
速化することもできる。

さらに第２６図は、第２３図の実施例に対し、ワードド
ライバ第１８図の実施例を用いたものである。バイポー
ラトランジスタを必要としないため、製造コストを下げ
ることができる。回路動作は第２３図とほとんど等しい
ので説明を省略する。

さて、第２２図〜第２６図にメモリのワードドライバへ
の本発明の適用例を示した。低振幅入力から高速に高振
幅出力に変換することが必要な箇所はメモリのワードド
ライバに限らず、メモリの入出力回路やその他一般の集
積回路中に広く存在する。第２７図はその一般例である
。この図は基準電圧Ｖ＾で動作する低振幅回路系４５か
ら信号を取出し本発明の変換回路を用いて、高振幅出力
りを得るものである。４１〜４４は４５を構成するイン
バータ、あるいは論理回路を示し、これらの電源端子Ｊ
にはＶ＾を供給する。４６の基準電圧としてＢには高電
圧ＶＨを、また必要ならＡには電圧Ｖ＾の直流またはパ
ルス電圧を印加する。

Ａ、Ｂ、Ｃ，Ｄは前述の実施例図のＡ、Ｂ、Ｃ。

Ｄに対応する。この様な回路構成は、たとえばＥＣＬの
低振幅入力から高振幅のＭＯＳレベルへ変換する部分、
あるいはメモリのセンスアアンプの低振幅信号からＴＴ
Ｌの高振幅出力に変換する部分等、広く存在する。

ところで、第１図〜第２７図の構成では、電圧ＶＡを供
給する電源と電圧ＶＨを供給する電源の２つの正電源を
必要とする。これらの電源をチップ外部から別々に供給
することは勿論可能であるが、いずれか一方のみを外部
から供給し、他方はこれを基準にしてチップ内部で発生
して供給したり、あるいはいずれもチップ内部で、他の
電源を基準にして発生することも可能である。したがっ
て、前述の実施例のうち、２つの正電源を必要どするも
のを１つの外部正電源のもとで、例えば２つの電圧のう
ち、高い方は外部正電源より直接供給し、低い方は、外
部正電源の電圧を特願昭５６−１６８６９８号、特願昭
５７−２２００８３号明細書などに示されているような
電圧リミッタ回路により低くして供給することも可能で
ある。また、場合によっては、必要とする２電源のうち
、低い方は外部正電源より供給して、高い方は、外部正
電源の電圧を昇圧する回路によって高くして供給しても
よい。

第２８図は、本発明に用いる昇圧回路の一実施例図であ
る。

この回路では、電圧Ｖ＾は外部正電源より供給して、高
電圧Ｖｌ（を発生させろ。第２８図の回路は、基本的に
はいわゆるチャージポンプ型の昇圧回路ＣＰＩとＣＦ２
とを並列に並べたものである。

チャージポンプ型の昇圧回路の動作Ｍ理は、よく知られ
ているのでここでは省略する。ここで、ツェナーダイオ
ード１９２は、端子１９４の電圧が所望のレベルＶＨよ
り上がり過ぎた場合に電流レークさせ、それ以上の電位
上昇を防止するためのものであるが、必要のない場合は
除去してもよい。

またツェナーダイオード１９２の替りに、通常のダイオ
ードやＭＯＳトランジスタのゲートとドレインを接続し
たＭＯＳダイオード回路を順方向に複数個接続したもの
を用いてもよい。また、ＣＰｌ。

ＣＰ　２として、ＭＯ８容量とＭＯＳ）−ランジスタで
構成したダイオードを３段接続した例を示したが、一般
的に段数をｎ、ＭＯＳトランジスタのしきい電圧をＶＴ
−φＳｌ〜φＳ３．φＴ１〜φＴ３のパルス振幅をＶ＾
とすると、得られる電圧は約（ｎ＋１）（ｖ＾−Ｖ　Ｔ
　）となり、必要とするＶＨの値に応じてｎの値を選べ
ばよい。

この回路を第２２図〜第２６図に適用した場合、第２８
図の端子１９４より供給しなくてはならない電流は、ワ
ード線が選択されるときに大きくなる。したがって、半
導体メモリのアクティブな期間には、大きな供給電流を
得るためにＣＰＩとＣＦ２の両方を動作させ、スタンバ
イの期間には、ＣＰＩのみを動作させることも可能であ
る。これによって、低い消費電力で大きな出力電流を得
ることができる。

第２９図は、第２８図のＣＰＩ、ＣＦ２へ印加するパル
スの電圧波形の一例図である。

図においては、ｔｓｔ　、すなわちスタンバイの期間に
はＣＰＩのみが動作し、ｔｏｐ　、すなわちアクティブ
な期間にはＣＰＩとＣＦ２の両方が動作する例を示して
いる。ＣＦ２の起動時刻をワード線を選択する時刻と同
期させるには、例えば、チップセレクト信号ｖ丁やＲＡ
Ｓ信号を利用すればよい。また、いわゆるページモード
のように、一体のワード線上のメモリセルの情報を連続
して読み出すような動作をさせる場合には１選択したワ
ード線の電位を長時間高電位に保つ必要がある。この場
合には、ワード線電位が高レベルに達した後も、ＣＡＳ
信号などを利用してＣＦ２を活性化してもよいことは勿
論である。

なお、ここではチャージポンプ回路を２つ用いた例を示
したが、必要に応じて１個にしたり、あるいはさらに多
くの回路を用いてもよいことは勿論である。また、ワー
ド線の電位の立ち上げを非常に高速に行うと、一時的に
、第２８図の端子１９４の電位が低下することがある。

その場合には、端子１９４がコレクタに接続されたバイ
ポーラトランジスタの飽和を防止するため、端子１９４
の容量を大きくして、電位の低下を小さくする必要があ
る。そのためには、ＶＨを供給するためのバイポーラト
ランジスタのコレクタを、全て端子１９４に接続するこ
とによって、バイポーラトランジスタのコレクタ容量に
より端子１９４の寄生容量を増加させることもできる。

また、ここでは。

φｓ１とφｓａおよびφＴ１とφＴ８はそれぞれ別信号
として示したが、場合によっては同一信号で駆動するこ
ともできる。

〔発明の効果〕

以上説明したように、本発明によれば、ＭＯＳトランジ
スタを含む回路において、動作の基準となる電圧を、上
記回路を制御する前段回路が基準として動作する電圧と
は異なる値にするので、所望の大きな出力電圧を得るこ
とができる。

【図面の簡単な説明】

第１図は本発明の基本構成を示す第１の実施例図、第２
図、第３図は出力放電回路、第４図、第５図、第６図、
第７図は前段回路の構成例、第８図は第２の実施例図、
第９図と第１０図は第８図の電圧波形図、第１１図は第
３の実施例図、第１２図は第４の実施例図、第１３図は
第１２図の電圧波形図、第１４図は第５の実施例図、第
１５図は第１４図の電圧波形図、第１６図は第６の実施
例−図、第１７図は第１２図を多入力へ適用した第７の
実施例図、第１８図は第８図の実施例図、第１９図は第
９の実施例図、第２０図は半導体記憶装置のブロック図
、第２１図はスタティック形ＭＯＳメモリセルの回路図
、第２２図はダイナミック形ＭＯＳメモリセル回路図、
第２３図はメモリのデコーダ、ワードドライバへの本発
明の適用実施例図、第２４図は第２３図の電気波形図、
第２５図はデコーダ、ワードドライバへの第２の適用実
施例図、第２６図はデコーダ、ワードドライバへの第３
の適用実施例図、第２７図は本発明の一般的な応用例を
示す図、第２８図は直流高電圧を発生する回路図、第２
９図は第２８図の各部の電圧波形図、第３０図はバイポ
ーラＣＭＯ３複合形従来回路である。Ｃ，Ｃｚ、Ｃｘ・・・低振幅入力、Ｄ・・・高振幅出力
、Ａ。Ａ１．ＡＳ・・・制御入力、Ｅ・・・制御入力、Ｂ、Ｂ
ｔ。Ｂｘ、　Ｂａ・・・高電圧印加端子、Ｖ＾・・・低電圧
、ＶＨ・・・高電圧、Ｖｃｃ・・・正側電源電圧、Ｖｓ
ｓ・・・負側電源電圧またはＯＶ、Ｘｏ”Ｘｎ−Ｘアド
レス、Ｙｏ−Ｙ。・・・Ｙアドレス、ＭＣＡ・・・メモリセルアレー、Ｍ
Ｃ・・・メモリセル、ＤＬ、ＤＬ・・・データ線、ＷＬ
。ＷＯ，Ｗｌ、Ｗｚ、　Ｗ、・−・ワード線、ＡＢＸ、Ａ
ＢＹ・・・アドレスバッファ回路、ＸＤ、ＶＤ・・・デ
コーダ。ドライバ回路、ＲＣ・・・書込み・読出し回路、ＣＣ・
・・制御回路、ｏＣ・・・出力回路、ＤＯ・・・メモリ
読出し出力、ＣＳ　・・・チップセレクト信号、ＷＥ−
・・書込み制御信号、ＤＩ・・・書込み入力、ＤＥＣ・
・・デコーダ、ＰＬ・・・デコーダプリチャージ信号、
Ｐ２・・・ワードドライバプリチャージ信号、Ａ　Ｘ　
１　、　Ａ　Ｘ　２゜Ａ　Ｘ　ａ・・・アドレスバッフ
ァ出力あるいはプリデコーダ出力、Ａ　Ｔ　ｏ　、　Ａ
　Ｔ　ｘ　、　Ａ　Ｔ　ｘ　ｅ　Ａ　Ｔ　ａ−第２のア
ドレスバッファ出力またはブリデコータ出力、ＣＰＩ、
ＣＦ２・・・チャージポンプ回路、φ８□、φＳｈｅφ
ｓ８・・・ＣＰＩ活性化パルス、φＴｌｌ　φＴｉ　φ
Ｔ８°゛ＣＰ２活性化パルス。

Claims

【特許請求の範囲】１、前段回路により制御される入力と、少なくとも１個
の絶縁ゲート形電界効果トランジスタを含む回路で構成
され、該回路の基準電圧のうち少なくとも１個の基準電
圧は前段回路の基準電圧より高く設定し、該基準電圧と
該回路の入力との間に第１のスイッチ手段、前段回路の
出力と該回路の入力との間に第２のスイッチ手段を設け
、該回路の入力の高電位は該第１のスイッチをオン、該
第２のスイッチをオフすることにより供給し、該回路の
入力の低電位は該第１のスイッチをオフ、該第２のスイ
ッチをオンし、該第２のスイッチに接続された前段回路
から供給することを特徴とする半導体装置。２、上記半導体回路に少なくとも１個のバイポーラトラ
ンジスタを含むことを特徴とする特許請求の範囲第１項
記載の半導体装置。