JPH02171020A - Ｍｏｓ型信号入力回路 - Google Patents
Ｍｏｓ型信号入力回路Info
- Publication number
- JPH02171020A JPH02171020A JP63326762A JP32676288A JPH02171020A JP H02171020 A JPH02171020 A JP H02171020A JP 63326762 A JP63326762 A JP 63326762A JP 32676288 A JP32676288 A JP 32676288A JP H02171020 A JPH02171020 A JP H02171020A
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- Japan
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- input
- terminal
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- Pending
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- 238000010586 diagram Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路などに用いられるＭＯ８型信号入力
回−路に関し、特にスタンバイ時に回路の電源−接地の
間に貫通電流が流れないようにした信号入力回路に関す
る。
回−路に関し、特にスタンバイ時に回路の電源−接地の
間に貫通電流が流れないようにした信号入力回路に関す
る。
従来、この種の０ＭＯ３で構成されスタンバイ時に貫通
電流が流れないＭＯＳ型信号入力回路としては、第５図
に示すように、Ｎチャネル型ＭＯＳトランジスタ（以下
ＮｃｈＴｒという）Ｑ８゜Ｑ、とＰチャネル型ＭＯ５）
ランジスタ（以下Ｐ ｃ ｈ Ｔ ｒという）Ｑ６．Ｑ
７をＮＯＲ型に、又は第７図に示すように、ＰｃｈＴｒ
Ｑｔｏ、ＱｔｔとＮｃ ｈ ＴｒＱｓｚ、 Ｑ１３とを
ＮＡＮＤ型に接続したものを用いてきた。
電流が流れないＭＯＳ型信号入力回路としては、第５図
に示すように、Ｎチャネル型ＭＯＳトランジスタ（以下
ＮｃｈＴｒという）Ｑ８゜Ｑ、とＰチャネル型ＭＯ５）
ランジスタ（以下Ｐ ｃ ｈ Ｔ ｒという）Ｑ６．Ｑ
７をＮＯＲ型に、又は第７図に示すように、ＰｃｈＴｒ
Ｑｔｏ、ＱｔｔとＮｃ ｈ ＴｒＱｓｚ、 Ｑ１３とを
ＮＡＮＤ型に接続したものを用いてきた。
第５図のＮＯＲ型の場合は、一方のゲート入力を外部か
らの入力信号の入力端子１１に、もう−方のゲート入力
を内部制御信号Φ５の端子１７に接続し、その出力信号
をＤラッチ回ｆｌ＠ ２２に入力している。第６図は第
５図に示した回路の信号の電圧波形図を示す。アクティ
ブ時には内部制御信号Φ、が電源Ｖｃｃレベルから接地
レベルに変化し、外部からの入力信号が、例えば接地レ
ベルであれば、節点Ｎ３が接地レベルから電源Ｖｃｃレ
ベルに変化し、次に端子１４からのラッチ信号Φ３が電
源Ｖｃｃレベルから接地レベルに変化し、節点Ｎ３のデ
ータがラッチされる。スタンバイ時には、内部制御信号
Φ５が電源Ｖｃｃレベルとなり、Ｐ ｃ ｈ Ｔ ｒ
Ｑ ７がオフするために、外部入力信号がＣＭＯＳ人力
レベルではなく：ＴＴＬレベルの入力であってもＮＯＲ
型回路に貫通電流は流れない。
らの入力信号の入力端子１１に、もう−方のゲート入力
を内部制御信号Φ５の端子１７に接続し、その出力信号
をＤラッチ回ｆｌ＠ ２２に入力している。第６図は第
５図に示した回路の信号の電圧波形図を示す。アクティ
ブ時には内部制御信号Φ、が電源Ｖｃｃレベルから接地
レベルに変化し、外部からの入力信号が、例えば接地レ
ベルであれば、節点Ｎ３が接地レベルから電源Ｖｃｃレ
ベルに変化し、次に端子１４からのラッチ信号Φ３が電
源Ｖｃｃレベルから接地レベルに変化し、節点Ｎ３のデ
ータがラッチされる。スタンバイ時には、内部制御信号
Φ５が電源Ｖｃｃレベルとなり、Ｐ ｃ ｈ Ｔ ｒ
Ｑ ７がオフするために、外部入力信号がＣＭＯＳ人力
レベルではなく：ＴＴＬレベルの入力であってもＮＯＲ
型回路に貫通電流は流れない。
次に、第７図に示すＮＡＮＤ型回路型温路の信号の電圧
波形図を第８図に示す、アクティブ時には端子１８から
の内部制御信号Φ６が接地レベルから電源Ｖｃｃレベル
に変化し、外部からの入力信号が、例えば電源Ｖｃｃレ
ベルであれば節点Ｎ４が電源Ｖｃｃレベルから接地レベ
ルに変化し、次にラッチ信号Φ３が電源Ｖｃｃレベルか
ら接地レベルに変化して節点Ｎ４のデータがラッチされ
る。また、スタンバイ時には内部制御信号Φ６が接地レ
ベルとなり、ＮｃｈＴｒＱ＋２がオフするためＮＯＲ型
と同様に貫通電流は流れない。
波形図を第８図に示す、アクティブ時には端子１８から
の内部制御信号Φ６が接地レベルから電源Ｖｃｃレベル
に変化し、外部からの入力信号が、例えば電源Ｖｃｃレ
ベルであれば節点Ｎ４が電源Ｖｃｃレベルから接地レベ
ルに変化し、次にラッチ信号Φ３が電源Ｖｃｃレベルか
ら接地レベルに変化して節点Ｎ４のデータがラッチされ
る。また、スタンバイ時には内部制御信号Φ６が接地レ
ベルとなり、ＮｃｈＴｒＱ＋２がオフするためＮＯＲ型
と同様に貫通電流は流れない。
上述した従来の入力回路は、アクティブ時の外部信号の
最小ハイレベル（ＶＩＨＭＩＮ）及び最大ロウレベル（
ＶＩＬＭＡＸ）が内部制御信号Φ５又はΦ６のレベルに
よって変化してしまうという欠点がある。
最小ハイレベル（ＶＩＨＭＩＮ）及び最大ロウレベル（
ＶＩＬＭＡＸ）が内部制御信号Φ５又はΦ６のレベルに
よって変化してしまうという欠点がある。
すわなち、第５図の従来例において、アクティブ時内部
制御信号Φ５が接地レベルの場合のＮ。
制御信号Φ５が接地レベルの場合のＮ。
Ｒ型口路の外部入力信号を入力９節点Ｎ３を出力とした
時の静特性は、第１０図の特性Ｓ１に示される０次に、
素子の製造上のばらつき等により、内部制御信号Φ５の
レベルが不充分で接地レベルよりも△Ｖだけ浮いた場合
は、ＰｃｈＴｒＱ７のオン抵抗が増加するため、静特性
は特性Ｓ２のように高レベル側ヘシフトする。
時の静特性は、第１０図の特性Ｓ１に示される０次に、
素子の製造上のばらつき等により、内部制御信号Φ５の
レベルが不充分で接地レベルよりも△Ｖだけ浮いた場合
は、ＰｃｈＴｒＱ７のオン抵抗が増加するため、静特性
は特性Ｓ２のように高レベル側ヘシフトする。
同様のことは、第７図に示した従業例においても生じ、
特性Ｓ３のように低レベル側ヘシフトする。この場合の
電圧波形図は、第９図に示される。内部制御信号Φ６が
△Ｖ（＞Ｏ）だけ電源Ｖｃｃレベルよりも落ちているた
めに、外部信号がＶＩＩＩＭＩＮレベルで入力された場
合、節点Ｎ４は■１で示すレベルにとどまってしまい、
次段のＤラッチ回路２２にロウレベルが伝えられない。
特性Ｓ３のように低レベル側ヘシフトする。この場合の
電圧波形図は、第９図に示される。内部制御信号Φ６が
△Ｖ（＞Ｏ）だけ電源Ｖｃｃレベルよりも落ちているた
めに、外部信号がＶＩＩＩＭＩＮレベルで入力された場
合、節点Ｎ４は■１で示すレベルにとどまってしまい、
次段のＤラッチ回路２２にロウレベルが伝えられない。
このように、従来の入力回路においては、アクティブ時
の外部信号の入力電圧特性の余裕度が少ないという欠点
があった。
の外部信号の入力電圧特性の余裕度が少ないという欠点
があった。
本発明の目的は、このような欠点を除き、入力電圧特性
の余裕度を多くし、回路動作の信頼性を高めたＭＯ３型
信号入力回路を提供することにある。
の余裕度を多くし、回路動作の信頼性を高めたＭＯ３型
信号入力回路を提供することにある。
本発明のＭＯ３型信号入力回路の構成は、ゲートに供給
される第１の内部制御信号により入力端子からの入力信
号を制御する第１のＭＯＳトランジスタと、この第１の
ＭＯＳ）ランジスタの出力端にドレインが接続されゲー
トに第２の内部制御信号が供給されソースがＮチャネル
型（またはＰチャネル型）の場合接地（または電源）に
接続され前記第１のＭＯＳトランジスタと同一（または
異なる）８ｉ！性の第２のＭＯＳトランジスタと、前記
第１のＭＯＳトランジスタの出力端にゲート端子が接続
されたＣＭＯＳインバータと、このＣＭＯＳインバータ
の出力端がＤ端子に接続され前記入力信号をラッチする
Ｄラッチ回路とを有し、前記第１および第２の内部制御
信号が逆相（または同相）であることを特徴とする。
される第１の内部制御信号により入力端子からの入力信
号を制御する第１のＭＯＳトランジスタと、この第１の
ＭＯＳ）ランジスタの出力端にドレインが接続されゲー
トに第２の内部制御信号が供給されソースがＮチャネル
型（またはＰチャネル型）の場合接地（または電源）に
接続され前記第１のＭＯＳトランジスタと同一（または
異なる）８ｉ！性の第２のＭＯＳトランジスタと、前記
第１のＭＯＳトランジスタの出力端にゲート端子が接続
されたＣＭＯＳインバータと、このＣＭＯＳインバータ
の出力端がＤ端子に接続され前記入力信号をラッチする
Ｄラッチ回路とを有し、前記第１および第２の内部制御
信号が逆相（または同相）であることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図、第２図は第１図に
示した回路の電圧波形図である。本実施例は、Ｎ ｃ
ｈ Ｔ ｒ Ｑ １ 、 Ｑ ２と、Ｎ ｃ ｈ Ｔ
ｒＱ ４． Ｐ ｃ ｈ Ｔ ｒ Ｑ ３からなるイン
バータ２１と、ラッチ回路２２とから構成される。本実
施例のアクティブ時においては、まず端子１３からの信
号Φ２を電源Ｖｃｃレベルから接地レベルにし、次に端
子１２からの信号Φ！を電源Ｖｃｃレベルにすると、入
力端子１１からの外部入力信号が節点Ｎ、に伝わる。こ
こで内部制御信号Φ１が外部入力信号の最小ハイレベル
（ＶＩＨＭＩＮ）にＮＣｈＴｒのスレッシュフォルト電
圧ＶＴＮを加えた電圧（ＶＩＨＭＩＮ＋Ｖ丁駒よりも高
い電圧であれば、電圧ＶＩＨＭＩＮには変化が生じない
。即ち、内部制御信号Φ１のレベルがＶ ＩＨＭＩＸ
十Ｖ ＴＮから電源Ｖｃｃの広い範囲でＶＩＨＭＩＮは
一定値を保つ。
示した回路の電圧波形図である。本実施例は、Ｎ ｃ
ｈ Ｔ ｒ Ｑ １ 、 Ｑ ２と、Ｎ ｃ ｈ Ｔ
ｒＱ ４． Ｐ ｃ ｈ Ｔ ｒ Ｑ ３からなるイン
バータ２１と、ラッチ回路２２とから構成される。本実
施例のアクティブ時においては、まず端子１３からの信
号Φ２を電源Ｖｃｃレベルから接地レベルにし、次に端
子１２からの信号Φ！を電源Ｖｃｃレベルにすると、入
力端子１１からの外部入力信号が節点Ｎ、に伝わる。こ
こで内部制御信号Φ１が外部入力信号の最小ハイレベル
（ＶＩＨＭＩＮ）にＮＣｈＴｒのスレッシュフォルト電
圧ＶＴＮを加えた電圧（ＶＩＨＭＩＮ＋Ｖ丁駒よりも高
い電圧であれば、電圧ＶＩＨＭＩＮには変化が生じない
。即ち、内部制御信号Φ１のレベルがＶ ＩＨＭＩＸ
十Ｖ ＴＮから電源Ｖｃｃの広い範囲でＶＩＨＭＩＮは
一定値を保つ。
つまり、アクティブ時の外部信号の入力電圧特性の余裕
度が大きい。次に、スタンバイ時においては、信号Φ１
が接地レベルとなり信号Φ２が電源Ｖｃｃレベルとなる
。トランスファＮｃｈＴｒＱｌがオフとなり、節点Ｎ１
がＮ ｃ ｈ Ｔ ｔ” Ｑ ２により接地レベルとな
り、Ｎ ｃ ｈ Ｔ ｒ Ｑ ４がオフするので貫通電
流は流れなくなる。
度が大きい。次に、スタンバイ時においては、信号Φ１
が接地レベルとなり信号Φ２が電源Ｖｃｃレベルとなる
。トランスファＮｃｈＴｒＱｌがオフとなり、節点Ｎ１
がＮ ｃ ｈ Ｔ ｔ” Ｑ ２により接地レベルとな
り、Ｎ ｃ ｈ Ｔ ｒ Ｑ ４がオフするので貫通電
流は流れなくなる。
第３図は本発明の第２の実施例の回路図である。本実施
例が、第１の実施例の回路と異なるところは、ＮｃｈＴ
ｒＱ２の代りにＰ ｃ ｈ Ｔ ｒ Ｑ ５が用いられ
ている点である。このＰ ｃ ｈ Ｔ ｒ Ｑ ５のソ
ースは電源Ｖ ｃ ｃに、そのドレインは節点Ｎ、に接
続され、ゲートには端子１６からの内部制御信号Φ４が
入力されている。
例が、第１の実施例の回路と異なるところは、ＮｃｈＴ
ｒＱ２の代りにＰ ｃ ｈ Ｔ ｒ Ｑ ５が用いられ
ている点である。このＰ ｃ ｈ Ｔ ｒ Ｑ ５のソ
ースは電源Ｖ ｃ ｃに、そのドレインは節点Ｎ、に接
続され、ゲートには端子１６からの内部制御信号Φ４が
入力されている。
第４図は第３図の電圧波形図を示す。この波形図におい
て、外部信号入力端子１１は第３図のインバータ２１の
しきい値よりもわずかに低い電位となっている。この実
施例では、スタンバイ時には節点Ｎ１が電源Ｖｃｃレベ
ルとなりＰｃｈＴｒＱ、がオフするので貫通電流が流れ
なくなる。
て、外部信号入力端子１１は第３図のインバータ２１の
しきい値よりもわずかに低い電位となっている。この実
施例では、スタンバイ時には節点Ｎ１が電源Ｖｃｃレベ
ルとなりＰｃｈＴｒＱ、がオフするので貫通電流が流れ
なくなる。
なお、以上の実施例においては、トランスファーゲート
がＮ ｃ ｈ Ｔ ｒの場合を説明したが、これがＰｃ
ｈＴｒであっても同様の効果が得られることは明らかで
ある。
がＮ ｃ ｈ Ｔ ｒの場合を説明したが、これがＰｃ
ｈＴｒであっても同様の効果が得られることは明らかで
ある。
以上説明したように本発明は、スタンバイ時に電流が流
れないＭＯＳ型信号入力回路において、外部からの入力
信号をＭＯＳ型トランジスタのトランスファゲートを通
してインバータに入力することにより、外部入力電圧特
性を改善できるという効果がある。
れないＭＯＳ型信号入力回路において、外部からの入力
信号をＭＯＳ型トランジスタのトランスファゲートを通
してインバータに入力することにより、外部入力電圧特
性を改善できるという効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の動作を示す電圧波形図、第３図は本発明の第２の実
施例のＭＯＳ型信号入力回路の回路図、第４図は第３図
の動作を示す電圧波形図、第５図、第７図は従来の入力
回路の二側を示す回路図、第６図、第８図は第５図、第
７図に示した回路の電圧波形図、第９図は第７図の回路
で入力信号電圧を変化した場合の電圧波形図、第１０図
は第５図、第７図の入出力特性図である。 １１〜１４．１６〜１８・・・入力端子、１５・・・出
力端子、２１・・・インバータ、２２・・・ラッチ回路
、Ｎ！〜Ｎ４・・・節点、Ｑ １ 、 Ｑ２ 、 Ｑ４
、 ＱｓＱｑ 、 Ｑ１２． Ｑ１３・・・ＮｃｈＭ
ＯＳ）ランジスタ、Ｑ２ 、Ｑ５ 〜Ｑフ ｒ Ｑ
ｓｏ、Ｑ＋ｔ”・Ｐｃ ｈＭＯｓ トランジスタ、Φｌ
〜Φ６・・・内部発生信号。
図の動作を示す電圧波形図、第３図は本発明の第２の実
施例のＭＯＳ型信号入力回路の回路図、第４図は第３図
の動作を示す電圧波形図、第５図、第７図は従来の入力
回路の二側を示す回路図、第６図、第８図は第５図、第
７図に示した回路の電圧波形図、第９図は第７図の回路
で入力信号電圧を変化した場合の電圧波形図、第１０図
は第５図、第７図の入出力特性図である。 １１〜１４．１６〜１８・・・入力端子、１５・・・出
力端子、２１・・・インバータ、２２・・・ラッチ回路
、Ｎ！〜Ｎ４・・・節点、Ｑ １ 、 Ｑ２ 、 Ｑ４
、 ＱｓＱｑ 、 Ｑ１２． Ｑ１３・・・ＮｃｈＭ
ＯＳ）ランジスタ、Ｑ２ 、Ｑ５ 〜Ｑフ ｒ Ｑ
ｓｏ、Ｑ＋ｔ”・Ｐｃ ｈＭＯｓ トランジスタ、Φｌ
〜Φ６・・・内部発生信号。
Claims (1)
- ゲートに供給される第１の内部制御信号により入力端子
からの入力信号を制御する第１のＭＯＳトランジスタと
、この第１のＭＯＳトランジスタの出力端にドレインが
接続されゲートに第２の内部制御信号が供給されソース
がＮチャネル型（またはＰチャネル型）の場合接地（ま
たは電源）に接続され前記第１のＭＯＳトランジスタと
同一（または異なる）極性の第２のＭＯＳトランジスタ
と、前記第１のＭＯＳトランジスタの出力端にゲート端
子が接続されたＣＭＯＳインバータと、このＣＭＯＳイ
ンバータの出力端がＤ端子に接続され前記入力信号をラ
ッチするＤラッチ回路とを有し、前記第１および第２の
内部制御信号が逆相（または同相）であることを特徴と
するＭＯＳ型信号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326762A JPH02171020A (ja) | 1988-12-23 | 1988-12-23 | Ｍｏｓ型信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326762A JPH02171020A (ja) | 1988-12-23 | 1988-12-23 | Ｍｏｓ型信号入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02171020A true JPH02171020A (ja) | 1990-07-02 |
Family
ID=18191406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326762A Pending JPH02171020A (ja) | 1988-12-23 | 1988-12-23 | Ｍｏｓ型信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02171020A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471737B1 (ko) * | 1996-01-30 | 2005-06-27 | 가부시끼가이샤 히다치 세이사꾸쇼 | 출력회로,누설전류를감소시키기위한회로,트랜지스터를선택적으로스위치하기위한방법및반도체메모리 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62178013A (ja) * | 1986-01-31 | 1987-08-05 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-12-23 JP JP63326762A patent/JPH02171020A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62178013A (ja) * | 1986-01-31 | 1987-08-05 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471737B1 (ko) * | 1996-01-30 | 2005-06-27 | 가부시끼가이샤 히다치 세이사꾸쇼 | 출력회로,누설전류를감소시키기위한회로,트랜지스터를선택적으로스위치하기위한방법및반도체메모리 |
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