JP2002208280A - ビットラインの漏洩電流が補償できるプルアップ回路 - Google Patents

ビットラインの漏洩電流が補償できるプルアップ回路

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JP2002208280A
JP2002208280A JP2001377060A JP2001377060A JP2002208280A JP 2002208280 A JP2002208280 A JP 2002208280A JP 2001377060 A JP2001377060 A JP 2001377060A JP 2001377060 A JP2001377060 A JP 2001377060A JP 2002208280 A JP2002208280 A JP 2002208280A
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Jung Kyun Choi
チョイ，ジュン・キュン
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Hynix Semiconductor Inc
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Abstract

(57)【要約】 【課題】 ビットラインで発生する漏洩電流を補償して
低電力半導体メモリ素子の駆動時にも動作遅延とかセン
ス増幅器の誤動作を防止する漏洩電流が補償できるビッ
トラインプルアップ回路を提供する。 【解決手段】 本発明は、一対のビットラインプルアッ
プトランジスタと一つのビットライン等化トランジスタ
を有するビットラインプルアップ回路において、ビット
ラインとビットラインプルアップトランジスタに各々一
端が接続されてビットラインの漏洩電流を感知する漏洩
電流感知部と、ビットラインの一端が連結されてビット
ラインの漏洩電流を補償する漏洩電流補償部と、漏洩電
流補償部と第１電源の間に連結されて漏洩電流の補償部
の電源供給を制御する漏洩電流補償制御部と、ビットラ
インの漏洩電流量を記憶し、その記憶された漏洩電流量
に応じて漏洩電流補償部を制御するように漏洩電流補償
部の制御端子及び第２電源に連結された漏洩電流記憶部
を備えることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ素子のビッ
トラインプルアップ(Bit-line-Pull-up)回路に関するも
ので、特に、ビットラインの漏洩電流を補償して低い電
源電圧でも使用できるようにしたビットライン漏洩電流
を補償できるプルアップ回路に関する。本明細書におい
てビットラインに関して、ビットラインとビットバーラ
インと異なって書く場合もあるが、両者を特に区別する
必要がない場合は共にビットラインという。
【０００２】
【従来の技術】一般に、半導体メモリ素子のメモリセル
をアクセスするときにはリード／ライトサイクルの次に
プリチャージを設定してリード／ライト時に大きく異な
っているビットラインとビットバーラインとを特定のレ
ベルで同一にすべきである。
【０００３】このような動作を達成するためにはビット
ラインのプルアップ回路を使用している。しかしなが
ら、プロセス技術が０．１８μｍ以下に次第に小さくな
り、電源電圧が１．５Ｖ以下で動作するメモリではしき
い電圧（Ｖｔｈ）を可能な限り低くしなければならな
い。しかしながら、しきい電圧が一定値以下となるとビ
ットラインの漏洩電流が大きくなりすぎるので一定値以
下に低くすることができない。
【０００４】図１に示しているように従来のビットライ
ンのプルアップ回路は、一対のビットラインの間に両者
の電圧を等しくするための等化用ＰＭＯＳトランジスタ
（Ｐｅ）を連結し、そのトランジスタ（Ｐｅ）の一端と
ビットライン（ＢＬ）とに一つのプルアップ用のＰＭＯ
Ｓトランジスタ（Ｐp）の一端が、トランジスタ（Ｐ
ｅ）の他端とビットバーライン（／ＢＬ）とに他のプル
アップ用のＰＭＯＳトランジスタ（Ｐpｂ）の一端が接
続されている。これらの一対のプルアップ用のＰＭＯＳ
トランジスタ（Ｐp、Ｐpｂ）の他端はいずれも電源電圧
Ｖｃｃが加えられており、かつゲートには外部から信号
ｐｕｂが加えられる。また、等化用のＰＭＯＳトランジ
スタ(Ｐｅ)のゲートには同様に外部から信号ｅｑｂが加
えられる。
【０００５】上記した外部から与えられる信号ｅｑｂ及
びｐｕｂの波形を図３ａ〜３ｂに示している。このよう
に構成された従来のビットラインのプルアップ回路は図
に示すようにプリチャージサイクルの区間に外部から等
化用信号ｅｑｂとプルアップ用信号ｐｕｂの提供受けて
等化用ＰＭＯＳトランジスタＰｅとプルアップＰＭＯＳ
トランジスタ（Ｐp、Ｐpｂ）を駆動させて等化とプルア
ップ動作を同時に行う。
【０００６】この時ビットラインに漏洩電流が無い理想
的な場合にはプルアップ及び等化動作の前後にリードサ
イクル、ライトサイクルを図３に示しているが、図３ｃ
に示すように、リードサイクル時の検出されるビットラ
イン（ＢＬ）とビットバーライン（／ＢＬ）の電圧差が
大きく、これらの検出されたビットライン（ＢＬ、／Ｂ
Ｌ）を二つの入力とするセンス増幅器は正常的に作動す
る。
【０００７】しかしながら、移動通信端末機などは消費
電力を最小化するために電源電圧を最大限に低くしてい
る。従って、移動端末機に用いられる素子もまた電源電
圧を低くしなければならない。しかしながら、電源電圧
が低くなると各素子のしきい電圧Ｖｔｈの値をも低くし
なければならず、それに応じて各素子の漏洩電流が大き
くなる。特に、メモリ素子のうち電源電圧が１Ｖ内外で
動作する低電力ＳＲＡＭではデバイスの円滑な動作のた
めにはしきい電圧Ｖｔｈを極力低くすべきであるが、し
きい電圧が一定レベル以下になると漏洩電流が幾何級数
的に大きくなって希望のレベルにしきい電圧を調節でき
ない。
【０００８】特に低電力ＳＲＡＭのビットラインにおけ
る漏洩電流は深刻な問題を起こす。図３ｄに示すよう
に、ビットラインにおける漏洩電流が大きくなるとビッ
トライン（ＢＬ）とビットバーライン（／ＢＬ）の間の
電圧差（ＶＢＬ）が減少し、これらのビットラインを二
つの入力とするセンス増幅器におけるセンシング時間が
増え、遅延が発生し、ひいてはセンス増幅器が誤動作を
起こしてデバイス自体が故障するという問題があった。
【０００９】
【発明が解決しようとする課題】本発明は、上記従来技
術の問題点を解決するためのもので、ビットラインで発
生する漏洩電流を補償して低電力半導体メモリ素子の駆
動時にもセンシング時間を増加させ、遅延とかセンス増
幅器の誤動作を防止するように漏洩電流を補償できるビ
ットラインプルアップ回路を提供することが目的であ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明による漏洩電流が補償できるビットラインプル
アップ回路は、一対のビットラインプルアップトランジ
スタと一つのビットライン等化トランジスタを有するビ
ットラインプルアップ回路であって、ビットラインとビ
ットラインプルアップトランジスタに各々一端が接続さ
れてビットラインの漏洩電流を感知する漏洩電流感知部
と、ビットラインの一端に連結されてビットラインの漏
洩電流を補償する漏洩電流補償部と、漏洩電流補償部と
第１電源の間に連結されて漏洩電流の補償部の電源供給
を制御する漏洩電流補償制御部と、ビットラインの漏洩
電流量を記憶し、その記憶された漏洩電流量に応じて漏
洩電流補償部を制御するように漏洩電流補償部の制御端
子及び第２電源に連結された漏洩電流記憶部とを備える
ことを特徴とする。
【００１１】
【作用】このような本発明の特徴によると、プリチャー
ジサイクルの間にビットラインの漏洩電流を漏洩電流感
知部が感知し、この感知された電流量が記憶部に記憶さ
れた後、リードサイクルの時に漏洩電流の記憶部に記憶
された漏洩電流に応じて漏洩電流補償部がビットライン
の漏洩電流量を補償するので、一対のビットライン間の
電圧差が漏洩電流がない場合と同一になって低電圧で半
導体メモリ素子を駆動しても動作遅延とか誤動作を防止
できる。
【００１２】
【発明の実施の形態】以下、添付の図面を参照して本発
明を更に詳細に説明する。
【００１３】本発明の実施形態による回路図が図２に例
示的に示している。図２は簡略化のために素子がマトリ
ックス状に形成された半導体メモリ装置における一対の
ビットラインとこれに連結されるプルアップ及び等化回
路と漏洩電流補償回路だけを示している。記憶用素子そ
の他の構成は従来のメモリ装置のものと同じであるので
省略する。
【００１４】図２を参照すると、本発明のプルアップ回
路は一対のビットラインに接続された等化用のＰＭＯＳ
トランジスタ（Ｐ６）と、ＰＭＯＳトランジスタＰ６の
両端及び一対のビットライン（ＢＬ、／ＢＬ）に接続さ
れたプルアップ用ＰＭＯＳトランジスタＰ１，Ｐ１Ｂと
で形成されるプルアップ及び等化回路部１０を備えてい
る。本実施形態は、ビットライン（ＢＬ、／ＢＬ）とプ
ルアップ用ＰＭＯＳトランジスタ（Ｐ１，Ｐ１Ｂ）に各
々一端が接続されたゲートドレイン共通接続のＰＭＯＳ
トランジスタ（Ｐ２，Ｐ２Ｂ）で形成されるビットライ
ンの漏洩電流感知部１１を備えている。さらに、ビット
ライン（ＢＬ，／ＢＬ）に一端が連結されてビットライ
ンの漏洩を補償するようにＰＭＯＳトランジスタ（Ｐ
４、Ｐ４Ｂ）で形成された漏洩電流補償部１２と、漏洩
電流補償部１２のＰＭＯＳトランジスタ（Ｐ４、Ｐ４
Ｂ）と第１電源であるＶｃｃ間に連結されるＰＭＯＳト
ランジスタ（Ｐ３，Ｐ３Ｂ）で形成されて漏洩電流補償
部１２の電源供給を制御する漏洩電流補償制御部１３
と、ビットラインの漏洩電流量を記憶し、その記憶され
た漏洩電流量によって制御されるように一端が漏洩電流
補償部１２の制御端子のＰＭＯＳトランジスタ（Ｐ４，
Ｐ４Ｂ）のゲートに接続されて他端は第２電源に連結さ
れる接地端子に接続されるキャパシタ手段（ＣＡＰ７、
ＣＡＰ７Ｂ）で形成された漏洩電流記憶部１４と、ビッ
トライン（ＢＬ、／ＢＬ）と漏洩電流記憶部１４のキャ
パシタ手段(ＣＡＰ７、ＣＡＰ７Ｂ)に接続されるスイッ
チング手段としてのＰＭＯＳトランジスタ(Ｐ５，Ｐ５
Ｂ)及びＮＭＯＳトランジスタ(Ｎ１，Ｎ１Ｂ)で形成さ
れる漏洩電流記憶制御部１５を備えている。
【００１５】漏洩電流記憶部１４のキャパシタ手段は、
ドレインとソースを共通接続して接地端子に接続したＮ
ＭＯＳトランジスタで構成されている。そのゲートが漏
洩電流補償部１２及び漏洩電流記憶制御部１５に接続さ
れている。漏洩電流補償制御部１３のＰＭＯＳトランジ
スタ（Ｐ３、Ｐ３Ｂ）のゲートには図４にｃとして示し
た外部信号ｃｏｍｐｂが加えられる。また、漏洩電流記
憶制御部１５のスイッチング手段のＰＭＯＳトランジス
タ（Ｐ５、Ｐ５Ｂ）とＮＭＯＳトランジスタ（Ｎ１，Ｎ
１Ｂ）は各々のドレイン及びソースが共通接続されて一
方が漏洩電流記憶部１４に接続され、他方がビットライ
ン（ＢＬ、／ＢＬ）に接続され、これらのゲートには図
４にｄとして示した外部から供給される制御信号ｓｗｂ
及びｓｗが印加される（図４ではｓｗｂのみを示してい
るが、ｓｗはその反転信号である）。
【００１６】このように構成された本実施形態の漏洩電
流が補償できるプルアップ回路の動作を図３及び図４に
基づいて説明する。プリチャージサイクルの間には図４
のａ〜ｄに示したようなｐｕｂ、ｅｑｂ、ｃｏｍｐｂ及
びｓｗｂが印加される。
【００１７】この時留意することは、等化用制御信号ｅ
ｑｂとして従来の図３ｂではプリチャージサイクルの間
ローレベルであったが、本実施形態ではプリチャージサ
イクル内で、ビットラインを実質的に等しくした後、ビ
ットラインの漏洩電流を感知できるように所定期間ハイ
レベルとするようにしていることである。更に、図３及
び図４を参照すると、プリチャージサイクル間には図４
のａ〜ｄのような制御信号が図２のそれぞれの素子に印
加されるので、プルアップ及び等化回路部１１のプルア
ップトランジスタと等化用トランジスタ（Ｐ６）が各々
の駆動されてビットラインの電圧が時点Ｔ１で実質的に
同一になる。この時点で制御信号ｅｑｂとｃｏｍｐｂを
全てハイレベルにすると、プルアップ及び等化回路部１
０の等化用ＰＭトランジスタ（Ｐ６）はその動作を中止
する。それにともなって、ビットラインの漏洩電流量に
よってビットラインの電圧が低下するが、漏洩電流感知
部１１は、そのＰＭＯＳトランジスタ（Ｐ２、Ｐ２Ｂ）
を介してプルアップされる電流量が双方のビットライン
で異になることによる図４ｅに示されるビットラインの
漏洩電流量に応じた電圧差ＶＢＬを検出する。
【００１８】なお、制御信号ｓｗｂがプリチャージサイ
クルの開始と共に図４ｄのようにローレベルの電圧にな
るので、漏洩電流記憶制御部１５のスイッチング手段で
あるＰＭＯＳトランジスタ（Ｐ５、Ｐ５Ｂ）とＮＭＯＳ
トランジスタ（Ｎ１、Ｎ１Ｂ）が導通する。これらはビ
ットラインを等しくして実質的にビットラインの電圧が
同一になる時点でも導通されており、時点（Ｔ２）まで
導通状態が保たれる。時点（Ｔ１）の以前にビットライ
ンに記憶された漏洩電流量が全て放電されて初期化され
た後、時点Ｔ１でｃｏｍｐｂもｅｑｂと共にハイレベル
となる。したがって、漏洩電流補償制御部１３のＰＭＯ
Ｓトランジスタ（Ｐ３、Ｐ３Ｂ）の駆動が中止されて、
漏洩電流記憶部１４のキャパシタ手段（ＣＡＰ７、ＣＡ
Ｐ７Ｂ）に純粋な漏洩電流量だけが漏洩電流記憶制御部
１５を介して時点（Ｔ２）まで記憶される。
【００１９】時点（Ｔ２）でｓｗｂをハイレベル(従っ
て、ｓｗはローレベル)に、また、ｃｏｍｐｂ及びｅｑ
ｂはローレベルとなるので、漏洩電流記憶制御部１５の
スイッチング手段のＰＭＯＳトランジスタ(Ｐ５、Ｐ５
Ｂ)及びＮＭＯＳトランジスタ（Ｎ１、Ｎ１Ｂ）がオフ
となり、等化用ＰＭＯＳトランジスタ（Ｐ６）及び漏洩
電流補償制御部１３のＰＭＯＳトランジスタ（Ｐ３、Ｐ
３Ｂ）が動作し始める。したがって、漏洩電流記憶部１
４は漏洩電流量の記憶を保持すると共にビットラインを
再び等しくした後、リード／サイクルの期間には漏洩電
流記憶部１４に記憶された漏洩電流量によって漏洩電流
補償部１２が駆動されて、漏洩電流量に応じた電流がビ
ットラインに供給される。その結果、ビットラインの漏
洩電流量が補償されて図４ｅに示すようにビットライン
間の電圧差ＶＢＬが漏洩電流量のない望ましい場合の図
２ｃのように大きくなる。
【００２０】
【発明の効果】以上説明したように、本発明によると、
ビットラインプルアップ回路はビットラインの漏洩電流
量が完全に補償されるので、電源電圧が１Ｖ内外で動作
するデバイスでしきい電圧が低くなって大きくなる漏洩
電流による動作遅延や誤動作などの問題点が解決され
て、低電力で駆動される通信端末機などに用いられる半
導体素子に非常に有用である。
【図面の簡単な説明】
【図１】従来のビットラインのプルアップ回路を概略的
に示している図である。
【図２】本発明によるビットラインの漏洩電流が補償で
きるプルアップ回路を例示的に示した図である。
【図３】従来のビットラインのプルアップ回路における
印加される制御信号及び各動作サイクルにおけるビット
ライン電圧の波形図である。
【図４】本発明によるプルアップ回路における制御信号
及び各動作サイクルにおけるビットライン電圧の波形図
である。
【符号の説明】
１０ プルアップ及びイクォライザ回路部 １１ 漏洩電流感知部 １２ 漏洩電流補償部 １３ 漏洩電流記憶制御部 １４ 漏洩電流記憶部 １５ 漏洩電流記憶制御部 ＢＬ、／ＢＬ ：ビットライン Ｐｅ、Ｐp、ＰpＢ：ＰＭＯＳトランジスタ Ｐ１〜Ｐ６：ＰＭＯＳトランジスタ Ｐ１Ｂ〜Ｐ６Ｂ：ＰＭＯＳトランジスタ Ｎ１、Ｎ１Ｂ：ＮＭＯＳトランジスタ ＣＡＰ７、ＣＡＰ７Ｂ：キャパシタ手段

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 一対のビットラインプルアップトランジ
    スタと一つのビットライン等化トランジスタを有するビ
    ットラインプルアップ回路において、 前記ビットラインとビットラインプルアップトランジス
    タに各々一端が接続されてビットラインの漏洩電流を感
    知する漏洩電流感知部と、 前記ビットラインの一端に連結されてビットラインの漏
    洩電流を補償する漏洩電流補償部と、 前記漏洩電流補償部と第１電源の間に連結されて前記漏
    洩電流の補償部の電源供給を制御する漏洩電流補償制御
    部と、 前記ビットラインの漏洩電流量を記憶し、その記憶され
    た漏洩電流量に応じて前記漏洩電流補償部を制御するよ
    うに前記漏洩電流補償部の制御端子及び第２電源に連結
    された漏洩電流記憶部とを備えることを特徴とする漏洩
    電流が補償できるビットラインプルアップ回路。
  2. 【請求項２】 前記漏洩電流感知部はプリチャージサイ
    クルの間一対のビットラインが等化された後、等化トラ
    ンジスタの作動が中止された期間に作動されて前記一対
    のビットラインの漏洩電流の量を各々感知することを特
    徴とする請求項１に記載の漏洩電流が補償できるビット
    ラインプルアップ回路。
  3. 【請求項３】 前記漏洩電流補償制御部は外部信号によ
    ってプリチャージサイクル期間のうち前記漏洩電流感知
    部が作動している間、前記漏洩電流補償部の電源供給を
    遮断するように制御するＰＭＯＳトランジスタ(Ｐ３，
    Ｐ３Ｂ)とからなることを特徴とする請求項１に記載の
    漏洩電流が補償できるビットラインプルアップ回路。
  4. 【請求項４】 前記漏洩電流補償部は、前記漏洩電流回
    路制御部を介して電源が供給される間前記漏洩電流記憶
    部に記憶された漏洩電流量で制御して前記ビットライン
    の漏洩電流を補償する一対のＰＭＯＳトランジスタ(Ｐ
    ４，Ｐ４Ｂ)からなることを特徴とする請求項１に記載
    の漏洩電流が補償できるビットラインプルアップ回路。
  5. 【請求項５】 前記漏洩電流記憶部は前記漏洩電流記憶
    制御部の制御によって前記感知部から感知されたビット
    ラインの漏洩電流量を記憶するキャパシタ手段（ＣＡＰ
    ７，ＣＡＰ７Ｂ）からなることを特徴とする請求項１に
    記載の漏洩電流が補償できるビットラインプルアップ回
    路。
  6. 【請求項６】 前記ビットラインと漏洩電流記憶部の連
    結を制御する漏洩電流記憶制御部を更に備えることを特
    徴とする請求項１に記載の漏洩電流が補償できるビット
    ラインプルアップ回路。
  7. 【請求項７】 前記漏洩電流記憶制御部は感知されたビ
    ットラインの漏洩電流量を前記漏洩電流記憶部に記憶す
    るように外部の制御信号（ｓｗ，ｓｗｂ）によって前記
    漏洩電流記憶部と前記ビットラインの連結が制御される
    ことを特徴とする請求項６に記載の漏洩電流が補償でき
    るビットラインプルアップ回路。
  8. 【請求項８】 前記第１電源の電圧はＶｃｃであり、前
    記第２電源の電圧は接地電圧であることを特徴とする請
    求項１に記載の漏洩電流が補償できるビットラインプル
    アップ回路。
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