JPH05109277A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05109277A JPH05109277A JP3264801A JP26480191A JPH05109277A JP H05109277 A JPH05109277 A JP H05109277A JP 3264801 A JP3264801 A JP 3264801A JP 26480191 A JP26480191 A JP 26480191A JP H05109277 A JPH05109277 A JP H05109277A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
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Abstract
(57)【要約】
【構成】ビット線Ｂ、ＢバーにＦＥＴ2又はＦＥＴ3を介
して降圧キャパシタＣ2又は降圧キャパシタＣ3の一端を
接続すると共に、降圧キャパシタＣ2、Ｃ3の他端に降圧
回路４を接続する。 【効果】（１／２）ＶCC側のビット線Ｂ、Ｂバーの電位
を低下させてメモリセル３ａ、３ｂの電荷のリークを補
償することができるので、リフレッシュ周期を長くして
も記憶情報を確実に読み出すことができ、半導体記憶装
置の消費電力の低減化に貢献することができる。
して降圧キャパシタＣ2又は降圧キャパシタＣ3の一端を
接続すると共に、降圧キャパシタＣ2、Ｃ3の他端に降圧
回路４を接続する。 【効果】（１／２）ＶCC側のビット線Ｂ、Ｂバーの電位
を低下させてメモリセル３ａ、３ｂの電荷のリークを補
償することができるので、リフレッシュ周期を長くして
も記憶情報を確実に読み出すことができ、半導体記憶装
置の消費電力の低減化に貢献することができる。
Description
【０００１】
【産業上の利用分野】本発明は、（１／２）ＶCCビット
線プリチャージ方式のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、擬似ＳＲＡ
Ｍ（Ｓｔａｔｉｃ ＲＡＭ）等の半導体記憶装置に関す
る。
線プリチャージ方式のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、擬似ＳＲＡ
Ｍ（Ｓｔａｔｉｃ ＲＡＭ）等の半導体記憶装置に関す
る。
【０００２】
【従来の技術】（１／２）ＶCCビット線プリチャージ方
式のＤＲＡＭにおけるメモリセルからの記憶情報の読み
出し動作を図７に基づいて説明する。なお、図では１個
のセンスアンプ１１に接続された一対のビット線Ｂ、Ｂ
バーとこれに直交する２本のワード線Ｗａ、Ｗｂのみを
示す。
式のＤＲＡＭにおけるメモリセルからの記憶情報の読み
出し動作を図７に基づいて説明する。なお、図では１個
のセンスアンプ１１に接続された一対のビット線Ｂ、Ｂ
バーとこれに直交する２本のワード線Ｗａ、Ｗｂのみを
示す。
【０００３】一対のビット線Ｂ、Ｂバーは、プリチャー
ジ信号線ＰがＶCCレベルとなることにより、予めプリチ
ャージ回路１２を介して（１／２）ＶCCにプリチャージ
されている。そこで、まずプリチャージ信号線Ｐを０Ｖ
レベルに戻し、例えばメモリセル１３ａにアクセスする
場合には、ワード線ＷａをＶCCレベルにする。すると、
このメモリセル１３ａのＦＥＴがＯＮとなりセルキャパ
シタＣがビット線Ｂに接続される。そして、このメモリ
セル１３ａがＶCCレベルを記憶していた場合には、電荷
がセルキャパシタＣからビット線Ｂに流出し、（１／
２）ＶCCを維持したままのビット線Ｂバーに対して、こ
のビット線Ｂの電位が高くなる。また、メモリセル１３
ａが０Ｖレベルを記憶していた場合には、電荷がビット
線ＢからセルキャパシタＣに流れ込み、（１／２）ＶCC
を維持したままのビット線Ｂバーに対して、このビット
線Ｂの電位が低くなる。従って、このときの一対のビッ
ト線Ｂ、Ｂバーの電位差をセンスアンプ１１で差動増幅
することにより、メモリセル１３ａの記憶情報を読み出
すことができる。
ジ信号線ＰがＶCCレベルとなることにより、予めプリチ
ャージ回路１２を介して（１／２）ＶCCにプリチャージ
されている。そこで、まずプリチャージ信号線Ｐを０Ｖ
レベルに戻し、例えばメモリセル１３ａにアクセスする
場合には、ワード線ＷａをＶCCレベルにする。すると、
このメモリセル１３ａのＦＥＴがＯＮとなりセルキャパ
シタＣがビット線Ｂに接続される。そして、このメモリ
セル１３ａがＶCCレベルを記憶していた場合には、電荷
がセルキャパシタＣからビット線Ｂに流出し、（１／
２）ＶCCを維持したままのビット線Ｂバーに対して、こ
のビット線Ｂの電位が高くなる。また、メモリセル１３
ａが０Ｖレベルを記憶していた場合には、電荷がビット
線ＢからセルキャパシタＣに流れ込み、（１／２）ＶCC
を維持したままのビット線Ｂバーに対して、このビット
線Ｂの電位が低くなる。従って、このときの一対のビッ
ト線Ｂ、Ｂバーの電位差をセンスアンプ１１で差動増幅
することにより、メモリセル１３ａの記憶情報を読み出
すことができる。
【０００４】
【発明が解決しようとする課題】ところで、メモリセル
１３ａ、１３ｂは、ＦＥＴがＯＦＦの間、セルキャパシ
タＣに電荷が維持され、これによって情報を記憶するこ
とができる。ただし、このＦＥＴがＯＦＦの間にも、実
際には図８に示すように、セルキャパシタＣの電荷が時
間と共に徐々にリークされて、ＶCCレベルと０Ｖレベル
を記憶しているときの電位Ｄ1、Ｄ0がいずれも低下す
る。なお、このリークの原因としては、セルキャパシタ
Ｃの絶縁膜からのリークと、ＦＥＴのサブスレショルド
電流によるリークと、拡散領域から基板への接合リーク
があり、最近のＤＲＡＭではこの接合リークが最も大き
な原因となっている。従って、基板が−ＶBB電位となっ
ている場合は、記憶状態にかかわらずセルキャパシタＣ
の電位が徐々に低下する。０Ｖと−ＶBBとの間のある電
位に達すると、接合リークとサブスレショルド電流とが
均衡するので、０Ｖレベルを記憶している場合のセルキ
ャパシタＣの電位Ｄ0は、比較的短時間にこの一定の電
位に達しそれ以上低下しなくなる。
１３ａ、１３ｂは、ＦＥＴがＯＦＦの間、セルキャパシ
タＣに電荷が維持され、これによって情報を記憶するこ
とができる。ただし、このＦＥＴがＯＦＦの間にも、実
際には図８に示すように、セルキャパシタＣの電荷が時
間と共に徐々にリークされて、ＶCCレベルと０Ｖレベル
を記憶しているときの電位Ｄ1、Ｄ0がいずれも低下す
る。なお、このリークの原因としては、セルキャパシタ
Ｃの絶縁膜からのリークと、ＦＥＴのサブスレショルド
電流によるリークと、拡散領域から基板への接合リーク
があり、最近のＤＲＡＭではこの接合リークが最も大き
な原因となっている。従って、基板が−ＶBB電位となっ
ている場合は、記憶状態にかかわらずセルキャパシタＣ
の電位が徐々に低下する。０Ｖと−ＶBBとの間のある電
位に達すると、接合リークとサブスレショルド電流とが
均衡するので、０Ｖレベルを記憶している場合のセルキ
ャパシタＣの電位Ｄ0は、比較的短時間にこの一定の電
位に達しそれ以上低下しなくなる。
【０００５】そこで、例えばメモリセル１３ａを長時間
放置してセルキャパシタＣの電位が大きく低下した状態
で記憶情報の読み出しを行うと、図９に示すように、０
Ｖレベルを記憶していた場合はビット線Ｂの電位Ｂ0が
（１／２）ＶCCより十分低くなるが、ＶCCレベルを記憶
していた場合には、セルキャパシタＣから十分な電荷が
供給されず、ビット線Ｂの電位Ｂ1が（１／２）ＶCCよ
りも僅かに上昇するだけとなる。このため、センスアン
プ１１も、このビット線Ｂの電位Ｂ1とビット線Ｂバー
の（１／２）ＶCCとの電位差を確実に検出することが困
難になり、記憶情報の読み出しが不正確なものになる。
従って、このようなＤＲＡＭでは、特にＶCCレベルを記
憶している場合におけるセルキャパシタＣの電位が大き
く低下する前に、リフレッシュ操作を行い記憶情報の再
書き込みを実行する必要がある。
放置してセルキャパシタＣの電位が大きく低下した状態
で記憶情報の読み出しを行うと、図９に示すように、０
Ｖレベルを記憶していた場合はビット線Ｂの電位Ｂ0が
（１／２）ＶCCより十分低くなるが、ＶCCレベルを記憶
していた場合には、セルキャパシタＣから十分な電荷が
供給されず、ビット線Ｂの電位Ｂ1が（１／２）ＶCCよ
りも僅かに上昇するだけとなる。このため、センスアン
プ１１も、このビット線Ｂの電位Ｂ1とビット線Ｂバー
の（１／２）ＶCCとの電位差を確実に検出することが困
難になり、記憶情報の読み出しが不正確なものになる。
従って、このようなＤＲＡＭでは、特にＶCCレベルを記
憶している場合におけるセルキャパシタＣの電位が大き
く低下する前に、リフレッシュ操作を行い記憶情報の再
書き込みを実行する必要がある。
【０００６】ところが、リフレッシュ操作は、ビット線
Ｂ、Ｂバーやワード線Ｗａ、Ｗｂの充放電を伴い比較的
大きな電力を消費するので、このリフレッシュ操作を繰
り返すリフレッシュ周期が短くなるとＤＲＡＭの消費電
力が増大する。しかしながら、近年はバッテリバックア
ップの状態で使用されることが多くなったことなどもあ
り、ＤＲＡＭの消費電力の低減化が強く要請されている
ので、このリフレッシュ周期は逆により長くする必要が
生じている。
Ｂ、Ｂバーやワード線Ｗａ、Ｗｂの充放電を伴い比較的
大きな電力を消費するので、このリフレッシュ操作を繰
り返すリフレッシュ周期が短くなるとＤＲＡＭの消費電
力が増大する。しかしながら、近年はバッテリバックア
ップの状態で使用されることが多くなったことなどもあ
り、ＤＲＡＭの消費電力の低減化が強く要請されている
ので、このリフレッシュ周期は逆により長くする必要が
生じている。
【０００７】このため、従来のＤＲＡＭは、消費電力の
低減化のためにリフレッシュ周期を長くしようとする
と、メモリセルからの記憶情報の読み出しを確実に行う
ことができなくなるおそれがあるという問題が発生して
いた。
低減化のためにリフレッシュ周期を長くしようとする
と、メモリセルからの記憶情報の読み出しを確実に行う
ことができなくなるおそれがあるという問題が発生して
いた。
【０００８】本発明は、上記事情に鑑み、リフレッシュ
周期を長くしても記憶情報を確実に読み出すことのでき
る半導体記憶装置を提供することを目的としている。
周期を長くしても記憶情報を確実に読み出すことのでき
る半導体記憶装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルが選択的に接続されるビット線の
対、該ビット線対のビット線に一端がそれぞれ接続され
た２個のスイッチ手段、該スイッチ手段のそれぞれの他
端に接続されたビット線電位変更手段、及び該複数のメ
モリセルの１個が該ビット線対の一方のビット線に接続
される場合に、該ビット線対の他方のビット線に接続さ
れたスイッチ手段を閉じて、該他方のビット線と対応す
る電位変更手段とを接続するように該スイッチ手段及び
該電位変更手段を制御するビット線電位制御手段を備え
ており、そのことにより上記目的が達成される。
は、複数のメモリセルが選択的に接続されるビット線の
対、該ビット線対のビット線に一端がそれぞれ接続され
た２個のスイッチ手段、該スイッチ手段のそれぞれの他
端に接続されたビット線電位変更手段、及び該複数のメ
モリセルの１個が該ビット線対の一方のビット線に接続
される場合に、該ビット線対の他方のビット線に接続さ
れたスイッチ手段を閉じて、該他方のビット線と対応す
る電位変更手段とを接続するように該スイッチ手段及び
該電位変更手段を制御するビット線電位制御手段を備え
ており、そのことにより上記目的が達成される。
【００１０】前記ビット線電位変更手段はキャパシタを
備えているのが好ましい。
備えているのが好ましい。
【００１１】前記ビット線電位制御手段は、第１及び第
２の制御信号を発生し、該第１の制御信号が前記スイッ
チ手段に与えられ、該第１の制御信号がアクティブにな
ると前記スイッチ手段を閉じ、その後の該第２の制御信
号の電位の変化に応じて前記ビット線電位変更手段が接
続されているビット線の電位を変更するようにすること
ができる。
２の制御信号を発生し、該第１の制御信号が前記スイッ
チ手段に与えられ、該第１の制御信号がアクティブにな
ると前記スイッチ手段を閉じ、その後の該第２の制御信
号の電位の変化に応じて前記ビット線電位変更手段が接
続されているビット線の電位を変更するようにすること
ができる。
【００１２】
【作用】以下では、前記ビット線電位変更手段はキャパ
シタを備えており、（１／２）ＶCCにプリチャージされ
たビット線の電位を降圧する構成を説明する。
シタを備えており、（１／２）ＶCCにプリチャージされ
たビット線の電位を降圧する構成を説明する。
【００１３】上記構成により、ワード線を選択して一対
のビット線の一方がメモリセルに接続された場合、他方
のビット線に接続されたスイッチ手段が導通する。する
と、ビット線電位変更手段を介してこの他方のビット線
の電位を降圧するので、このビット線の電位がプリチャ
ージされた（１／２）ＶCCよりも低下する。
のビット線の一方がメモリセルに接続された場合、他方
のビット線に接続されたスイッチ手段が導通する。する
と、ビット線電位変更手段を介してこの他方のビット線
の電位を降圧するので、このビット線の電位がプリチャ
ージされた（１／２）ＶCCよりも低下する。
【００１４】従って、ＶCCレベルを記憶したセルキャパ
シタの電荷が大幅にリークしていて一方のビット線の電
位が（１／２）ＶCCよりも僅かしか上昇しなかった場合
であっても、他方のビット線の電位が（１／２）ＶCCよ
り低下するので、これらを差動増幅することによりセル
キャパシタのＶCCレベルを確実に検出することができ
る。また、セルキャパシタが０Ｖレベルを記憶していた
場合には、もともとこの場合の一方のビット線の電位は
（１／２）ＶCCに対して十分な余裕があったので、この
ように他方のビット線の電位が（１／２）ＶCCより多少
低下しても、差動増幅による検出の確実性が損なわれる
ことはない。
シタの電荷が大幅にリークしていて一方のビット線の電
位が（１／２）ＶCCよりも僅かしか上昇しなかった場合
であっても、他方のビット線の電位が（１／２）ＶCCよ
り低下するので、これらを差動増幅することによりセル
キャパシタのＶCCレベルを確実に検出することができ
る。また、セルキャパシタが０Ｖレベルを記憶していた
場合には、もともとこの場合の一方のビット線の電位は
（１／２）ＶCCに対して十分な余裕があったので、この
ように他方のビット線の電位が（１／２）ＶCCより多少
低下しても、差動増幅による検出の確実性が損なわれる
ことはない。
【００１５】この結果、本発明によれば、セルキャパシ
タの電位がリークによって大幅に低下していた場合であ
っても、メモリセルの記憶情報を確実に読み出すことが
できるようになる。
タの電位がリークによって大幅に低下していた場合であ
っても、メモリセルの記憶情報を確実に読み出すことが
できるようになる。
【００１６】
【実施例】本発明を実施例について以下に説明する。
【００１７】図１及び図２は本発明の一実施例を示すも
のであって、図１はＤＲＡＭにおけるセンスアンプとメ
モリセルとの接続を示す回路ブロック図、図２は図１に
おける各部の電位の状態を示すタイムチャートである。
のであって、図１はＤＲＡＭにおけるセンスアンプとメ
モリセルとの接続を示す回路ブロック図、図２は図１に
おける各部の電位の状態を示すタイムチャートである。
【００１８】図１には、（１／２）ＶCCビット線プリチ
ャージ方式のＤＲＡＭにおける１個のセンスアンプ１に
ついての回路のみを示す。このセンスアンプ１には、折
り返し型ビット線方式による一対のビット線Ｂ、Ｂバー
が接続されている。また、ビット線Ｂ、Ｂバーに直交し
て多数のワード線Ｗ（Ｗａ、Ｗｂの２本のみ図示する）
が形成されている。そして、メモリセル３ａ、３ｂは、
これらビット線Ｂ、Ｂバーとワード線Ｗａ、Ｗｂの交差
部に１つおきに接続されている。メモリセル３ａ、３ｂ
は、ビット線Ｂ又はビット線ＢバーにＦＥＴ1を介して
セルキャパシタＣ1を接続した回路であり、このＦＥＴ1
のゲート端子がワード線Ｗａ又はワード線Ｗｂに接続さ
れている。
ャージ方式のＤＲＡＭにおける１個のセンスアンプ１に
ついての回路のみを示す。このセンスアンプ１には、折
り返し型ビット線方式による一対のビット線Ｂ、Ｂバー
が接続されている。また、ビット線Ｂ、Ｂバーに直交し
て多数のワード線Ｗ（Ｗａ、Ｗｂの２本のみ図示する）
が形成されている。そして、メモリセル３ａ、３ｂは、
これらビット線Ｂ、Ｂバーとワード線Ｗａ、Ｗｂの交差
部に１つおきに接続されている。メモリセル３ａ、３ｂ
は、ビット線Ｂ又はビット線ＢバーにＦＥＴ1を介して
セルキャパシタＣ1を接続した回路であり、このＦＥＴ1
のゲート端子がワード線Ｗａ又はワード線Ｗｂに接続さ
れている。
【００１９】ビット線Ｂ、Ｂバーには、プリチャージ回
路２が接続されている。プリチャージ回路２は、（１／
２）ＶCCをそれぞれＦＥＴ4を介してビット線Ｂ、Ｂバ
ーに接続した回路であり、プリチャージ信号線ＰがＶCC
レベルとなった場合にこれらのＦＥＴ4を導通させて、
ビット線Ｂ、Ｂバーを（１／２）ＶCCにプリチャージす
る。
路２が接続されている。プリチャージ回路２は、（１／
２）ＶCCをそれぞれＦＥＴ4を介してビット線Ｂ、Ｂバ
ーに接続した回路であり、プリチャージ信号線ＰがＶCC
レベルとなった場合にこれらのＦＥＴ4を導通させて、
ビット線Ｂ、Ｂバーを（１／２）ＶCCにプリチャージす
る。
【００２０】メモリセル３ｂが接続されたビット線Ｂバ
ーには、第１降圧信号線Ｓ１ａがＶCCレベルになると導
通するＦＥＴ2を介して降圧キャパシタＣ2の一端が接続
されている。また、メモリセル３ａが接続されたビット
線Ｂには、第１降圧信号線Ｓ１ｂがＶCCレベルになると
導通するＦＥＴ3を介して降圧キャパシタＣ3の一端が接
続されている。そして、降圧キャパシタＣ2、Ｃ3の他端
は、それぞれ接続線ＣＬａ、ＣＬｂを介して降圧回路４
に接続されている。降圧回路４は、２つの接続線降圧回
路４ａ、４ｂと接続線プリチャージ回路４ｃからなる。
接続線降圧回路４ａは、第２降圧信号線Ｓ２ａがＶCCレ
ベルの場合に、接続線ＣＬａを降圧するためのインバー
タとキャパシタからなる回路である。また、接続線降圧
回路４ｂは、第２降圧信号線Ｓ２ｂがＶCCレベルの場合
に、接続線ＣＬｂを降圧するためのインバータとキャパ
シタからなる回路である。接続線プリチャージ回路４ｃ
は、プリチャージ回路２と同様にプリチャージ信号線Ｐ
がＶCCレベルの場合に接続線ＣＬａ、ＣＬｂを（１／
２）ＶCCにプリチャージする回路である。
ーには、第１降圧信号線Ｓ１ａがＶCCレベルになると導
通するＦＥＴ2を介して降圧キャパシタＣ2の一端が接続
されている。また、メモリセル３ａが接続されたビット
線Ｂには、第１降圧信号線Ｓ１ｂがＶCCレベルになると
導通するＦＥＴ3を介して降圧キャパシタＣ3の一端が接
続されている。そして、降圧キャパシタＣ2、Ｃ3の他端
は、それぞれ接続線ＣＬａ、ＣＬｂを介して降圧回路４
に接続されている。降圧回路４は、２つの接続線降圧回
路４ａ、４ｂと接続線プリチャージ回路４ｃからなる。
接続線降圧回路４ａは、第２降圧信号線Ｓ２ａがＶCCレ
ベルの場合に、接続線ＣＬａを降圧するためのインバー
タとキャパシタからなる回路である。また、接続線降圧
回路４ｂは、第２降圧信号線Ｓ２ｂがＶCCレベルの場合
に、接続線ＣＬｂを降圧するためのインバータとキャパ
シタからなる回路である。接続線プリチャージ回路４ｃ
は、プリチャージ回路２と同様にプリチャージ信号線Ｐ
がＶCCレベルの場合に接続線ＣＬａ、ＣＬｂを（１／
２）ＶCCにプリチャージする回路である。
【００２１】上記構成のＤＲＡＭの動作を図２に基づい
て説明する。
て説明する。
【００２２】最初はプリチャージ信号線ＰがＶCCレベル
であるため、プリチャージ回路２によってビット線Ｂ、
Ｂバーが（１／２）ＶCCにプリチャージされている。ま
た、降圧回路４の接続線プリチャージ回路４ｃによって
接続線ＣＬａ、ＣＬｂも（１／２）ＶCCにプリチャージ
されている。
であるため、プリチャージ回路２によってビット線Ｂ、
Ｂバーが（１／２）ＶCCにプリチャージされている。ま
た、降圧回路４の接続線プリチャージ回路４ｃによって
接続線ＣＬａ、ＣＬｂも（１／２）ＶCCにプリチャージ
されている。
【００２３】上記の状態でプリチャージ信号線Ｐが０Ｖ
レベルに戻り、次に例えばワード線Ｗａが選択されてＶ
CCレベルになると、第１降圧信号線Ｓ１ａもＶCCレベル
となる。ワード線ＷａがＶCCレベルになると、メモリセ
ル３ａのセルキャパシタＣ1がＦＥＴ1を介してビット線
Ｂに接続される。すると、このセルキャパシタＣ1がＶC
Cレベルを記憶していた場合には、この電荷が（１／
２）ＶCCにプリチャージされていたビット線Ｂに流出し
て、このビット線Ｂの電位Ｂ1を上昇させる。ただし、
このセルキャパシタＣ1の電荷が大幅にリークしていた
場合には、図示のように、ビット線Ｂの（１／２）ＶCC
からの電位の上昇は僅かなものとなる。また、セルキャ
パシタＣ1が０Ｖレベルを記憶していた場合には、（１
／２）ＶCCにプリチャージされていたビット線Ｂから電
荷が流入して、このビット線Ｂの電位Ｂ0を下降させ
る。
レベルに戻り、次に例えばワード線Ｗａが選択されてＶ
CCレベルになると、第１降圧信号線Ｓ１ａもＶCCレベル
となる。ワード線ＷａがＶCCレベルになると、メモリセ
ル３ａのセルキャパシタＣ1がＦＥＴ1を介してビット線
Ｂに接続される。すると、このセルキャパシタＣ1がＶC
Cレベルを記憶していた場合には、この電荷が（１／
２）ＶCCにプリチャージされていたビット線Ｂに流出し
て、このビット線Ｂの電位Ｂ1を上昇させる。ただし、
このセルキャパシタＣ1の電荷が大幅にリークしていた
場合には、図示のように、ビット線Ｂの（１／２）ＶCC
からの電位の上昇は僅かなものとなる。また、セルキャ
パシタＣ1が０Ｖレベルを記憶していた場合には、（１
／２）ＶCCにプリチャージされていたビット線Ｂから電
荷が流入して、このビット線Ｂの電位Ｂ0を下降させ
る。
【００２４】続いて第１降圧信号線Ｓ１ａがＶCCレベル
にされると、ＦＥＴ2 を介して降圧キャパシタＣ2がビ
ット線Ｂバーに接続される。ただし、この時点では、接
続線ＣＬａが（１／２）ＶCCにプリチャージされたまま
なので、ビット線Ｂバーの（１／２）ＶCCの電位には変
化はない。しかし、この後、第２降圧信号線Ｓ２ａがＶ
CCレベルになると、接続線降圧回路４ａによって接続線
ＣＬａが０Ｖレベル付近まで降圧され、これに伴って降
圧キャパシタＣ2を介しビット線Ｂバーの電位Ｂバーが
（１／２）ＶCCよりも少し低下する。すると、このビッ
ト線Ｂバーの電位Ｂバーに対するセルキャパシタＣ1が
ＶCCレベルを記憶していたときのビット線Ｂの電位Ｂ1
の変位ｄ1と、０Ｖレベルを記憶していたときのビット
線Ｂの電位Ｂ0の変位ｄ0とがほぼ同程度となる。
にされると、ＦＥＴ2 を介して降圧キャパシタＣ2がビ
ット線Ｂバーに接続される。ただし、この時点では、接
続線ＣＬａが（１／２）ＶCCにプリチャージされたまま
なので、ビット線Ｂバーの（１／２）ＶCCの電位には変
化はない。しかし、この後、第２降圧信号線Ｓ２ａがＶ
CCレベルになると、接続線降圧回路４ａによって接続線
ＣＬａが０Ｖレベル付近まで降圧され、これに伴って降
圧キャパシタＣ2を介しビット線Ｂバーの電位Ｂバーが
（１／２）ＶCCよりも少し低下する。すると、このビッ
ト線Ｂバーの電位Ｂバーに対するセルキャパシタＣ1が
ＶCCレベルを記憶していたときのビット線Ｂの電位Ｂ1
の変位ｄ1と、０Ｖレベルを記憶していたときのビット
線Ｂの電位Ｂ0の変位ｄ0とがほぼ同程度となる。
【００２５】この結果、本実施例によれば、メモリセル
３ａ、３ｂのセルキャパシタＣ1の電位がリークによっ
て大幅に低下していた場合であっても、センスアンプ１
がビット線Ｂ、Ｂバーの電位差を確実に検出し、メモリ
セル３ａ、３ｂの記憶情報を正確に読み出すことができ
るようになる。
３ａ、３ｂのセルキャパシタＣ1の電位がリークによっ
て大幅に低下していた場合であっても、センスアンプ１
がビット線Ｂ、Ｂバーの電位差を確実に検出し、メモリ
セル３ａ、３ｂの記憶情報を正確に読み出すことができ
るようになる。
【００２６】なお、上記動作説明では、ワード線Ｗａを
選択した場合を示したので、ワード線Ｗｂ、第１降圧信
号線Ｓ１ｂ及び第２降圧信号線Ｓ２ｂは０Ｖレベルのま
まであり、接続線ＣＬｂは（１／２）ＶCCにプリチャー
ジされたままである。そして、ワード線Ｗｂが選択され
てＶCCレベルになった場合には、逆に第１降圧信号線Ｓ
１ｂ及び第２降圧信号線Ｓ２ｂがＶCCレベルとなり、接
続線ＣＬｂが０Ｖレベル付近まで降圧されることにな
る。
選択した場合を示したので、ワード線Ｗｂ、第１降圧信
号線Ｓ１ｂ及び第２降圧信号線Ｓ２ｂは０Ｖレベルのま
まであり、接続線ＣＬｂは（１／２）ＶCCにプリチャー
ジされたままである。そして、ワード線Ｗｂが選択され
てＶCCレベルになった場合には、逆に第１降圧信号線Ｓ
１ｂ及び第２降圧信号線Ｓ２ｂがＶCCレベルとなり、接
続線ＣＬｂが０Ｖレベル付近まで降圧されることにな
る。
【００２７】図３及び図４に上記ＦＥＴ3及び降圧キャ
パシタＣ3の具体的な構成例を示す。この構成例では、
ＦＥＴ2、ＦＥＴ3 及び降圧キャパシタＣ2、Ｃ3をメモ
リセル３ａ、３ｂにおけるＦＥＴ1及びセルキャパシタ
Ｃ1と同じ構成にしている。従って、図３に例示したＦ
ＥＴ3及び降圧キャパシタＣ3は、基板上では図４に示す
ようなレイアウトとなる。即ち、２本のダミー線Ｄ
Ｌ1、ＤＬ2は、メモリセル３ａ、３ｂのセルキャパシタ
Ｃ1と同じ降圧キャパシタＣ3を形成するためのダミーワ
ード線であり、ワード線Ｗｂと同じ配線である。また、
接続線ＣＬｂは、時定数を下げるために低抵抗の金属配
線で形成され、適宜基板と接続されるようになってい
る。
パシタＣ3の具体的な構成例を示す。この構成例では、
ＦＥＴ2、ＦＥＴ3 及び降圧キャパシタＣ2、Ｃ3をメモ
リセル３ａ、３ｂにおけるＦＥＴ1及びセルキャパシタ
Ｃ1と同じ構成にしている。従って、図３に例示したＦ
ＥＴ3及び降圧キャパシタＣ3は、基板上では図４に示す
ようなレイアウトとなる。即ち、２本のダミー線Ｄ
Ｌ1、ＤＬ2は、メモリセル３ａ、３ｂのセルキャパシタ
Ｃ1と同じ降圧キャパシタＣ3を形成するためのダミーワ
ード線であり、ワード線Ｗｂと同じ配線である。また、
接続線ＣＬｂは、時定数を下げるために低抵抗の金属配
線で形成され、適宜基板と接続されるようになってい
る。
【００２８】図５及び図６に本発明の他の実施例を示
す。なお、上記図１に示した第１実施例と同様の機能を
有する構成要素には同じ符号を付して説明を省略する。
す。なお、上記図１に示した第１実施例と同様の機能を
有する構成要素には同じ符号を付して説明を省略する。
【００２９】本実施例では、図５に示す降圧キャパシタ
Ｃ2、Ｃ3としてＦＥＴのゲート容量を用いている。そし
て、プリチャージ信号線ＰがＶCCレベルの間は、接続線
ＣＬａ、ＣＬｂをＶCCレベルとして、このＦＥＴにチャ
ンネルによるゲート容量を形成させるようにしている。
Ｃ2、Ｃ3としてＦＥＴのゲート容量を用いている。そし
て、プリチャージ信号線ＰがＶCCレベルの間は、接続線
ＣＬａ、ＣＬｂをＶCCレベルとして、このＦＥＴにチャ
ンネルによるゲート容量を形成させるようにしている。
【００３０】従って、この実施例の場合には、予め降圧
キャパシタＣ2、Ｃ3とＦＥＴ2、ＦＥＴ3との間の電位を
（１／２）ＶCCよりも十分に降圧しておき、例えばワー
ド線Ｗａを選択してＶCCレベルとし、第１降圧信号線Ｓ
１ａをＶCCレベルにしてＦＥＴ2を導通させた際に、ビ
ット線Ｂバーの電位Ｂバーを（１／２）ＶCCよりも少し
低下させる。すると、メモリセル３ａのセルキャパシタ
Ｃ1の電位がリークによって大幅に低下していた場合で
あっても、センスアンプ１がビット線Ｂ、Ｂバーの電位
差を確実に検出し、メモリセル３ａの記憶情報を正確に
読み出すことができるようになる。また、メモリセル３
ｂについても同様である。
キャパシタＣ2、Ｃ3とＦＥＴ2、ＦＥＴ3との間の電位を
（１／２）ＶCCよりも十分に降圧しておき、例えばワー
ド線Ｗａを選択してＶCCレベルとし、第１降圧信号線Ｓ
１ａをＶCCレベルにしてＦＥＴ2を導通させた際に、ビ
ット線Ｂバーの電位Ｂバーを（１／２）ＶCCよりも少し
低下させる。すると、メモリセル３ａのセルキャパシタ
Ｃ1の電位がリークによって大幅に低下していた場合で
あっても、センスアンプ１がビット線Ｂ、Ｂバーの電位
差を確実に検出し、メモリセル３ａの記憶情報を正確に
読み出すことができるようになる。また、メモリセル３
ｂについても同様である。
【００３１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、差動増幅の基準となる（１／２）ＶCC側のビ
ット線の電位を低下させてメモリセルの電荷のリークを
補償することにより、リフレッシュ周期を長くしても記
憶情報を確実に読み出すことができるようになるので、
半導体記憶装置の消費電力の低減化に貢献することがで
きる。
によれば、差動増幅の基準となる（１／２）ＶCC側のビ
ット線の電位を低下させてメモリセルの電荷のリークを
補償することにより、リフレッシュ周期を長くしても記
憶情報を確実に読み出すことができるようになるので、
半導体記憶装置の消費電力の低減化に貢献することがで
きる。
【図１】本発明の一実施例であるＤＲＡＭにおけるセン
スアンプとメモリセルとの接続を示すブロック図であ
る。
スアンプとメモリセルとの接続を示すブロック図であ
る。
【図２】図１の実施例における各部の電位の状態を示す
タイムチャートである。
タイムチャートである。
【図３】ＦＥＴと降圧キャパシタのビット線への接続を
示す回路図である。
示す回路図である。
【図４】ＦＥＴと降圧キャパシタの具体的構成例を示す
平面図である。
平面図である。
【図５】本発明の他の実施例におけるセンスアンプとメ
モリセルとの接続を示すブロック図である。
モリセルとの接続を示すブロック図である。
【図６】図５の実施例における各部の電位の状態を示す
タイムチャートである。
タイムチャートである。
【図７】従来のＤＲＡＭにおけるセンスアンプとメモリ
セルとの接続を示すブロック図である。
セルとの接続を示すブロック図である。
【図８】従来のＤＲＡＭにおけるメモリセルのセルキャ
パシタにおける電位のリーク状態を示すタイムチャート
である。
パシタにおける電位のリーク状態を示すタイムチャート
である。
【図９】図７のＤＲＡＭにおける各部の電位の状態を示
すタイムチャートである。
すタイムチャートである。
１ センスアンプ ３ａ メモリセル ３ｂ メモリセル ４ 降圧回路 ＦＥＴ2 スイッチ回路 ＦＥＴ3 スイッチ回路 Ｂ ビット線 Ｂバー ビット線 Ｃ1 セルキャパシタ Ｃ2 降圧キャパシタ Ｃ3 降圧キャパシタ
Claims (1)
- 【請求項１】複数のメモリセルが選択的に接続されるビ
ット線の対、 該ビット線対のビット線に一端がそれぞれ接続された２
個のスイッチ手段、 該スイッチ手段のそれぞれの他端に接続されたビット線
電位変更手段、及び該複数のメモリセルの１個が該ビッ
ト線対の一方のビット線に接続される場合に、該ビット
線対の他方のビット線に接続されたスイッチ手段を閉じ
て、該他方のビット線と対応する電位変更手段とを接続
するように該スイッチ手段及び該電位変更手段を制御す
るビット線電位制御手段を備えている半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264801A JPH05109277A (ja) | 1991-10-14 | 1991-10-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264801A JPH05109277A (ja) | 1991-10-14 | 1991-10-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109277A true JPH05109277A (ja) | 1993-04-30 |
Family
ID=17408406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3264801A Withdrawn JPH05109277A (ja) | 1991-10-14 | 1991-10-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109277A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370164B1 (ko) * | 2000-12-20 | 2003-01-30 | 주식회사 하이닉스반도체 | 비트라인의 누설전류 보상이 가능한 풀업회로 |
-
1991
- 1991-10-14 JP JP3264801A patent/JPH05109277A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370164B1 (ko) * | 2000-12-20 | 2003-01-30 | 주식회사 하이닉스반도체 | 비트라인의 누설전류 보상이 가능한 풀업회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |