WO2023108471A1 - 驱动电路和显示装置 - Google Patents

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WO2023108471A1
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王国志
王武
付兴凯
吴忠芯
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京东方科技集团股份有限公司
成都中电熊猫显示科技有限公司
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Abstract

一种驱动电路和显示装置。驱动电路包括上拉节点（NA）、输入模块（11）、上拉模块（12）、第一输出模块（13）和第二输出模块（14）。输入模块（11）与输入端（Gn-a）和上拉节点（NA）电连接，用于在输入端（Gn-a）提供的输入信号的控制下，控制上拉节点（NA）的电位；上拉模块（12）控制上拉节点（NA）的电位；第一输出模块（13）在上拉节点（NA）的电位的控制下，通过第一驱动输出端（Gn）输出第一栅极驱动信号；第二输出模块（14）在上拉节点（NA）的电位的控制下，通过第二驱动输出端（Gn+1）输出第二栅极驱动信号。显示装置在实现输出多级栅极驱动信号的同时，减少采用的晶体管的个数，利于实现窄边框。

Description

驱动电路和显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种驱动电路和显示装置。
背景技术
相关的显示装置中的驱动模组包括多级级联的驱动电路，每个驱动电路具有输出相应的栅极驱动信号的驱动输出端。现有的驱动电路不能在实现多级栅极驱动信号输出的前提下，减少采用的晶体管的个数，不利于实现窄边框。
发明内容
在一个方面中，本公开实施例提供了一种驱动电路，包括上拉节点、输入模块、上拉模块、第一输出模块和第二输出模块；
所述输入模块与输入端和所述上拉节点电连接，用于在所述输入端提供的输入信号的控制下，控制所述上拉节点的电位；
所述上拉模块与所述上拉节点电连接，用于控制所述上拉节点的电位；
所述第一输出模块分别与第一驱动输出端和所述上拉节点电连接，用于在所述上拉节点的电位的控制下，通过所述第一驱动输出端输出第一栅极驱动信号；
所述第二输出模块分别与第二驱动输出端和所述上拉节点电连接，用于在所述上拉节点的电位的控制下，通过所述第二驱动输出端输出第二栅极驱动信号。
可选的，本公开至少一实施例所述的驱动电路还包括第一下拉节点和第一下拉模块；
所述第一下拉模块分别与所述第一下拉节点、所述上拉节点、输入端、第一下拉控制端和所述第一电压端电连接，用于在所述上拉节点的电位的控制下，控制所述第一下拉节点与所述第一电压端之间连通，在所述第一下拉控制端提供的第一下拉控制信号的控制下，控制所述第一下拉节点的电位， 在所述输入端提供的输入信号的控制下，控制所述第一下拉节点与所述第一电压端之间连通。
可选的，所述第一下拉控制端为第一下拉控制时钟信号端；
所述第一下拉模块还与第二下拉控制时钟信号端电连接，用于在所述第二下拉控制时钟信号端提供的第二下拉控制时钟信号的控制下，控制所述第一下拉节点与所述第一电压端之间连通。
可选的，本公开至少一实施例所述的驱动电路还包括第一输出下拉模块和第二输出下拉模块；
所述第一输出下拉模块分别与所述第一下拉节点、所述第一驱动输出端和所述第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第一驱动输出端与所述第一电压端之间连通；
所述第二输出下拉模块分别与所述第一下拉节点、所述第二驱动输出端和所述第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第二驱动输出端与所述第一电压端之间连通。
可选的，本公开至少一实施例所述的驱动电路还包括第一下拉节点；所述上拉模块还分别与所述第一下拉节点、上拉复位端和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述上拉节点与所述第一电压端之间连通，在所述上拉复位端提供的上拉复位信号的控制下，控制所述上拉节点与所述第一电压端之间连通。
可选的，所述第一输出模块还与第一输出时钟信号端电连接，用于在所述上拉节点的电位的控制下，控制所述第一驱动输出端与所述第一输出时钟信号端之间连通；
所述第二输出模块还与第二输出时钟信号端电连接，用于在所述上拉节点的电位的控制下，控制所述第二驱动输出端与所述第二输出时钟信号端之间连通。
可选的，本公开至少一实施例所述的驱动电路还包括第一输出复位模块和第二输出复位模块；
所述第一输出复位模块分别与第一复位控制时钟信号端、所述第一驱动输出端和第一电压端电连接，用于在所述第一复位控制时钟信号端提供的第 一复位控制时钟信号的控制下，控制所述第一驱动输出端与所述第一电压端之间连通；
所述第二输出复位模块分别与第二复位控制时钟信号端、所述第二驱动输出端和第一电压端电连接，用于在所述第二复位控制时钟信号端提供的第二复位控制时钟信号的控制下，控制所述第二驱动输出端与所述第一电压端之间连通。
可选的，本公开至少一实施例所述的驱动电路还包括第一下拉节点和帧后复位模块；
所述帧后复位模块分别与帧后复位控制端、所述上拉节点、所述第一驱动输出端、所述第二驱动输出端、所述第一下拉节点和第一电压端电连接，用于在所述帧后复位控制端提供的帧后复位控制信号的控制下，控制所述上拉节点与所述第一电压端之间连通，控制所述第一驱动输出端与所述第一电压端之间连通，控制所述第二驱动输出端与所述第一电压端之间连通，控制所述第一下拉节点与所述第一电压端电连接。
可选的，本公开至少一实施例所述的驱动电路还包括帧前复位模块；
所述帧前复位模块分别与帧前复位控制端、所述上拉节点和第一电压端电连接，用于在所述帧前复位控制端提供的帧前复位控制信号的控制下，控制所述上拉节点与所述第一电压端之间连通。
可选的，所述第一输出模块包括第一输出晶体管和第一电容，所述第二输出模块包括第二输出晶体管和第二电容；
所述第一输出晶体管的控制极与所述上拉节点电连接，所述第一输出晶体管的第一极与第一输出时钟信号端电连接，所述第一输出晶体管的第二极与所述第一驱动输出端电连接；
所述第一电容的第一端与所述上拉节点电连接，所述第一电容的第二端与所述第一驱动输出端电连接；
所述第二输出晶体管的控制极与所述上拉节点电连接，所述第二输出晶体管的第一极与第二输出时钟信号端电连接，所述第二输出晶体管的第二极与所述第二驱动输出端电连接；
所述第二电容的第一端与所述上拉节点电连接，所述第二电容的第二端 与所述第二驱动输出端电连接。
可选的，所述上拉模块包括第一上拉晶体管和第二上拉晶体管；
所述第一上拉晶体管的控制极与所述第一下拉节点电连接，所述第一上拉晶体管的第一极与所述上拉节点电连接，所述第一上拉晶体管的第二极与第一电压端电连接；
所述第二上拉晶体管的控制极与所述上拉复位端电连接，所述第二上拉晶体管的第一极与所述上拉节点电连接，所述第二上拉晶体管的第二极与第一电压端电连接；
所述输入模块包括输入晶体管；
所述输入晶体管的控制极与所述输入端电连接，所述输入晶体管的第一极与所述输入端或第二电压端电连接，所述输入晶体管的第二极与所述上拉节点电连接。
可选的，所述第一下拉模块包括第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；
所述第一下拉晶体管的控制极与所述第一下拉控制端电连接，所述第一下拉晶体管的第一极与所述第一下拉控制端或第二电压端电连接，所述第一下拉晶体管的第二极与所述第一下拉节点电连接；
所述第二下拉晶体管的控制极与所述上拉节点电连接，所述第二下拉晶体管的第一极与所述第一下拉节点电连接，所述第二下拉晶体管的第二极与第一电压端电连接；
所述第三下拉晶体管的控制极与所述输入端电连接，所述第三下拉晶体管的第一极与所述第一下拉节点电连接，所述第三下拉晶体管的第二极与第一电压端电连接。
可选的，所述第一下拉控制端为第一下拉控制时钟信号端；所述第一下拉模块还包括第四下拉晶体管；
所述第四下拉晶体管的控制极与所述第二下拉控制时钟信号端电连接，所述第四下拉晶体管的第一极与所述第一下拉节点电连接，所述第四下拉晶体管的第二极与第一电压端电连接。
可选的，所述第一输出下拉模块包括第一输出下拉晶体管，所述第二输 出下拉模块包括第二输出下拉晶体管；
所述第一输出下拉晶体管的控制极与所述第一下拉节点电连接，所述第一输出下拉晶体管的第一极与所述第一驱动输出端电连接，所述第一输出下拉晶体管的第二极与所述第一电压端电连接；
所述第二输出下拉晶体管的控制极与所述第一下拉节点电连接，所述第二输出下拉晶体管的第一极与所述第二驱动输出端电连接，所述第二输出下拉晶体管的第二极与所述第一电压端电连接。
可选的，所述第一输出复位模块包括第一输出复位晶体管，所述第二输出复位模块包括第二输出复位晶体管；
所述第一输出复位晶体管的控制极与所述第一复位控制时钟信号端电连接，所述第一输出复位晶体管的第一极与所述第一驱动输出端电连接，所述第一输出复位晶体管的第二极与所述第一电压端电连接；
所述第二输出复位晶体管的控制极与所述第二复位控制时钟信号端电连接，所述第二输出复位晶体管的第一极与所述第二驱动输出端电连接，所述第二输出复位晶体管的第二极与所述第一电压端电连接。
可选的，所述帧后复位模块包括第一复位晶体管、第二复位晶体管、第三复位晶体管和第四复位晶体管；
所述第一复位晶体管的控制极与所述帧后复位控制端电连接，所述第一复位晶体管的第一极与所述上拉节点电连接，所述第一复位晶体管的第二极与所述第一电压端电连接；
所述第二复位晶体管的控制极与所述帧后复位控制端电连接，所述第二复位晶体管的第一极与所述第一驱动输出端电连接，所述第二复位晶体管的第二极与所述第一电压端电连接；
所述第三复位晶体管的控制极与所述帧后复位控制端电连接，所述第三复位晶体管的第一极与所述第二驱动输出端电连接，所述第三复位晶体管的第二极与所述第一电压端电连接；
所述第四复位晶体管的控制极与所述帧后复位控制端电连接，所述第四复位晶体管的第一极与所述第一下拉节点电连接，所述第四复位晶体管的第二极与所述第一电压端电连接。
可选的，所述帧前复位模块包括帧前复位晶体管；
所述帧前复位晶体管的控制极与所述帧前复位控制端电连接，所述帧前复位晶体管的第一极与所述上拉节点电连接，所述帧前复位晶体管的第二极与所述第一电压端电连接。
可选的，本公开至少一实施例所述的驱动电路还包括第三输出模块；
所述第三输出模块与所述上拉节点、第三驱动输出端和第三输出时钟信号端电连接，用于在所述上拉节点的电位的控制下，控制所述第三驱动输出端与所述第三输出时钟信号端之间连通。
可选的，本公开至少一实施例所述的驱动电路还包括第三输出复位模块；
所述第三输出复位模块分别与第三复位控制时钟信号端、所述第三驱动输出端和第一电压端电连接，用于在所述第三复位控制时钟信号端提供的第三复位控制时钟信号的控制下，控制所述第三驱动输出端与所述第一电压端之间连通。
可选的，本公开至少一实施例所述的驱动电路还包括帧后复位模块；
所述帧后复位模块分别与帧后复位控制端、所述第三驱动输出端和第一电压端电连接，用于在所述帧后复位控制端提供的帧后复位控制信号的控制下，控制所述第三驱动输出端与所述第一电压端之间连通。
可选的，所述第三输出模块包括第三输出晶体管；
所述第三输出晶体管的控制极与所述上拉节点电连接，所述第三输出晶体管的第一极与所述第三输出时钟信号端电连接，所述第三输出晶体管的第二极与所述第三驱动输出端电连接。
可选的，所述第三输出复位模块包括第三输出复位晶体管；
所述第三输出复位晶体管的控制极与所述第三复位控制时钟信号端电连接，所述第三输出下拉晶体管的第一极与所述第三驱动输出端电连接，所述第三输出下拉晶体管的第二极与所述第一电压端电连接。
可选的，所述帧后复位模块还包括第五复位晶体管；
所述第五复位晶体管的控制极与所述帧后复位控制端电连接，所述第五复位晶体管的第一极与所述第三驱动输出端电连接，所述第五复位晶体管的第二极与所述第一电压端电连接。
可选的，本公开至少一实施例所述的驱动电路还包括第二下拉节点和第二下拉模块；所述第一下拉控制端为第一控制电压端；所述第一控制电压端用于提供第一控制电压；
所述第二下拉模块分别与所述第二下拉节点、所述上拉节点、所述输入端、第二控制电压端和所述第一电压端电连接，用于在所述上拉节点的电位的控制下，控制所述第二下拉节点与所述第一电压端之间连通，在所述第二控制电压端提供的第二控制电压的控制下，控制所述第二下拉节点的电位，并在所述输入端提供的输入信号的控制下，控制所述第二下拉节点与所述第一电压端之间连通。
可选的，所述第二下拉模块包括第五下拉晶体管、第六下拉晶体管和第七下拉晶体管；
所述第五下拉晶体管的控制极与所述第二控制电压端电连接，所述第五下拉晶体管的第一极与所述第二控制电压端或第二电压端电连接，所述第五下拉晶体管的第二极与所述第二下拉节点电连接；
所述第六下拉晶体管的控制极与所述上拉节点电连接，所述第六下拉晶体管的第一极与所述第二下拉节点电连接，所述第六下拉晶体管的第二极与第一电压端电连接；
所述第七下拉晶体管的控制极与所述输入端电连接，所述第七下拉晶体管的第一极与所述第二下拉节点电连接，所述第七下拉晶体管的第二极与第一电压端电连接。
可选的，本公开至少一实施例所述的驱动电路还包括第二下拉节点；
所述第一输出下拉模块还与所述第二下拉节点电连接，用于在所述第二下拉节点的电位的控制下，控制所述第一驱动输出端与所述第一电压端之间连通；
所述第二输出下拉模块还与所述第二下拉节点电连接，用于在所述第二下拉节点的电位的控制下，控制所述第二驱动输出端与所述第一电压端之间连通。
可选的，本公开至少一实施例所述的驱动电路还包括第二下拉节点；
所述上拉模块还与所述第二下拉节点电连接，用于在所述第二下拉节点 的电位的控制下，控制所述上拉节点与所述第一电压端之间连通。
可选的，本公开至少一实施例所述的驱动电路还包括第二下拉节点；
所述帧后复位模块还与所述第二下拉节点电连接，用于在所述帧后复位控制信号的控制下，控制所述第二下拉节点与所述第一电压端之间连通。
可选的，所述第一输出下拉模块还包括第三输出下拉晶体管，所述第二输出下拉模块还包括第四输出下拉晶体管；所述第三输出下拉晶体管的控制极与所述第二下拉节点电连接，所述第三输出下拉晶体管的第一极与所述第一驱动输出端电连接，所述第三输出下拉晶体管的第二极与所述第一电压端电连接；
所述第四输出下拉晶体管的控制极与所述第二下拉节点电连接，所述第四输出下拉晶体管的第一极与所述第二驱动输出端电连接，所述第四输出下拉晶体管的第二极与所述第一电压端电连接。
可选的，所述上拉模块还包括第三上拉晶体管；
所述第三上拉晶体管的控制极与所述第二下拉节点电连接，所述第三上拉晶体管的第一极与所述上拉节点电连接，所述第三上拉晶体管的第二极与第一电压端电连接。
可选的，所述帧后复位模块还包括第六复位晶体管；
所述第六复位晶体管的控制极与所述帧后复位控制端电连接，所述第六复位晶体管的第一极与所述第二下拉节点电连接，所述第六复位晶体管的第二极与所述第一电压端电连接。
可选的，所述第一下拉模块还与第二控制电压端电连接，用于在所述第二控制电压端提供的第二控制电压的控制下，控制所述第一下拉节点与所述第一电压端之间连通；
所述第二下拉模块还与第一控制电压端电连接，用于在所述第一控制电压端提供的第一控制电压的控制下，控制所述第二下拉节点与所述第一电压端之间连通。
可选的，所述第一下拉模块还包括第八下拉晶体管，所述第二下拉模块还包括第九下拉晶体管；
所述第八下拉晶体管的控制极与所述第二控制电压端电连接，所述第八 下拉晶体管的第一极与所述第一下拉节点电连接，所述第八下拉晶体管的第二极与所述第一电压端电连接；
所述第九下拉晶体管的控制极与所述第一控制电压端电连接，所述第九下拉晶体管的第一极与所述第二下拉节点电连接，所述第九下拉晶体管的第二极与所述第一电压端电连接。
可选的，本公开至少一实施例所述的驱动电路还包括至少两个输出模块；
所述输出模块分别与所述上拉节点和相应的驱动输出端电连接，用于在所述上拉节点的电位控制下，控制通过相应的驱动输出端输出相应的栅极驱动信号。
在第二个方面中，本公开实施例还提供了一种显示装置，包括上述的驱动电路。
附图说明
图1是本公开实施例所述的驱动电路的结构图；
图2是本公开至少一实施例所述的驱动电路的结构图；
图3是本公开至少一实施例所述的驱动电路的结构图；
图4是本公开至少一实施例所述的驱动电路的结构图；
图5是本公开至少一实施例所述的驱动电路的结构图；
图6是本公开至少一实施例所述的驱动电路的结构图；
图7是本公开至少一实施例所述的驱动电路的结构图；
图8是本公开至少一实施例所述的驱动电路的结构图；
图9是本公开至少一实施例所述的驱动电路的结构图；
图10是本公开至少一实施例所述的驱动电路的电路图；
图11是本公开如图10所示的驱动电路的至少一实施例的工作时序图；
图12是本公开至少一实施例所述的驱动电路的电路图；
图13是本公开至少一实施例所述的驱动电路的结构图；
图14是本公开至少一实施例所述的驱动电路的电路图；
图15是本公开如图14所示的驱动电路的至少一实施例的工作时序图；
图16是本公开至少一实施例所述的驱动电路的结构图；
图17是本公开至少一实施例所述的驱动电路的电路图；
图18是本公开如图17所示的驱动电路的至少一实施例的工作时序图；
图19是本公开至少一实施例所述的驱动电路的电路图；
图20是本公开至少一实施例所述的驱动电路的结构图；
图21是本公开至少一实施例所述的驱动电路的电路图；
图22是本公开如图21所示的驱动电路的至少一实施例的工作时序图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本公开实施例所述的驱动电路包括上拉节点NA、输入模块11、上拉模块12、第一输出模块13和第二输出模块14；
所述输入模块11与输入端Gn-a和所述上拉节点NA电连接，用于在所述输入端Gn-a提供的输入信号的控制下，控制所述上拉节点NA的电位；
所述上拉模块12与所述上拉节点NA电连接，用于控制所述上拉节点NA的电位；
所述第一输出模块13分别与第一驱动输出端Gn和所述上拉节点NA电连接，用于在所述上拉节点NA的电位的控制下，通过所述第一驱动输出端Gn输出第一栅极驱动信号；
所述第二输出模块13分别与第二驱动输出端Gn+1和所述上拉节点NA电连接，用于在所述上拉节点NA的电位的控制下，通过所述第二驱动输出 端Gn+1输出第二栅极驱动信号。
在本公开实施例所述的驱动电路中，第一输出模块13和第二输出模块14共用所述上拉节点NA，所述第一输出模块13、所述第二输出模块14在所述上拉节点NA的电位的控制下，分别通过第一驱动输出端Gn、第二驱动输出端Gn+1输出相应的栅极驱动信号，以能够在实现输出两级栅极驱动信号的同时，减少采用的晶体管的个数(当需要多采用一个上拉节点时，会需要采用晶体管来控制该上拉节点的电位)，大大节省layout(布局)空间，降低驱动电路的loading(负载)，可以实现超窄边框显示产品设计。
如图2所示，在图1所示的驱动电路的实施例的基础上，本公开至少一实施例所述的驱动电路还可以包括第一下拉节点NB1和第一下拉模块21；
所述第一下拉模块21分别与所述第一下拉节点NB1、所述上拉节点NA、输入端Gn-a、第一下拉控制端KB1和所述第一电压端V1电连接，用于在所述上拉节点NA的电位的控制下，控制所述第一下拉节点NB1与所述第一电压端V1之间连通，在所述第一下拉控制端KB1提供的第一下拉控制信号的控制下，控制所述第一下拉节点NB1的电位，在所述输入端Gn-a提供的输入信号的控制下，控制所述第一下拉节点NB1与所述第一电压端V1之间连通。
本公开至少一实施例所述的驱动电路还可以包括第一下拉模块21，所述第一下拉模块21在上拉节点NA的电位、第一下拉控制信号和所述输入信号的控制下，控制所述第一下拉节点NB1的电位。
在本公开至少一实施例中，所述第一电压端V1可以为低电压端，但不以此为限。
可选的，所述第一下拉控制端为第一下拉控制时钟信号端；所述第一下拉控制时钟信号端用于提供第一下拉控制时钟信号；可选的，第一下拉控制端提供的信号是交流信号；
所述第一下拉模块还与第二下拉控制时钟信号端电连接，用于在所述第二下拉控制时钟信号端提供的第二下拉控制时钟信号的控制下，控制所述第一下拉节点与所述第一电压端之间连通。
在具体实施时，当本公开至少一实施例所述的驱动电路仅包括一个下拉 节点时，所述第一下拉控制端可以为第一下拉控制时钟信号端，并控制第一下拉节点的电位的第一下拉模块还可以在第二下拉控制时钟信号端提供的第二下拉控制时钟信号的控制下，控制所述第一下拉节点的电位。
如图3所示，在图2所示的驱动电路的至少一实施例的基础上，所述第一下拉控制端为第一下拉控制时钟信号端CK-a/2；所述第一下拉控制时钟信号端CK-a/2用于提供第一下拉控制时钟信号；
所述第一下拉模块21与第一下拉控制时钟信号端CK-a/2电连接，用于在所述第一下拉控制时钟信号的控制下，控制所述第一下拉节点NB1的电位；
所述第一下拉模块21还与第二下拉控制时钟信号端CK+a/2电连接，用于在所述第二下拉控制时钟信号端CK+a/2提供的第二下拉控制时钟信号的控制下，控制所述第一下拉节点NB1与所述第一电压端V1之间连通。
本公开至少一实施例所述的驱动电路还包括第一下拉节点；所述上拉模块还分别与所述第一下拉节点、上拉复位端和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述上拉节点与所述第一电压端之间连通，在所述上拉复位端提供的上拉复位信号的控制下，控制所述上拉节点与所述第一电压端之间连通。
在具体实施时，所述上拉模块还可以在第一下拉节点的电位和所述上拉复位端提供的上拉复位信号的控制下，控制所述上拉节点的电位。
如图4所示，在图3所示的驱动电路的至少一实施例的基础上，所述上拉模块12还分别与第一下拉节点NB1、上拉复位端Gn+b和第一电压端V1电连接，用于在所述第一下拉节点NB1的电位的控制下，控制所述上拉节点NA与所述第一电压端V1之间连通，在所述上拉复位端Gn+b提供的上拉复位信号的控制下，控制所述上拉节点NA与所述第一电压端V1之间连通。
本公开如图4所示的驱动电路的至少一实施例在工作时，上拉模块12可以在第一下拉节点NB1的电位和上拉复位信号的控制下，对上拉节点NA的电位进行复位。
可选的，所述第一输出模块还与第一输出时钟信号端电连接，用于在所述上拉节点的电位的控制下，控制所述第一驱动输出端与所述第一输出时钟信号端之间连通；
所述第二输出模块还与第二输出时钟信号端电连接，用于在所述上拉节点的电位的控制下，控制所述第二驱动输出端与所述第二输出时钟信号端之间连通。
在具体实施时，所述第一输出模块、第二输出模块可以分别根据第一输出时钟信号端提供的第一输出时钟信号、第二输出时钟信号端提供的第二输出时钟信号，控制所述第一驱动输出端输出的第一栅极驱动信号、所述第二驱动输出端输出的第二栅极驱动信号。
如图5所示，在如4所示的驱动电路的至少一实施例的基础上，
所述第一输出模块13还与第一输出时钟信号端CK电连接，用于在所述上拉节点NA的电位的控制下，控制所述第一驱动输出端Gn与所述第一输出时钟信号端CK之间连通；
所述第二输出模块14还与第二输出时钟信号端CK+1电连接，用于在所述上拉节点NA的电位的控制下，控制所述第二驱动输出端Gn+1与所述第二输出时钟信号端CK+1之间连通。
在本公开至少一实施例中，所述的驱动电路还可以包括第一下拉节点和帧后复位模块；
所述帧后复位模块分别与帧后复位控制端、所述上拉节点、所述第一驱动输出端、所述第二驱动输出端、所述第一下拉节点和第一电压端电连接，用于在所述帧后复位控制端提供的帧后复位控制信号的控制下，控制所述上拉节点与所述第一电压端之间连通，控制所述第一驱动输出端与所述第一电压端之间连通，控制所述第二驱动输出端与所述第一电压端之间连通，控制所述第一下拉节点与所述第一电压端电连接，需要说明的是，这里的帧后复位指的是显示面板显示完一帧画面或者多帧画面后进行复位。
在具体实施时，本公开至少一实施例所述的驱动电路还可以包括帧后复位模块，在一帧显示时间结束之后，所述帧后复位模块在所述帧后复位控制信号的控制下，对所述上拉节点的电位、所述第一驱动输出端输出的第一栅极驱动信号、所述第二驱动输出端输出的第二栅极驱动信号和所述第一下拉节点的电位进行复位。
如图6所示，如图5所示的驱动电路的至少一实施例的基础上，本公开 至少一实施例所述的驱动电路还可以包括第一下拉节点NB1和帧后复位模块61；
所述帧后复位模块61分别与帧后复位控制端CLR、所述上拉节点NA、所述第一驱动输出端Gn、所述第二驱动输出端Gn+1、所述第一下拉节点NB1和第一电压端V1电连接，用于在所述帧后复位控制端CLR提供的帧后复位控制信号的控制下，控制所述上拉节点NA与所述第一电压端V1之间连通，控制所述第一驱动输出端Gn与所述第一电压端V1之间连通，控制所述第二驱动输出端Gn+1与所述第一电压端V1之间连通，控制所述第一下拉节点NB1与所述第一电压端V1电连接。
本公开至少一实施例所述的驱动电路还可以包括帧前复位模块；
所述帧前复位模块分别与帧前复位控制端、所述上拉节点和第一电压端电连接，用于在所述帧前复位控制端提供的帧前复位控制信号的控制下，控制所述上拉节点与所述第一电压端之间连通。
在具体实施时，本公开至少一实施例所述的驱动电路还可以包括帧前复位模块，在一帧显示时间之前，所述帧前复位模块在所述帧前复位控制信号的控制下，对所述上拉节点的电位进行复位。
如图7所示，在图6所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还可以包括帧前复位模块71；
所述帧前复位模块71分别与帧前复位控制端STV、所述上拉节点NA和第一电压端V1电连接，用于在所述帧前复位控制端STV提供的帧前复位控制信号的控制下，控制所述上拉节点NA与所述第一电压端V1之间连通。
在本公开至少一实施例中，所述的驱动电路还可以包括第一输出下拉模块和第二输出下拉模块；
所述第一输出下拉模块分别与所述第一下拉节点、所述第一驱动输出端和所述第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第一驱动输出端与所述第一电压端之间连通；
所述第二输出下拉模块分别与所述第一下拉节点、所述第二驱动输出端和所述第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第二驱动输出端与所述第一电压端之间连通。
在具体实施时，本公开至少一实施例所述的驱动电路还可以包括第一输出下拉模块和第二输出下拉模块，所述第一输出下拉模块和所述第二输出下拉模块共用所述第一下拉节点；第一输出下拉模块可以在第一下拉节点的电位的控制下，控制下拉所述第一驱动输出端提供的第一栅极驱动信号的电位，第二输出下拉模块可以在第一下拉节点的电位的控制下，控制下拉所述第二驱动输出端提供的第二栅极驱动信号的电位。
本公开至少一实施例所述的驱动电路还可以包括第一输出复位模块和第二输出复位模块；
所述第一输出复位模块分别与第一复位控制时钟信号端、所述第一驱动输出端和第一电压端电连接，用于在所述第一复位控制时钟信号端提供的第一复位控制时钟信号的控制下，控制所述第一驱动输出端与所述第一电压端之间连通；
所述第二输出复位模块分别与第二复位控制时钟信号端、所述第二驱动输出端和第一电压端电连接，用于在所述第二复位控制时钟信号端提供的第二复位控制时钟信号的控制下，控制所述第二驱动输出端与所述第一电压端之间连通。
在本公开至少一实施例中，所述驱动电路还可以包括第一输出复位模块和第二输出复位模块，第一输出复位模块可以在第一复位控制时钟信号的控制下，对所述第一驱动输出端提供的第一栅极驱动信号进行复位，第二输出复位模块可以在第二复位控制时钟信号的控制下，对所述第二驱动输出端提供的第二栅极驱动信号进行复位。
如图8所示，在图7所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还可以包括第一输出复位模块81和第二输出复位模块82；
所述第一输出复位模块81分别与第一复位控制时钟信号端CK+a、所述第一驱动输出端Gn和第一电压端V1电连接，用于在所述第一复位控制时钟信号端CK+a提供的第一复位控制时钟信号的控制下，控制所述第一驱动输出端Gn与所述第一电压端V1之间连通；
所述第二输出复位模块82分别与第二复位控制时钟信号端CK+a+1、所 述第二驱动输出端Gn+1和第一电压端V1电连接，用于在所述第二复位控制时钟信号端CK+a+1提供的第二复位控制时钟信号的控制下，控制所述第二驱动输出端Gn+1与所述第一电压端V1之间连通。
如图9所示，在图7所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还可以包括第一输出下拉模块91和第二输出下拉模块92；
所述第一输出下拉模块91分别与所述第一下拉节点NB1、所述第一驱动输出端Gn和所述第一电压端V1电连接，用于在所述第一下拉节点NB1的电位的控制下，控制所述第一驱动输出端Gn与所述第一电压端V1之间连通；
所述第二输出下拉模块92分别与所述第一下拉节点NB1、所述第二驱动输出端Gn+1和所述第一电压端V1电连接，用于在所述第一下拉节点NB1的电位的控制下，控制所述第二驱动输出端Gn+1与所述第一电压端V1之间连通。
可选的，所述第一输出模块包括第一输出晶体管和第一电容，所述第二输出模块包括第二输出晶体管和第二电容；
所述第一输出晶体管的控制极与所述上拉节点电连接，所述第一输出晶体管的第一极与第一输出时钟信号端电连接，所述第一输出晶体管的第二极与所述第一驱动输出端电连接；
所述第一电容的第一端与所述上拉节点电连接，所述第一电容的第二端与所述第一驱动输出端电连接；
所述第二输出晶体管的控制极与所述上拉节点电连接，所述第二输出晶体管的第一极与第二输出时钟信号端电连接，所述第二输出晶体管的第二极与所述第二驱动输出端电连接；
所述第二电容的第一端与所述上拉节点电连接，所述第二电容的第二端与所述第二驱动输出端电连接。
可选的，所述上拉模块包括第一上拉晶体管和第二上拉晶体管；
所述第一上拉晶体管的控制极与所述第一下拉节点电连接，所述第一上拉晶体管的第一极与所述上拉节点电连接，所述第一上拉晶体管的第二极与第一电压端电连接；
所述第二上拉晶体管的控制极与所述上拉复位端电连接，所述第二上拉晶体管的第一极与所述上拉节点电连接，所述第二上拉晶体管的第二极与第一电压端电连接；
所述输入模块包括输入晶体管；
所述输入晶体管的控制极与所述输入端电连接，所述输入晶体管的第一极与所述输入端或第二电压端电连接，所述输入晶体管的第二极与所述上拉节点电连接。
在本公开至少一实施例中，所述第二电压端可以为高电压端，但不以此为限。
可选的，所述第一下拉模块包括第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；
所述第一下拉晶体管的控制极与所述第一下拉控制端电连接，所述第一下拉晶体管的第一极与所述第一下拉控制端或第二电压端电连接，所述第一下拉晶体管的第二极与所述第一下拉节点电连接；
所述第二下拉晶体管的控制极与所述上拉节点电连接，所述第二下拉晶体管的第一极与所述第一下拉节点电连接，所述第二下拉晶体管的第二极与第一电压端电连接；
所述第三下拉晶体管的控制极与所述输入端电连接，所述第三下拉晶体管的第一极与所述第一下拉节点电连接，所述第三下拉晶体管的第二极与第一电压端电连接。
可选的，所述第一下拉控制端为第一下拉控制时钟信号端；所述第一下拉模块还包括第四下拉晶体管；
所述第四下拉晶体管的控制极与所述第二下拉控制时钟信号端电连接，所述第四下拉晶体管的第一极与所述第一下拉节点电连接，所述第四下拉晶体管的第二极与第一电压端电连接。
可选的，所述第一输出下拉模块包括第一输出下拉晶体管，所述第二输出下拉模块包括第二输出下拉晶体管；
所述第一输出下拉晶体管的控制极与所述第一下拉节点电连接，所述第一输出下拉晶体管的第一极与所述第一驱动输出端电连接，所述第一输出下 拉晶体管的第二极与所述第一电压端电连接；
所述第二输出下拉晶体管的控制极与所述第一下拉节点电连接，所述第二输出下拉晶体管的第一极与所述第二驱动输出端电连接，所述第二输出下拉晶体管的第二极与所述第一电压端电连接。
可选的，所述第一输出复位模块包括第一输出复位晶体管，所述第二输出复位模块包括第二输出复位晶体管；
所述第一输出复位晶体管的控制极与所述第一复位控制时钟信号端电连接，所述第一输出复位晶体管的第一极与所述第一驱动输出端电连接，所述第一输出复位晶体管的第二极与所述第一电压端电连接；
所述第二输出复位晶体管的控制极与所述第二复位控制时钟信号端电连接，所述第二输出复位晶体管的第一极与所述第二驱动输出端电连接，所述第二输出复位晶体管的第二极与所述第一电压端电连接。
可选的，所述帧后复位模块包括第一复位晶体管、第二复位晶体管、第三复位晶体管和第四复位晶体管；
所述第一复位晶体管的控制极与所述帧后复位控制端电连接，所述第一复位晶体管的第一极与所述上拉节点电连接，所述第一复位晶体管的第二极与所述第一电压端电连接；
所述第二复位晶体管的控制极与所述帧后复位控制端电连接，所述第二复位晶体管的第一极与所述第一驱动输出端电连接，所述第二复位晶体管的第二极与所述第一电压端电连接；
所述第三复位晶体管的控制极与所述帧后复位控制端电连接，所述第三复位晶体管的第一极与所述第二驱动输出端电连接，所述第三复位晶体管的第二极与所述第一电压端电连接；
所述第四复位晶体管的控制极与所述帧后复位控制端电连接，所述第四复位晶体管的第一极与所述第一下拉节点电连接，所述第四复位晶体管的第二极与所述第一电压端电连接。
可选的，所述帧前复位模块包括帧前复位晶体管；
所述帧前复位晶体管的控制极与所述帧前复位控制端电连接，所述帧前复位晶体管的第一极与所述上拉节点电连接，所述帧前复位晶体管的第二极 与所述第一电压端电连接。
如图10所示，在图8所示的驱动电路的至少一实施例的基础上，
所述第一输出模块13包括第一输出晶体管M10和第一电容C1，所述第二输出模块14包括第二输出晶体管M16和第二电容C2；
所述第一输出晶体管M10的栅极与所述上拉节点NB电连接，所述第一输出晶体管M10的源极与第一输出时钟信号端CK电连接，所述第一输出晶体管M10的漏极与所述第一驱动输出端Gn电连接；
所述第一电容C1的第一端与所述上拉节点NA电连接，所述第一电容C1的第二端与所述第一驱动输出端Gn电连接；
所述第二输出晶体管M16的栅极与所述上拉节点NA电连接，所述第二输出晶体管M16的源极与第二输出时钟信号端CK+1电连接，所述第二输出晶体管M16的漏极与所述第二驱动输出端Gn+1电连接；
所述第二电容C2的第一端与所述上拉节点NA电连接，所述第二电容C2的第二端与所述第二驱动输出端Gn+1电连接；
所述上拉模块12包括第一上拉晶体管M8和第二上拉晶体管M9；
所述第一上拉晶体管M8的栅极与所述第一下拉节点NB1电连接，所述第一上拉晶体管M8的源极与所述上拉节点NA电连接，所述第一上拉晶体管M8的漏极与低电压端VSS电连接；
所述第二上拉晶体管M9的栅极与所述上拉复位端Gn+b电连接，所述第二上拉晶体管M9的源极与所述上拉节点NA电连接，所述第二上拉晶体管M9的漏极与所述低电压端VSS电连接；
所述输入模块11包括输入晶体管M1；
所述输入晶体管M1的栅极与所述输入端Gn-1电连接，所述输入晶体管M1的源极与所述输入端Gn-1电连接，所述输入晶体管M1的漏极与所述上拉节点NA电连接；
所述第一下拉模块21包括第一下拉晶体管M5、第二下拉晶体管M6、第三下拉晶体管M7和第四下拉晶体管M3；
所述第一下拉晶体管M5的栅极与所述第一下拉控制时钟信号端CK-a/2电连接，所述第一下拉晶体管M5的源极与所述第一下拉控制时钟信号端 CK-a/2电连接，所述第一下拉晶体管M5的漏极与所述第一下拉节点NB1电连接；
所述第二下拉晶体管M6的栅极与所述上拉节点NA电连接，所述第二下拉晶体管M6的源极与所述第一下拉节点NB1电连接，所述第二下拉晶体管M6的漏极与所述低电压端VSS电连接；
所述第三下拉晶体管M7的栅极与所述输入端Gn-a电连接，所述第三下拉晶体管M7的源极与所述第一下拉节点NB1电连接，所述第三下拉晶体管M7的漏极与所述低电压端VSS电连接；
所述第四下拉晶体管M3的栅极与所述第二下拉控制时钟信号端CK+a/2电连接，所述第四下拉晶体管M3的源极与所述第一下拉节点NB1电连接，所述第四下拉晶体管M3的漏极与所述低电压端VSS电连接；
所述第一输出复位模块81包括第一输出复位晶体管M13，所述第二输出复位模块82包括第二输出复位晶体管M18；
所述第一输出复位晶体管M13的栅极与所述第一复位控制时钟信号端CK+a电连接，所述第一输出复位晶体管M13的源极与所述第一驱动输出端Gn电连接，所述第一输出复位晶体管M13的漏极与所述低电压端VSS电连接；
所述第二输出复位晶体管M18的栅极与所述第二复位控制时钟信号端CK+a+1电连接，所述第二输出复位晶体管M18的源极与所述第二驱动输出端Gn+1电连接，所述第二输出复位晶体管M18的漏极与所述低电压端VSS电连接；
所述帧后复位模块61包括第一复位晶体管M2、第二复位晶体管M12、第三复位晶体管M17和第四复位晶体管M3’；
所述第一复位晶体管M2的栅极与所述帧后复位控制端CLR电连接，所述第一复位晶体管M2的源极与所述上拉节点NA电连接，所述第一复位晶体管的第二极与所述第一电压端电连接；
所述第二复位晶体管M12的栅极与所述帧后复位控制端CLR电连接，所述第二复位晶体管M12的源极与所述第一驱动输出端Gn电连接，所述第二复位晶体管M12的漏极与所述低电压端VSS电连接；
所述第三复位晶体管M17的栅极与所述帧后复位控制端CLR电连接，所述第三复位晶体管M17的源极与所述第二驱动输出端Gn+1电连接，所述第三复位晶体管M17的漏极与所述低电压端VSS电连接；
所述第四复位晶体管M3’的栅极与所述帧后复位控制端CLR电连接，所述第四复位晶体管M3’的源极与所述第一下拉节点NB1电连接，所述第四复位晶体管M3’的漏极与所述低电压端VSS电连接；
所述帧前复位模块71包括帧前复位晶体管M2’；
所述帧前复位晶体管M2’的栅极与所述帧前复位控制端STV电连接，所述帧前复位晶体管M2’的源极与所述上拉节点NA电连接，所述帧前复位晶体管M2’的漏极与所述低电压端VSS电连接。
在图10所示的驱动电路的至少一实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。
在图10所示的驱动电路的至少一实施例中，第一下拉控制端为第一下拉控制时钟信号端CK-a/2，但不以此为限。
在图10所示的驱动电路的至少一实施例中，第一电压端为低电压端VSS，但不以此为限。
在图10所示的驱动电路的至少一实施例中，M1的栅极和M1的源极都与输入端Gn-a电连接，但是在实际操作时，M1的源极可以替换为与高电压端电连接，并不以此为限。
如图11所示，本公开如图10所示的驱动电路的至少一实施例在工作时，显示周期可以包括先后设置的输入阶段S1、输出阶段S2和复位阶段S3；
在输入阶段S1，Gn-a输出高电压信号，CK提供低电压信号，CK+1提供低电压信号，M1开启，以将NA的电位拉高为高电压，M7导通，以将NB的电位拉低为低电压；M10和M16打开，以使得Gn与CK之间连通，Gn+1与CK+1之间连通，Gn和Gn+1都输出低电压信号；
在输入阶段S1，CK+a输出高电压信号，M13打开，Gn与低电压端VSS之间连通；
在输出阶段S2，Gn-1输出低电压信号，M1关断；
在所述输出阶段S2开始时，CK提供的第一输出时钟信号的电位由低电 压跳变为高电压，C1自举拉升NA的电位；
在所述输出阶段S2开始一段时间后，CK+1提供的第二输出时钟信号的电位由低电压跳变为高电压，C2再次自举拉升NA的电位；
在所述输出阶段S2，再过一段时间，CK提供的第一输出时钟信号的电位由高电压跳变为低电压，C1相应拉低NA的电位；
在所述输出阶段S2，再过一段时间，CK+1提供的第二输出时钟信号的电位由高电压跳变为低电压，C2相应拉低NA的电位；
在所述输出阶段S2，M10和M16都打开，Gn与CK之间连通，Gn+1与CK+1之间连通；
在所述输出阶段S2，当CK输出高电压信号时，Gn输出高电压信号，当CK+1输出高电压信号时，Gn+1输出高电压信号；
在所述输入阶段S1和所述输出阶段S2，在NA的电位的控制下，M6打开，以将NB1的电位拉低；
在所述输入阶段S1和所述输出阶段S2，当CK+a/2输出高电压信号时，M3打开，以将NB1的电位拉低；
在复位阶段S3开始时，CK+a输出高电压信号，M13打开，控制Gn与低电压端VSS之间连通；
在复位阶段S3，当CK+a+1输出高电压信号时，M18打开，控制Gn+1与低电压端VSS之间连通；
在复位阶段S3，当Gn+b输出高电压信号时，M9打开，以控制NA与低电压端VSS之间连通，以将NA的电位拉低为低电压；
在复位阶段S3，当CK-a/2输出高电压信号，CK+a/2输出低电压信号时，NA的电位为低电压，M5打开，M6关断，M3关断，NB的电位为高电压，以使得M8打开，将NA的电位拉低。
本公开如图10所示的驱动电路的至少一实施例在工作时，在一帧显示时间结束之后，CLR提供高电压信号，M2、M17、M12和M3’都打开，以控制NA与低电压端VSS之间连通，控制Gn与低电压端VSS之间连通，控制Gn+1与低电压端VSS之间连通，控制NB1与低电压端VSS之间连通，对NA的电位、Gn输出的第一栅极驱动信号、Gn+1输出的第二栅极驱动信号和NB1 的电位进行复位；
在一帧显示时间开始前，STV提供高电压信号，M2’打开，以使得NA与低电压端VSS之间连通，对NA的电位进行复位。
如图12所示，在图10所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还可以包括第一输出下拉模块91和第二输出下拉模块92；
所述第一输出下拉模块91包括第一输出下拉晶体管M13A，所述第二输出下拉模块92包括第二输出下拉晶体管M18B；
所述第一输出下拉晶体管M13A的栅极与所述第一下拉节点NB1电连接，所述第一输出下拉晶体管M13A的源极与所述第一驱动输出端Gn电连接，所述第一输出下拉晶体管M1A的漏极与所述低电压端VSS电连接；
所述第二输出下拉晶体管M18B的栅极与所述第一下拉节点NB1电连接，所述第二输出下拉晶体管M18B的源极与所述第二驱动输出端Gn+1电连接，所述第二输出下拉晶体管M18B的漏极与所述低电压端VSS电连接。
在图12所示的驱动电路的至少一实施例中，M13和M18可以为n型薄膜晶体管，但不以此为限。
在图12所示的驱动电路的至少一实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。
在图12所示的驱动电路的至少一实施例中，第一下拉控制端为第一下拉控制时钟信号端CK-a/2，但不以此为限。
在图12所示的驱动电路的至少一实施例中，第一电压端为低电压端VSS，但不以此为限。
本公开如图12所示的驱动电路的至少一实施例在工作时，当NB1的电位为高电压时，M13和M18都打开，以使得Gn和Gn+1都输出低电压信号。
在本公开至少一实施例中，所述的驱动电路还可以包括第三输出模块；
所述第三输出模块与所述上拉节点、第三驱动输出端和第三输出时钟信号端电连接，用于在所述上拉节点的电位的控制下，控制所述第三驱动输出端与所述第三输出时钟信号端之间连通，控制所述第三驱动输出端输出第三栅极驱动信号。
在具体实施时，所述第一输出模块、所述第二输出模块和所述第三输出模块共用所述上拉节点，在所述上拉节点的电位的控制下，分别控制所述第一驱动输出端输出的第一栅极驱动信号、第二驱动输出端输出的第二栅极驱动信号、第三驱动输出端输出的第三栅极驱动信号，可以在实现三级栅极驱动信号输出的同时，减少采用的晶体管的数目，利于实现窄边框。
本公开至少一实施例所述的驱动电路还可以包括第三输出复位模块；
所述第三输出复位模块包括第三输出复位晶体管；
所述第三输出复位晶体管的控制极与所述第三复位控制时钟信号端电连接，所述第三输出下拉晶体管的第一极与所述第三驱动输出端电连接，所述第三输出下拉晶体管的第二极与所述第一电压端电连接。
在具体实施时，本公开至少一实施例所述的驱动电路可以通过第三输出复位模块，在第三复位控制时钟信号的控制下，对所述第三驱动输出端输出的第三栅极驱动信号的电位进行复位。
本公开至少一实施例所述的驱动电路还可以包括帧后复位模块；
所述帧后复位模块分别与帧后复位控制端、所述第三驱动输出端和第一电压端电连接，用于在所述帧后复位控制端提供的帧后复位控制信号的控制下，控制所述第三驱动输出端与所述第一电压端之间连通。
在具体实施时，在一帧显示时间结束后，所述帧后复位控制端在帧后复位控制信号的控制下，控制所述第三驱动输出端与所述第一电压端之间连通，以对第三驱动输出端输出的第三栅极驱动信号的电位进行复位。
如图13所示，在图8所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还可以包括第三输出模块131和第三输出复位模块132；
所述第三输出模块131与所述上拉节点NA、第三驱动输出端Gn-1和第三输出时钟信号端CK-1电连接，用于在所述上拉节点NA的电位的控制下，控制所述第三驱动输出端Gn-1与所述第三输出时钟信号端CK-1之间连通，控制所述第三驱动输出端Gn-1输出第三栅极驱动信号；
所述第三输出复位模块132分别与第三复位控制时钟信号端CK+a-1、所述第三驱动输出端Gn-1和所述第一电压端V1电连接，用于在所述第三复位 控制时钟信号端CK+a-1提供的第三复位控制时钟信号的控制下，控制所述第三驱动输出端Gn-1与所述第一电压端V1之间连通；
所述帧后复位模块61还与所述第三驱动输出端Gn-1电连接，用于在所述帧后复位控制端CLR提供的帧后复位控制信号的控制下，控制所述第三驱动输出端Gn-1与所述第一电压端V1之间连通。
可选的，所述第三输出模块包括第三输出晶体管；
所述第三输出晶体管的控制极与所述上拉节点电连接，所述第三输出晶体管的第一极与所述第三输出时钟信号端电连接，所述第三输出晶体管的第二极与所述第三驱动输出端电连接。
可选的，所述第三输出复位模块包括第三输出复位晶体管；
所述第三输出复位晶体管的控制极与所述第三复位控制时钟信号端电连接，所述第三输出下拉晶体管的第一极与所述第三驱动输出端电连接，所述第三输出下拉晶体管的第二极与所述第一电压端电连接。可选的，所述帧后复位模块还包括第五复位晶体管；
所述第五复位晶体管的控制极与所述帧后复位控制端电连接，所述第五复位晶体管的第一极与所述第三驱动输出端电连接，所述第五复位晶体管的第二极与所述第一电压端电连接。
如图14所示，在图10所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还包括第三输出模块131和第三输出复位模块132；
所述第三输出模块131包括第三输出晶体管M19和第三电容C3，所述第三输出复位模块132包括第三输出复位晶体管M21，所述帧后复位模块61还包括第五复位晶体管M20；
所述第三输出晶体管M19的栅极与所述上拉节点NA电连接，所述第三输出晶体管M19的源极与所述第三输出时钟信号端CK-1电连接，所述第三输出晶体管M19的漏极与所述第三驱动输出端Gn-1电连接；
所述第三电容C3的第一端与所述上拉节点NA电连接，所述第三电容C3的第二端与所述第三驱动输出端Gn-1电连接；
所述第三输出复位晶体管M21的栅极与所述第三复位控制时钟信号端 CK+a-1电连接，所述第三输出下拉晶体管M21的源极与所述第三驱动输出端Gn-1电连接，所述第三输出下拉晶体管M21的漏极与所述低电压端VSS电连接；
所述第五复位晶体管M20的栅极与所述帧后复位控制端CLR电连接，所述第五复位晶体管M20的源极与所述第三驱动输出端Gn-1电连接，所述第五复位晶体管M20的漏极与所述低电压端VSS电连接。
在图14所示的驱动电路的至少一实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。
在图14所示的驱动电路的至少一实施例中，第一电压端为低电压端VSS，但不以此为限。
在图14所示的驱动电路的至少一实施例中，第一下拉控制端为第一下拉控制时钟信号端CK-a/2，但不以此为限。
如图15所示，本公开如图14所示的驱动电路的至少一实施例在工作时，显示周期可以包括先后设置的输入阶段S1、输出阶段S2和复位阶段S3；
在输入阶段S1，Gn-a输出高电压信号，CK提供低电压信号，CK+1提供低电压信号，CK-1提供低电压信号，M1开启，以将NA的电位拉高为高电压，M7导通，以将NB的电位拉低为低电压；M10、M16和M19打开，以使得Gn与CK之间连通，Gn+1与CK+1之间连通，Gn-1与CK-1之间连通，Gn、Gn+1和Gn-1都输出低电压信号；
在输入阶段S1，CK+a输出高电压信号，M13打开，Gn与低电压端VSS之间连通；
在输出阶段S2，Gn-1输出低电压信号，M1关断；
在所述输出阶段S2开始时，CK-1提供的第三输出时钟信号的电位由低电压跳变为高电压，C3自举拉升NA的电位；
在所述输出阶段S2开始一段时间后，CK提供的第一输出时钟信号的电位由低电压跳变为高电压，C1再次自举拉升NA的电位；
在所述输出阶段S2，再过一段时间，CK+1提供的第二输出时钟信号的电位由低电压跳变为高电压，C2再次自举拉升NA的电位；
在所述输出阶段S2，再过一段时间，CK-1提供的第三输出时钟信号的 电位由高电压跳变为低电压，C3相应拉低NA的电位；
在所述输出阶段S2，再过一段时间，CK提供的第一输出时钟信号的电位由高电压跳变为低电压，C1相应拉低NA的电位；
在所述输出阶段S2，再过一段时间，CK+1提供的第二输出时钟信号的电位由高电压跳变为低电压，C2相应拉低NA的电位；
在所述输出阶段S2，M10、M16和M19都打开，Gn与CK之间连通，Gn+1与CK+1之间连通，Gn-1与CK-1之间连通；
在所述输出阶段S2，当CK输出高电压信号时，Gn输出高电压信号，当CK+1输出高电压信号时，Gn+1输出高电压信号，当CK-1输出高电压信号时，Gn-1输出高电压信号；
在所述输入阶段S1和所述输出阶段S2，在NA的电位的控制下，M6打开，以将NB1的电位拉低；
在所述输入阶段S1和所述输出阶段S2，当CK+a/2输出高电压信号时，M3打开，以将NB1的电位拉低；
在复位阶段S3开始时，CK+a输出高电压信号，M13打开，控制Gn与低电压端VSS之间连通；
在复位阶段S3，当CK+a+1输出高电压信号时，M18打开，控制Gn+1与低电压端VSS之间连通；
在复位阶段S3，当CK+a-1输出高电压信号时，M21打开，控制Gn-1与低电压端VSS之间连通；
在复位阶段S3，当Gn+b输出高电压信号时，M9打开，以控制NA与低电压端VSS之间连通，以将NA的电位拉低为低电压；
在复位阶段S3，当CK-a/2输出高电压信号，CK+a/2输出低电压信号时，NA的电位为低电压，M5打开，M6关断，M3关断，NB的电位为高电压，以使得M8打开，将NA的电位拉低。
本公开如图14所示的驱动电路的至少一实施例在工作时，在一帧显示时间结束之后，CLR提供高电压信号，M2、M20、M17、M12和M3’都打开，以控制NA与低电压端VSS之间连通，控制Gn与低电压端VSS之间连通，控制Gn+1与低电压端VSS之间连通，控制Gn-1与低电压端VSS之间连通， 控制NB1与低电压端VSS之间连通，对NA的电位、Gn输出的第一栅极驱动信号、Gn+1输出的第二栅极驱动信号、Gn-1输出的第三栅极驱动信号和NB1的电位进行复位；
在一帧显示时间开始前，STV提供高电压信号，M2’打开，以使得NA与低电压端VSS之间连通，对NA的电位进行复位。
在本公开至少一实施例中，所述的驱动电路还可以包括第二下拉节点和第二下拉模块；所述第一下拉控制端为第一控制电压端；所述第一控制电压端用于提供第一控制电压；
所述第二下拉模块分别与所述第二下拉节点、所述上拉节点、所述输入端、第二控制电压端和所述第一电压端电连接，用于在所述上拉节点的电位的控制下，控制所述第二下拉节点与所述第一电压端之间连通，在所述第二控制电压端提供的第二控制电压的控制下，控制所述第二下拉节点的电位，并在所述输入端提供的输入信号的控制下，控制所述第二下拉节点与所述第一电压端之间连通。
在具体实施时，本公开至少一实施例所述的驱动电路可以采用两个下拉节点，第一下拉模块控制第一下拉节点的电位，第二下拉模块控制第二下拉节点的电位，第一下拉节点的电位和第二下拉节点的电位交替为高电压，以控制栅极与第一下拉节点电连接的晶体管，以及，栅极与第二下拉节点电连接的晶体管交替工作，减轻如上各晶体管的特性漂移现象，提升驱动电路工作稳定性。
在本公开至少一实施例中，每隔预定时间，第一控制电压端、第二控制电压端交替提供高电压信号；当所述第一控制电压端提供高电压信号时，所述第二控制电压端提供低电压信号；当所述第二控制电压端提供高电压信号时，所述第一控制电压端提供低电压信号。
可选的，所述第二下拉模块包括第五下拉晶体管、第六下拉晶体管和第七下拉晶体管；
所述第五下拉晶体管的控制极与所述第二控制电压端电连接，所述第五下拉晶体管的第一极与所述第二控制电压端或第二电压端电连接，所述第五下拉晶体管的第二极与所述第二下拉节点电连接；
所述第六下拉晶体管的控制极与所述上拉节点电连接，所述第六下拉晶体管的第一极与所述第二下拉节点电连接，所述第六下拉晶体管的第二极与第一电压端电连接；
所述第七下拉晶体管的控制极与所述输入端电连接，所述第七下拉晶体管的第一极与所述第二下拉节点电连接，所述第七下拉晶体管的第二极与第一电压端电连接。
本公开至少一实施例所述的驱动电路还可以包括第二下拉节点；
所述第一输出下拉模块还与所述第二下拉节点电连接，用于在所述第二下拉节点的电位的控制下，控制所述第一驱动输出端与所述第一电压端之间连通；
所述第二输出下拉模块还与所述第二下拉节点电连接，用于在所述第二下拉节点的电位的控制下，控制所述第二驱动输出端与所述第一电压端之间连通。
在具体实施时，当所述驱动电路还包括第二下拉节点时，所述第一输出下拉模块还在第二下拉节点的电位的控制下，对所述第一驱动输出端输出的第一栅极驱动信号的电位进行复位，所述第二输出下拉模块还在第二下拉节点的电位的控制下，对所述第二驱动输出端输出的第二栅极驱动信号的电位进行复位。
在本公开至少一实施例中，所述的驱动电路还可以包括第二下拉节点；
所述上拉模块还与所述第二下拉节点电连接，用于在所述第二下拉节点的电位的控制下，控制所述上拉节点与所述第一电压端之间连通。
在具体实施时，当所述驱动电路还包括第二下拉节点时，所述上拉模块还在所述第二下拉节点的电位的控制下，对所述上拉节点的电位进行复位。
本公开至少一实施例所述的驱动电路还可以包括第二下拉节点；
所述帧后复位模块还与所述第二下拉节点电连接，用于在所述帧后复位控制信号的控制下，控制所述第二下拉节点与所述第一电压端之间连通。
在具体实施时，当所述驱动电路还包括第二下拉节点时，在一帧显示时间结束之后，所述帧后复位模块还在所述帧后复位控制信号的控制下，对所述第二下拉节点的电位进行复位。
图16所示的驱动电路的至少一实施例与图9所示的至少一实施例的区别如下：所述第一下拉控制端为第一控制电压端LC1，所述第一控制电压端用于提供第一控制电压；所述第一下拉模块21不与第二下拉控制时钟信号端CK+a/2电连接；
所述第一下拉模块21与第一控制电压端LC1电连接，用于在所述第一控制电压端LC1提供的第一控制电压的控制下，控制所述第一下拉节点NB1的电位；
本公开至少一实施例所述的驱动电路还可以包括第二下拉节点NB2和第二下拉模块151；
所述第二下拉模块151分别与所述第二下拉节点NB2、所述上拉节点NA、所述输入端Gn-a、第二控制电压端LC2和所述第一电压端V1电连接，用于在所述上拉节点NA的电位的控制下，控制所述第二下拉节点NB2与所述第一电压端V1之间连通，在所述第二控制电压端LC2提供的第二控制电压的控制下，控制所述第二下拉节点NB2的电位，并在所述输入端Gn-a提供的输入信号的控制下，控制所述第二下拉节点NB2与所述第一电压端V1之间连通；
所述第一输出下拉模块91还与所述第二下拉节点NB2电连接，用于在所述第二下拉节点NB2的电位的控制下，控制所述第一驱动输出端Gn与所述第一电压端V1之间连通；
所述第二输出下拉模块92还与所述第二下拉节点NB2电连接，用于在所述第二下拉节点NB2的电位的控制下，控制所述第二驱动输出端Gn+1与所述第一电压端V1之间连通；
所述上拉模块12还与所述第二下拉节点NB2电连接，用于在所述第二下拉节点NB2的电位的控制下，控制所述上拉节点NA与所述第一电压端V1之间连通；
所述帧后复位模块61还与所述第二下拉节点NB2电连接，用于在所述帧后复位控制信号的控制下，控制所述第二下拉节点NB2与所述第一电压端V1之间连通。
可选的，所述第一输出下拉模块还包括第三输出下拉晶体管，所述第二 输出下拉模块还包括第四输出下拉晶体管；所述第三输出下拉晶体管的控制极与所述第二下拉节点电连接，所述第三输出下拉晶体管的第一极与所述第一驱动输出端电连接，所述第三输出下拉晶体管的第二极与所述第一电压端电连接；
所述第四输出下拉晶体管的控制极与所述第二下拉节点电连接，所述第四输出下拉晶体管的第一极与所述第二驱动输出端电连接，所述第四输出下拉晶体管的第二极与所述第一电压端电连接。
可选的，所述上拉模块还包括第三上拉晶体管；
所述第三上拉晶体管的控制极与所述第二下拉节点电连接，所述第三上拉晶体管的第一极与所述上拉节点电连接，所述第三上拉晶体管的第二极与第一电压端电连接。
可选的，所述帧后复位模块还包括第六复位晶体管；
所述第六复位晶体管的控制极与所述帧后复位控制端电连接，所述第六复位晶体管的第一极与所述第二下拉节点电连接，所述第六复位晶体管的第二极与所述第一电压端电连接。
如图17所示，在图16所示的驱动电路的至少一实施例的基础上，
所述第一输出模块13包括第一输出晶体管M10和第一电容C1，所述第二输出模块14包括第二输出晶体管M16和第二电容C2；
所述第一输出晶体管M10的栅极与所述上拉节点NB电连接，所述第一输出晶体管M10的源极与第一输出时钟信号端CK电连接，所述第一输出晶体管M10的漏极与所述第一驱动输出端Gn电连接；
所述第一电容C1的第一端与所述上拉节点NA电连接，所述第一电容C1的第二端与所述第一驱动输出端Gn电连接；
所述第二输出晶体管M16的栅极与所述上拉节点NA电连接，所述第二输出晶体管M16的源极与第二输出时钟信号端CK+1电连接，所述第二输出晶体管M16的漏极与所述第二驱动输出端Gn+1电连接；
所述第二电容C2的第一端与所述上拉节点NA电连接，所述第二电容C2的第二端与所述第二驱动输出端Gn+1电连接；
所述上拉模块包括第一上拉晶体管M8A、第二上拉晶体管M9和第三上 拉晶体管M8B；
所述第一上拉晶体管M8A的栅极与所述第一下拉节点NB1电连接，所述第一上拉晶体管M8A的源极与所述上拉节点NA电连接，所述第一上拉晶体管M8A的漏极与低电压端VSS电连接；
所述第二上拉晶体管M9的栅极与所述上拉复位端Gn+b电连接，所述第二上拉晶体管M9的源极与所述上拉节点NA电连接，所述第二上拉晶体管M9的漏极与所述低电压端VSS电连接；
所述第三上拉晶体管M8B的栅极与所述第二下拉节点NB2电连接，所述第三上拉晶体管M8B的源极与所述上拉节点NA电连接，所述第三上拉晶体管M8B的漏极与低电压端VSS电连接；
所述输入模块11包括输入晶体管M1；
所述输入晶体管M1的栅极与所述输入端Gn-1电连接，所述输入晶体管M1的源极与所述输入端Gn-1电连接，所述输入晶体管M1的漏极与所述上拉节点NA电连接；
所述第一下拉模块21包括第一下拉晶体管M5A、第二下拉晶体管M6A和第三下拉晶体管M7A；
所述第一下拉晶体管M5A的栅极与所述第一控制电压端LC1电连接，所述第一下拉晶体管M5A的源极与所述第一控制电压端LC1电连接，所述第一下拉晶体管M5A的漏极与所述第一下拉节点NB1电连接；
所述第二下拉晶体管M6A的栅极与所述上拉节点NA电连接，所述第二下拉晶体管M6A的源极与所述第一下拉节点NB1电连接，所述第二下拉晶体管M6A的漏极与所述低电压端VSS电连接；
所述第三下拉晶体管M7A的栅极与所述输入端Gn-a电连接，所述第三下拉晶体管M7A的源极与所述第一下拉节点NB1电连接，所述第三下拉晶体管M7A的漏极与所述低电压端VSS电连接；
所述第二下拉模块151包括第五下拉晶体管M5B、第六下拉晶体管M6B和第七下拉晶体管M7B；
所述第五下拉晶体管M5B的栅极与所述第二控制电压端LC2电连接，所述第五下拉晶体管M5B的源极与所述第二控制电压端LC2电连接，所述 第五下拉晶体管M5B的漏极与所述第二下拉节点NB2电连接；
所述第六下拉晶体管M6B的栅极与所述上拉节点NA电连接，所述第六下拉晶体管M6B的源极与所述第二下拉节点NB2电连接，所述第六下拉晶体管M6B的漏极与所述低电压端VSS电连接；
所述第七下拉晶体管M7B的栅极与所述输入端Gn-a电连接，所述第七下拉晶体管M7B的源极与所述第二下拉节点NB2电连接，所述第七下拉晶体管M7B的漏极与所述低电压端VSS电连接；
所述第一输出下拉模块包括第一输出下拉晶体管M13A，所述第二输出下拉模块包括第二输出下拉晶体管M18A；
所述第一输出下拉晶体管M13A的栅极与所述第一下拉节点NB1电连接，所述第一输出下拉晶体管M13A的源极与所述第一驱动输出端Gn电连接，所述第一输出下拉晶体管M13A的漏极与所述低电压端VSS电连接；
所述第二输出下拉晶体管M18A的栅极与所述第一下拉节点NB1电连接，所述第二输出下拉晶体管M18A的源极与所述第二驱动输出端Gn+1电连接，所述第二输出下拉晶体管M18A的漏极与所述低电压端VSS电连接；
所述帧后复位模块61包括第一复位晶体管M2、第二复位晶体管M12和第三复位晶体管M17；
所述第一复位晶体管M2的栅极与所述帧后复位控制端CLR电连接，所述第一复位晶体管M2的源极与所述上拉节点NA电连接，所述第一复位晶体管的第二极与所述第一电压端电连接；
所述第二复位晶体管M12的栅极与所述帧后复位控制端CLR电连接，所述第二复位晶体管M12的源极与所述第一驱动输出端Gn电连接，所述第二复位晶体管M12的漏极与所述低电压端VSS电连接；
所述第三复位晶体管M17的栅极与所述帧后复位控制端CLR电连接，所述第三复位晶体管M17的源极与所述第二驱动输出端Gn+1电连接，所述第三复位晶体管M17的漏极与所述低电压端VSS电连接；
所述帧前复位模块71包括帧前复位晶体管M2’；
所述帧前复位晶体管M2’的栅极与所述帧前复位控制端STV电连接，所述帧前复位晶体管M2’的源极与所述上拉节点NA电连接，所述帧前复位晶 体管M2’的漏极与所述低电压端VSS电连接；
所述第一输出下拉模块还包括第三输出下拉晶体管M13B，所述第二输出下拉模块还包括第四输出下拉晶体管M18B；
所述第三输出下拉晶体管M13B的栅极与所述第二下拉节点NB2电连接，所述第三输出下拉晶体管M13B的源极与所述第一驱动输出端Gn电连接，所述第三输出下拉晶体管M13B的漏极与所述低电压端VSS电连接；
所述第四输出下拉晶体管M18B的栅极与所述第二下拉节点NB2电连接，所述第四输出下拉晶体管M18B的源极与所述第二驱动输出端Gn+1电连接，所述第四输出下拉晶体管M18B的漏极与所述低电压端VSS电连接。
在图17所示的驱动电路的至少一实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。
在图17所示的驱动电路的至少一实施例中，第一电压端为低电压端VSS，但不以此为限。
在图17所示的驱动电路的至少一实施例中，所述第一下拉控制端为第一控制电压端LC1，但不以此为限。
在图17所示的驱动电路的至少一实施例中，M5A、M6A和M7A组成一个反相器，和M8A、M13A和M18A一起组成一个下拉维持模块(负责降噪)；M5B、M6B和M7B组成另一个反相器，和M8B、M13B和M18B一起组成另一个下拉维持模块(负责降噪)；两路下拉维持模块交替工作，以在复位阶段，控制NA的电位为低电压，并控制Gn和Gn+1提供低电压信号。
如图18所示，本公开如图17所示的驱动电路的至少一实施例在工作时，显示周期可以包括先后设置的输入阶段S1、输出阶段S2和复位阶段S3；当LC1提供高电压信号，LC2提供低电压信号时，M5A打开，M5B关断；
在输入阶段S1，Gn-a输出高电压信号，CK提供低电压信号，CK+1提供低电压信号，M1开启，以将NA的电位拉高为高电压，M7A和M7B都打开，以将NB1的电位拉低为低电压，将NB2的电位拉低为低电压；M10和M16打开，以使得Gn与CK之间连通，Gn+1与CK+1之间连通，Gn和Gn+1都输出低电压信号；
在输出阶段S2，Gn-1输出低电压信号，M1关断；
在所述输出阶段S2开始时，CK提供的第一输出时钟信号的电位由低电压跳变为高电压，C1自举拉升NA的电位；
在所述输出阶段S2开始一段时间后，CK+1提供的第二输出时钟信号的电位由低电压跳变为高电压，C2再次自举拉升NA的电位；
在所述输出阶段S2，再过一段时间，CK提供的第一输出时钟信号的电位由高电压跳变为低电压，C1相应拉低NA的电位；
在所述输出阶段S2，再过一段时间，CK+1提供的第二输出时钟信号的电位由高电压跳变为低电压，C2相应拉低NA的电位；
在所述输出阶段S2，M10和M16都打开，Gn与CK之间连通，Gn+1与CK+1之间连通；
在所述输出阶段S2，当CK输出高电压信号时，Gn输出高电压信号，当CK+1输出高电压信号时，Gn+1输出高电压信号；
在所述输入阶段S1和所述输出阶段S2，在NA的电位的控制下，M6A和M6B打开，以将NB1的电位和NB2的电位拉低；
在复位阶段S3开始时，当Gn+b提供高电压信号，M9打开，以将NA的电位拉低为低电压；
在所述复位阶段S3，Gn-1提供低电压信号，NA的电位为低电压，M7A和M7B关断，M6A和M6B关断，M5A打开，M5B关断，NB1的电位为高电压，NB2的电位为低电压；
在所述复位阶段S3，M13B、M18B和M8B都关断，M13A、M13A和M8A都打开，以控制Gn与低电压端VSS之间连通，控制Gn+1与低电压端VSS之间连通，控制NA与低电压端VSS之间连通，以控制NA的电位为低电压，并控制Gn和Gn+1都输出低电压信号。
本公开如图17所示的驱动电路的至少一实施例在工作时，当LC1提供低电压信号，LC2提供高电压信号时，在复位阶段S3，NB1的电位为低电压，NB2的电位为高电压。
本公开如图17所示的驱动电路的至少一实施例在工作时，在一帧显示时间结束之后，CLR提供高电压信号，M2、M17和M12都打开，以控制NA与低电压端VSS之间连通，控制Gn与低电压端VSS之间连通，控制Gn+1 与低电压端VSS之间连通，对NA的电位、Gn输出的第一栅极驱动信号和Gn+1输出的第二栅极驱动信号进行复位；
在一帧显示时间开始前，STV提供高电压信号，M2’打开，以使得NA与低电压端VSS之间连通，对NA的电位进行复位。
如图19所示，在图17所示的驱动电路的至少一实施例的基础上，所述帧后复位模块61还可以包括第四复位晶体管M3’和第六复位晶体管M30；
所述第四复位晶体管M3’的栅极与所述帧后复位控制端CLR电连接，所述第四复位晶体管M3’的源极与所述第一下拉节点NB1电连接，所述第四复位晶体管M3’的漏极与所述低电压端VSS电连接；
所述第六复位晶体管M30的栅极与所述帧后复位控制端CLR电连接，所述第六复位晶体管M30的源极与所述第二下拉节点NB2电连接，所述第六复位晶体管M30的漏极与所述低电压端VSS电连接；
在图19所示的驱动电路的至少一实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。
在图19所示的驱动电路的至少一实施例中，所述第一下拉控制端为第一控制电压端LC1，但不以此为限。
本公开如图19所示的驱动电路的至少一实施例在工作时，在一帧显示时间结束之后，CLR提供高电压信号，M3’和M30都打开，以控制NB1与低电压端VSS之间连通，控制NB2与低电压端VSS之间连通，对NB1的电位和NB2的电位进行复位。
在本公开至少一实施例中，所述第一下拉模块还与第二控制电压端电连接，用于在所述第二控制电压端提供的第二控制电压的控制下，控制所述第一下拉节点与所述第一电压端之间连通；
所述第二下拉模块还与第一控制电压端电连接，用于在所述第一控制电压端提供的第一控制电压的控制下，控制所述第二下拉节点与所述第一电压端之间连通。
在具体实施时，所述第一下拉模块还可以在第二控制电压的控制下，控制第一下拉节点与第一电压端之间连通，以当第二控制电压的电位为有效电压时，控制第一下拉节点与第一压端之间连通，所述第二下拉模块还可以在 第一控制电压的控制下，控制第二下拉节点与第一电压端之间连通，以当第一控制电压的电位为有效电压时，控制第二下拉节点与第一电压端之间连通。
在本公开至少一实施例中，当控制极接入第一控制电压的晶体管，以及，控制极接入第二控制电压的晶体管为n型晶体管时，所述有效电压为高电压；当控制极接入第一控制电压的晶体管，以及，控制极接入第二控制电压的晶体管为p型晶体管时，所述有效电压为低电压。
可选的，所述第一下拉模块还包括第八下拉晶体管，所述第二下拉模块还包括第九下拉晶体管；
所述第八下拉晶体管的控制极与所述第二控制电压端电连接，所述第八下拉晶体管的第一极与所述第一下拉节点电连接，所述第八下拉晶体管的第二极与所述第一电压端电连接；
所述第九下拉晶体管的控制极与所述第一控制电压端电连接，所述第九下拉晶体管的第一极与所述第二下拉节点电连接，所述第九下拉晶体管的第二极与所述第一电压端电连接。
如图20所示，在图16所示的驱动电路的至少一实施例的基础上，
所述第一下拉模块21还与第二控制电压端LC2电连接，用于在所述第二控制电压端LC2提供的第二控制电压的控制下，控制所述第一下拉节点NB1与所述第一电压端V1之间连通；
所述第二下拉模块151还与第一控制电压端LC1电连接，用于在所述第一控制电压端LC1提供的第一控制电压的控制下，控制所述第二下拉节点NB2与所述第一电压端V1之间连通；
本公开至少一实施例所述的驱动电路还可以包括第三驱动输出端Gn-1、第三输出模块131和第三输出下拉模块211；
所述第三输出模块131与所述上拉节点NA、第三驱动输出端Gn-1和第三输出时钟信号端CK-1电连接，用于在所述上拉节点NA的电位的控制下，控制所述第三驱动输出端Gn-1与所述第三输出时钟信号端CK-1之间连通，控制所述第三驱动输出端Gn-1输出第三栅极驱动信号；
所述第三输出下拉模块211分别与第一下拉节点NB1、第二下拉节点NB2、第三驱动输出端Gn-1和所述第一电压端V1电连接，用于在所述第一 下拉节点NB1的电位的控制下，控制所述第三驱动输出端Gn-1与所述第一电压端V1之间连通，并用于在所述第二下拉节点NB2的电位的控制下，控制所述第三驱动输出端Gn-1与所述第一电压端V1之间连通；
所述帧后复位模块61还与所述第三驱动输出端Gn-1电连接，用于在所述帧后复位控制端CLR提供的帧后复位控制信号的控制下，控制所述第三驱动输出端Gn-1与所述第一电压端V1之间连通。
在图20所示的至少一实施例中，所述第一下拉控制端为第一控制电压端LC1，但不以此为限。
在具体实施时，本公开至少一实施例所述的驱动电路可以包括三个驱动输出端，并包括三个输出模块，所述三个输出模块共用上拉节点NA，在上拉节点NA的电位的控制下，控制三个驱动输出端分别输出相应的栅极驱动信号；本公开至少一实施例所述的驱动电路还包括第三输出下拉模块211，所述第三输出下拉模块211可以在第一下拉节点NB1的电位和第二下拉节点NB2的电位的控制下，控制对所述第三驱动输出端Gn-1输出的第三栅极驱动信号的电位进行复位；并且，所述帧后复位模块61可以在一帧显示时间结束后，在所述帧后复位控制信号的控制下，控制对所述第三驱动输出端Gn-1输出的第三栅极驱动信号的电位进行复位。
本公开如图21所示的驱动电路的至少一实施例与本公开图17所示的驱动电路的至少一实施例的区别如下：本公开如图21所示的驱动电路的至少一实施例还可以包括第三驱动输出端Gn-1、第三输出模块131和第三输出下拉模块；
所述输入晶体管M1的源极与高电压端VGH电连接；第一下拉晶体管M5A的源极与所述高电压端VGH电连接，所述第五下拉晶体管M5B的源极与所述高电压端VGH电连接；
所述第一下拉模块21还包括第八下拉晶体管M3A，所述第二下拉模块151还包括第九下拉晶体管M3B；
所述第八下拉晶体管M3A的栅极与所述第二控制电压端LC2电连接，所述第八下拉晶体管M3A的源极与所述第一下拉节点NB1电连接，所述第八下拉晶体管M3A的漏极与所述低电压端VSS电连接；
所述第九下拉晶体管M3B的栅极与所述第一控制电压端LC1电连接，所述第九下拉晶体管M3B的源极与所述第二下拉节点NB2电连接，所述第九下拉晶体管M3B的漏极与所述低电压端VSS电连接；
所述第三输出模块131包括第三输出晶体管M19和第三电容C3，所述第三输出复位模块132包括第三输出复位晶体管M21，所述帧后复位模块61还包括第五复位晶体管M20；
所述第三输出晶体管M19的栅极与所述上拉节点NA电连接，所述第三输出晶体管M19的源极与所述第三输出时钟信号端CK-1电连接，所述第三输出晶体管M19的漏极与所述第三驱动输出端Gn-1电连接；
所述第三电容C3的第一端与所述上拉节点NA电连接，所述第三电容C3的第二端与所述第三驱动输出端Gn-1电连接；
第三输出下拉模块包括第五输出下拉晶体管M21A和第六输出下拉晶体管M21B；
所述第五输出下拉晶体管M21A的栅极与所述第一下拉节点NB1电连接，所述第五输出下拉晶体管M21A的源极与所述第三驱动输出端Gn-1电连接，所述第五输出下拉晶体管M21A的漏极与所述低电压端VSS电连接；
所述第六输出下拉晶体管M21B的栅极与所述第二下拉节点NB2电连接，所述第六输出下拉晶体管M21B的源极与所述第三驱动输出端Gn-1电连接，所述第六输出下拉晶体管M21B的漏极与所述低电压端VSS电连接。
在图21所示的驱动电路的至少一实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。
在图21所示的驱动电路的至少一实施例中，第一电压端为低电压端VSS，但不以此为限。
在图21所示的驱动电路的至少一实施例中，所述第一下拉控制端为第一控制电压端LC1，但不以此为限。
如图22所示，本公开如图21所示的驱动电路的至少一实施例在工作时，显示周期可以包括先后设置的输入阶段S1、输出阶段S2和复位阶段S3；当LC1提供高电压信号，LC2提供低电压信号时，M5A打开，M5B关断；
在输入阶段S1，Gn-a输出高电压信号，CK提供低电压信号，CK+1提 供低电压信号，CK-1提供低电压信号，M1开启，以将NA的电位拉高为高电压，M7A和M7B导通，以将NB1的电位和NB2的电位拉低为低电压；M10、M16和M19打开，以使得Gn与CK之间连通，Gn+1与CK+1之间连通，Gn-1与CK-1之间连通，Gn、Gn+1和Gn-1都输出低电压信号；
在输出阶段S2，Gn-1输出低电压信号，M1关断；
在所述输出阶段S2开始时，CK-1提供的第三输出时钟信号的电位由低电压跳变为高电压，C3自举拉升NA的电位；
在所述输出阶段S2开始一段时间后，CK提供的第一输出时钟信号的电位由低电压跳变为高电压，C1再次自举拉升NA的电位；
在所述输出阶段S2，再过一段时间，CK+1提供的第二输出时钟信号的电位由低电压跳变为高电压，C2再次自举拉升NA的电位；
在所述输出阶段S2，再过一段时间，CK-1提供的第三输出时钟信号的电位由高电压跳变为低电压，C3相应拉低NA的电位；
在所述输出阶段S2，再过一段时间，CK提供的第一输出时钟信号的电位由高电压跳变为低电压，C1相应拉低NA的电位；
在所述输出阶段S2，再过一段时间，CK+1提供的第二输出时钟信号的电位由高电压跳变为低电压，C2相应拉低NA的电位；
在所述输出阶段S2，M10、M16和M19都打开，Gn与CK之间连通，Gn+1与CK+1之间连通，Gn-1与CK-1之间连通；
在所述输出阶段S2，当CK输出高电压信号时，Gn输出高电压信号，当CK+1输出高电压信号时，Gn+1输出高电压信号，当CK-1输出高电压信号时，Gn-1输出高电压信号；
在所述输入阶段S1和所述输出阶段S2，在NA的电位的控制下，M6A和M6B打开，以将NB1的电位和NB2的电位拉低；
在复位阶段S3开始时，Gn+b输出高电压信号，M9打开，以控制NA与低电压端VSS之间连通，以将NA的电位拉低为低电压；
在复位阶段S3，Gn-a提供低电压信号，NA的电位为低电压，M6A和M7A都关断，M5A打开，NB1的电位为高电压；
在复位阶段S3，LC2提供低电压信号，M5B关断，M6B和M7B都关断， NB2的电位维持为低电压；
在复位阶段S3，M13A、M18A、M21A和M8A都打开，以控制Gn与低电压端VSS之间连通，控制Gn+1与低电压端VSS之间连通，控制Gn-1与低电压端VSS之间连通，控制NA与低电压端VSS之间连通，以使得Gn、Gn+1和Gn-1都输出低电压信号，并使得NA的电位为低电压。
本公开如图21所示的驱动电路的至少一实施例在工作时，在一帧显示时间结束之后，CLR提供高电压信号，M2、M20、M17和M12都打开，以控制NA与低电压端VSS之间连通，控制Gn与低电压端VSS之间连通，控制Gn+1与低电压端VSS之间连通，控制Gn-1与低电压端VSS之间连通，对NA的电位、Gn输出的第一栅极驱动信号、Gn+1输出的第二栅极驱动信号和Gn-1输出的第三栅极驱动信号进行复位；
在一帧显示时间开始前，STV提供高电压信号，M2’打开，以使得NA与低电压端VSS之间连通，对NA的电位进行复位。
在本公开至少一实施例中，所述的驱动电路还可以包括至少两个输出模块；
所述输出模块分别与所述上拉节点和相应的驱动输出端电连接，用于在所述上拉节点的电位控制下，控制通过相应的驱动输出端输出相应的栅极驱动信号。
在具体实施时，本公开至少一实施例所述的驱动电路可以包括多个输出模块，所述多个输出模块共用同一上拉节点，在所述上拉节点的控制下，控制通过相应的驱动输出端输出相应的栅极驱动信号，以在能够实现多级栅极驱动信号输出的同时，减少采用的晶体管的个数，利于实现窄边框。
本公开实施例所述的显示装置包括上述的驱动电路。
本公开实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (35)

  1. 一种驱动电路，包括上拉节点、输入模块、上拉模块、第一输出模块和第二输出模块；
    所述输入模块与输入端和所述上拉节点电连接，用于在所述输入端提供的输入信号的控制下，控制所述上拉节点的电位；
    所述上拉模块与所述上拉节点电连接，用于控制所述上拉节点的电位；
    所述第一输出模块分别与第一驱动输出端和所述上拉节点电连接，用于在所述上拉节点的电位的控制下，通过所述第一驱动输出端输出第一栅极驱动信号；
    所述第二输出模块分别与第二驱动输出端和所述上拉节点电连接，用于在所述上拉节点的电位的控制下，通过所述第二驱动输出端输出第二栅极驱动信号。
  2. 如权利要求1所述的驱动电路，其中，还包括第一下拉节点和第一下拉模块；
    所述第一下拉模块分别与所述第一下拉节点、所述上拉节点、输入端、第一下拉控制端和第一电压端电连接，用于在所述上拉节点的电位的控制下，控制所述第一下拉节点与所述第一电压端之间连通，在所述第一下拉控制端提供的第一下拉控制信号的控制下，控制所述第一下拉节点的电位，在所述输入端提供的输入信号的控制下，控制所述第一下拉节点与所述第一电压端之间连通。
  3. 如权利要求2所述的驱动电路，其中，所述第一下拉控制端为第一下拉控制时钟信号端；
    所述第一下拉模块还与第二下拉控制时钟信号端电连接，用于在所述第二下拉控制时钟信号端提供的第二下拉控制时钟信号的控制下，控制所述第一下拉节点与所述第一电压端之间连通。
  4. 如权利要求2所述的驱动电路，其中，还包括第一输出下拉模块和第二输出下拉模块；
    所述第一输出下拉模块分别与所述第一下拉节点、所述第一驱动输出端 和所述第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第一驱动输出端与所述第一电压端之间连通；
    所述第二输出下拉模块分别与所述第一下拉节点、所述第二驱动输出端和所述第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第二驱动输出端与所述第一电压端之间连通。
  5. 如权利要求1所述的驱动电路，其中，还包括第一下拉节点；所述上拉模块还分别与所述第一下拉节点、上拉复位端和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述上拉节点与所述第一电压端之间连通，在所述上拉复位端提供的上拉复位信号的控制下，控制所述上拉节点与所述第一电压端之间连通。
  6. 如权利要求1所述的驱动电路，其中，所述第一输出模块还与第一输出时钟信号端电连接，用于在所述上拉节点的电位的控制下，控制所述第一驱动输出端与所述第一输出时钟信号端之间连通；
    所述第二输出模块还与第二输出时钟信号端电连接，用于在所述上拉节点的电位的控制下，控制所述第二驱动输出端与所述第二输出时钟信号端之间连通。
  7. 如权利要求1所述的驱动电路，其中，还包括第一输出复位模块和第二输出复位模块；
    所述第一输出复位模块分别与第一复位控制时钟信号端、所述第一驱动输出端和第一电压端电连接，用于在所述第一复位控制时钟信号端提供的第一复位控制时钟信号的控制下，控制所述第一驱动输出端与所述第一电压端之间连通；
    所述第二输出复位模块分别与第二复位控制时钟信号端、所述第二驱动输出端和第一电压端电连接，用于在所述第二复位控制时钟信号端提供的第二复位控制时钟信号的控制下，控制所述第二驱动输出端与所述第一电压端之间连通。
  8. 如权利要求1所述的驱动电路，其中，还包括第一下拉节点和帧后复位模块；
    所述帧后复位模块分别与帧后复位控制端、所述上拉节点、所述第一驱 动输出端、所述第二驱动输出端、所述第一下拉节点和第一电压端电连接，用于在所述帧后复位控制端提供的帧后复位控制信号的控制下，控制所述上拉节点与所述第一电压端之间连通，控制所述第一驱动输出端与所述第一电压端之间连通，控制所述第二驱动输出端与所述第一电压端之间连通，控制所述第一下拉节点与所述第一电压端电连接。
  9. 如权利要求1所述的驱动电路，其中，还包括帧前复位模块；
    所述帧前复位模块分别与帧前复位控制端、所述上拉节点和第一电压端电连接，用于在所述帧前复位控制端提供的帧前复位控制信号的控制下，控制所述上拉节点与所述第一电压端之间连通。
  10. 如权利要求1所述的驱动电路，其中，所述第一输出模块包括第一输出晶体管和第一电容，所述第二输出模块包括第二输出晶体管和第二电容；
    所述第一输出晶体管的控制极与所述上拉节点电连接，所述第一输出晶体管的第一极与第一输出时钟信号端电连接，所述第一输出晶体管的第二极与所述第一驱动输出端电连接；
    所述第一电容的第一端与所述上拉节点电连接，所述第一电容的第二端与所述第一驱动输出端电连接；
    所述第二输出晶体管的控制极与所述上拉节点电连接，所述第二输出晶体管的第一极与第二输出时钟信号端电连接，所述第二输出晶体管的第二极与所述第二驱动输出端电连接；
    所述第二电容的第一端与所述上拉节点电连接，所述第二电容的第二端与所述第二驱动输出端电连接。
  11. 如权利要求5所述的驱动电路，其中，所述上拉模块包括第一上拉晶体管和第二上拉晶体管；
    所述第一上拉晶体管的控制极与所述第一下拉节点电连接，所述第一上拉晶体管的第一极与所述上拉节点电连接，所述第一上拉晶体管的第二极与第一电压端电连接；
    所述第二上拉晶体管的控制极与所述上拉复位端电连接，所述第二上拉晶体管的第一极与所述上拉节点电连接，所述第二上拉晶体管的第二极与第一电压端电连接；
    所述输入模块包括输入晶体管；
    所述输入晶体管的控制极与所述输入端电连接，所述输入晶体管的第一极与所述输入端或第二电压端电连接，所述输入晶体管的第二极与所述上拉节点电连接。
  12. 如权利要求2所述的驱动电路，其中，所述第一下拉模块包括第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；
    所述第一下拉晶体管的控制极与所述第一下拉控制端电连接，所述第一下拉晶体管的第一极与所述第一下拉控制端或第二电压端电连接，所述第一下拉晶体管的第二极与所述第一下拉节点电连接；
    所述第二下拉晶体管的控制极与所述上拉节点电连接，所述第二下拉晶体管的第一极与所述第一下拉节点电连接，所述第二下拉晶体管的第二极与第一电压端电连接；
    所述第三下拉晶体管的控制极与所述输入端电连接，所述第三下拉晶体管的第一极与所述第一下拉节点电连接，所述第三下拉晶体管的第二极与第一电压端电连接。
  13. 如权利要求12所述的驱动电路，其中，所述第一下拉控制端为第一下拉控制时钟信号端；所述第一下拉模块还包括第四下拉晶体管；
    所述第四下拉晶体管的控制极与所述第二下拉控制时钟信号端电连接，所述第四下拉晶体管的第一极与所述第一下拉节点电连接，所述第四下拉晶体管的第二极与第一电压端电连接。
  14. 如权利要求4所述的驱动电路，其中，所述第一输出下拉模块包括第一输出下拉晶体管，所述第二输出下拉模块包括第二输出下拉晶体管；
    所述第一输出下拉晶体管的控制极与所述第一下拉节点电连接，所述第一输出下拉晶体管的第一极与所述第一驱动输出端电连接，所述第一输出下拉晶体管的第二极与所述第一电压端电连接；
    所述第二输出下拉晶体管的控制极与所述第一下拉节点电连接，所述第二输出下拉晶体管的第一极与所述第二驱动输出端电连接，所述第二输出下拉晶体管的第二极与所述第一电压端电连接。
  15. 如权利要求7所述的驱动电路，其中，所述第一输出复位模块包括 第一输出复位晶体管，所述第二输出复位模块包括第二输出复位晶体管；
    所述第一输出复位晶体管的控制极与第一复位控制时钟信号端电连接，所述第一输出复位晶体管的第一极与所述第一驱动输出端电连接，所述第一输出复位晶体管的第二极与第一电压端电连接；
    所述第二输出复位晶体管的控制极与第二复位控制时钟信号端电连接，所述第二输出复位晶体管的第一极与所述第二驱动输出端电连接，所述第二输出复位晶体管的第二极与所述第一电压端电连接。
  16. 如权利要求8所述的驱动电路，其中，所述帧后复位模块包括第一复位晶体管、第二复位晶体管、第三复位晶体管和第四复位晶体管；
    所述第一复位晶体管的控制极与所述帧后复位控制端电连接，所述第一复位晶体管的第一极与所述上拉节点电连接，所述第一复位晶体管的第二极与所述第一电压端电连接；
    所述第二复位晶体管的控制极与所述帧后复位控制端电连接，所述第二复位晶体管的第一极与所述第一驱动输出端电连接，所述第二复位晶体管的第二极与所述第一电压端电连接；
    所述第三复位晶体管的控制极与所述帧后复位控制端电连接，所述第三复位晶体管的第一极与所述第二驱动输出端电连接，所述第三复位晶体管的第二极与所述第一电压端电连接；
    所述第四复位晶体管的控制极与所述帧后复位控制端电连接，所述第四复位晶体管的第一极与所述第一下拉节点电连接，所述第四复位晶体管的第二极与所述第一电压端电连接。
  17. 如权利要求9所述的驱动电路，其中，所述帧前复位模块包括帧前复位晶体管；
    所述帧前复位晶体管的控制极与所述帧前复位控制端电连接，所述帧前复位晶体管的第一极与所述上拉节点电连接，所述帧前复位晶体管的第二极与所述第一电压端电连接。
  18. 如权利要求1至16中任一权利要求所述的驱动电路，其中，还包括第三输出模块；
    所述第三输出模块与所述上拉节点、第三驱动输出端和第三输出时钟信 号端电连接，用于在所述上拉节点的电位的控制下，控制所述第三驱动输出端与所述第三输出时钟信号端之间连通。
  19. 如权利要求18所述的驱动电路，其中，还包括第三输出复位模块；
    所述第三输出复位模块分别与第三复位控制时钟信号端、所述第三驱动输出端和第一电压端电连接，用于在所述第三复位控制时钟信号端提供的第三复位控制时钟信号的控制下，控制所述第三驱动输出端与所述第一电压端之间连通。
  20. 如权利要求18所述的驱动电路，其中，还包括帧后复位模块；
    所述帧后复位模块分别与帧后复位控制端、所述第三驱动输出端和第一电压端电连接，用于在所述帧后复位控制端提供的帧后复位控制信号的控制下，控制所述第三驱动输出端与所述第一电压端之间连通。
  21. 如权利要求18所述的驱动电路，其中，所述第三输出模块包括第三输出晶体管；
    所述第三输出晶体管的控制极与所述上拉节点电连接，所述第三输出晶体管的第一极与所述第三输出时钟信号端电连接，所述第三输出晶体管的第二极与所述第三驱动输出端电连接。
  22. 如权利要求19所述的驱动电路，其中，所述第三输出复位模块包括第三输出复位晶体管；
    所述第三输出复位晶体管的控制极与所述第三复位控制时钟信号端电连接，所述第三输出下拉晶体管的第一极与所述第三驱动输出端电连接，所述第三输出下拉晶体管的第二极与所述第一电压端电连接。
  23. 如权利要求20所述的驱动电路，其中，所述帧后复位模块还包括第五复位晶体管；
    所述第五复位晶体管的控制极与所述帧后复位控制端电连接，所述第五复位晶体管的第一极与所述第三驱动输出端电连接，所述第五复位晶体管的第二极与所述第一电压端电连接。
  24. 如权利要求2至17中任一权利要求所述的驱动电路，其中，还包括第二下拉节点和第二下拉模块；所述第一下拉控制端为第一控制电压端；所述第一控制电压端用于提供第一控制电压；
    所述第二下拉模块分别与所述第二下拉节点、所述上拉节点、所述输入端、第二控制电压端和第一电压端电连接，用于在所述上拉节点的电位的控制下，控制所述第二下拉节点与所述第一电压端之间连通，在所述第二控制电压端提供的第二控制电压的控制下，控制所述第二下拉节点的电位，并在所述输入端提供的输入信号的控制下，控制所述第二下拉节点与所述第一电压端之间连通。
  25. 如权利要求24所述的驱动电路，其中，所述第二下拉模块包括第五下拉晶体管、第六下拉晶体管和第七下拉晶体管；
    所述第五下拉晶体管的控制极与所述第二控制电压端电连接，所述第五下拉晶体管的第一极与所述第二控制电压端或第二电压端电连接，所述第五下拉晶体管的第二极与所述第二下拉节点电连接；
    所述第六下拉晶体管的控制极与所述上拉节点电连接，所述第六下拉晶体管的第一极与所述第二下拉节点电连接，所述第六下拉晶体管的第二极与第一电压端电连接；
    所述第七下拉晶体管的控制极与所述输入端电连接，所述第七下拉晶体管的第一极与所述第二下拉节点电连接，所述第七下拉晶体管的第二极与第一电压端电连接。
  26. 如权利要求4所述的驱动电路，其中，还包括第二下拉节点；
    所述第一输出下拉模块还与所述第二下拉节点电连接，用于在所述第二下拉节点的电位的控制下，控制所述第一驱动输出端与所述第一电压端之间连通；
    所述第二输出下拉模块还与所述第二下拉节点电连接，用于在所述第二下拉节点的电位的控制下，控制所述第二驱动输出端与所述第一电压端之间连通。
  27. 如权利要求5所述的驱动电路，其中，还包括第二下拉节点；
    所述上拉模块还与所述第二下拉节点电连接，用于在所述第二下拉节点的电位的控制下，控制所述上拉节点与所述第一电压端之间连通。
  28. 如权利要求8所述的驱动电路，其中，还包括第二下拉节点；
    所述帧后复位模块还与所述第二下拉节点电连接，用于在所述帧后复位 控制信号的控制下，控制所述第二下拉节点与所述第一电压端之间连通。
  29. 如权利要求14所述的驱动电路，其中，所述第一输出下拉模块还包括第三输出下拉晶体管，所述第二输出下拉模块还包括第四输出下拉晶体管；所述第三输出下拉晶体管的控制极与第二下拉节点电连接，所述第三输出下拉晶体管的第一极与所述第一驱动输出端电连接，所述第三输出下拉晶体管的第二极与所述第一电压端电连接；
    所述第四输出下拉晶体管的控制极与所述第二下拉节点电连接，所述第四输出下拉晶体管的第一极与所述第二驱动输出端电连接，所述第四输出下拉晶体管的第二极与所述第一电压端电连接。
  30. 如权利要求11所述的驱动电路，其中，所述上拉模块还包括第三上拉晶体管；
    所述第三上拉晶体管的控制极与第二下拉节点电连接，所述第三上拉晶体管的第一极与所述上拉节点电连接，所述第三上拉晶体管的第二极与第一电压端电连接。
  31. 如权利要求16所述的驱动电路，其中，所述帧后复位模块还包括第六复位晶体管；
    所述第六复位晶体管的控制极与所述帧后复位控制端电连接，所述第六复位晶体管的第一极与第二下拉节点电连接，所述第六复位晶体管的第二极与所述第一电压端电连接。
  32. 如权利要求24所述的驱动电路，其中，所述第一下拉模块还与第二控制电压端电连接，用于在所述第二控制电压端提供的第二控制电压的控制下，控制所述第一下拉节点与所述第一电压端之间连通；
    所述第二下拉模块还与第一控制电压端电连接，用于在所述第一控制电压端提供的第一控制电压的控制下，控制所述第二下拉节点与所述第一电压端之间连通。
  33. 如权利要求32所述的驱动电路，其中，所述第一下拉模块还包括第八下拉晶体管，所述第二下拉模块还包括第九下拉晶体管；
    所述第八下拉晶体管的控制极与所述第二控制电压端电连接，所述第八下拉晶体管的第一极与所述第一下拉节点电连接，所述第八下拉晶体管的第 二极与所述第一电压端电连接；
    所述第九下拉晶体管的控制极与所述第一控制电压端电连接，所述第九下拉晶体管的第一极与所述第二下拉节点电连接，所述第九下拉晶体管的第二极与所述第一电压端电连接。
  34. 如权利要求1至17中任一权利要求所述的驱动电路，其中，还包括至少两个输出模块；
    所述输出模块分别与所述上拉节点和相应的驱动输出端电连接，用于在所述上拉节点的电位控制下，控制通过相应的驱动输出端输出相应的栅极驱动信号。
  35. 一种显示装置，包括如权利要求1至34中任一权利要求所述的驱动电路。
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