WO2021179439A1 - 一种移位寄存器单元、栅极驱动电路以及显示面板 - Google Patents

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蔡振飞
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武汉华星光电半导体显示技术有限公司
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    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels

Definitions

  • the present invention relates to the field of display technology, in particular to a shift register unit, a gate drive circuit and a display panel.
  • a gate drive circuit is provided at the edge of the display panel.
  • the gate drive circuit includes a plurality of cascaded shift register units.
  • each stage of shift register unit controls the scanning line corresponding to the row of pixels to connect to the high Level so that the pixel can be displayed.
  • the upper-level shift register unit receives the signal and completes the shift, it will pass the output signal to the next-stage shift register unit cascaded with it, so as to realize the function of progressive scanning.
  • the object of the present invention is to provide a shift register unit, a gate driving circuit and a display panel, which can avoid leakage of Q point and improve the stability of the shift register unit.
  • a shift register unit including:
  • the pull-up control module is respectively connected to the n-1th level scanning signal output terminal, the first node and the third node; where n is greater than or equal to 2;
  • the pull-up module is respectively connected with the first clock signal, the first node and the scan signal output terminal of the current stage;
  • An anti-leakage module which is respectively connected to the first clock signal and the third node;
  • the pull-down control module is respectively connected to the n+2th level scanning signal output terminal and the second node;
  • the first pull-down module is respectively connected to the n+2th level scan signal output terminal, the first node, the second node, and the third node;
  • Pull-down maintenance module respectively connected to the n-1th level scan signal output terminal, the first direct current low voltage, the second node, and the first pull-down module;
  • the second pull-down module is respectively connected to the second node, the scan signal output terminal of the current stage, and the first DC low voltage;
  • One end of the bootstrap capacitor is connected to the first node, and the other end is connected to the scan signal output terminal of the current stage.
  • the present invention also provides a gate driving circuit, which includes a plurality of the above-mentioned shift register units connected in cascade.
  • the present invention also provides a display panel, which includes the above-mentioned gate driving circuit.
  • the shift register unit, the gate drive circuit and the display panel of the present invention can prevent the voltage between the source and drain of the transistor in the pull-up control module and the pull-down module by improving the existing shift register unit.
  • the difference is too large to avoid leakage at point Q and improve the stability of the shift register unit.
  • FIG. 1 is a schematic diagram of the structure of an existing shift register unit.
  • FIG. 2 is a schematic diagram of the structure of a shift register unit according to an embodiment of the present invention.
  • FIG. 3 is a schematic diagram of a working sequence of the shift register unit shown in FIG. 2.
  • FIG. 4 is a schematic structural diagram of a gate driving circuit according to an embodiment of the present invention.
  • the conventional shift register unit includes a first transistor M1 to an eighth transistor M8 and a bootstrap capacitor C.
  • the gate and source of the first transistor M1 are both connected to the n-1th stage scan signal output terminal, and the drain of the first transistor M1 is connected to the first node Q.
  • the n-1th level scan signal output terminal is used to output the n-1th level scan signal, which is denoted by STU here.
  • the gate of the fifth transistor M5 is connected to the first node Q, the source is connected to the first clock signal CLKA, and the drain is connected to the scan signal output terminal of the current stage.
  • the source and gate of the third transistor M3 are both connected to the n+2th stage scan signal output terminal, and the drain of the third transistor M3 is connected to the second node P.
  • the n+2 level scan signal output terminal is used to output the n+2 level scan signal, which is represented by STD here.
  • the source of the seventh transistor M7 is connected to the n+2th stage scan signal output terminal, the gate of the seventh transistor M7 is connected to the second node P, and the drain of the seventh transistor M7 Connected to the gate of the second transistor M2;
  • the drain of the second transistor M2 is connected to the first node Q; the source of the second transistor M2 is connected to the first direct current low voltage VGL.
  • the gate of the fourth transistor M4 and the gate of the sixth transistor M6 are both connected to the n-1th stage scan signal output terminal, and the source of the fourth transistor M4 and the sixth transistor M6 The sources of are connected to the first DC low voltage VGL, and the drain of the fourth transistor M4 is connected to the second node P.
  • the drain of the sixth transistor M6 is connected to the drain of the seventh transistor M7.
  • the source of the eighth transistor M8 is connected to the first DC low voltage VGL, the gate of the eighth transistor M8 is connected to the second node P, and the drain of the eighth transistor M8 is connected to the The output terminal of the scanning signal of this level is connected.
  • the current level scan signal output terminal is used to output the current level scan signal Vout.
  • One end of the bootstrap capacitor C is connected to the first node Q, and the other end is connected to the scan signal output terminal of the current stage.
  • FIG. 2 is a schematic structural diagram of a shift register unit according to an embodiment of the present invention.
  • the shift register unit 100 of this embodiment includes a pull-up control module 10, an anti-leakage module 20, a pull-up module 30, a first pull-down module 40, a pull-down control module 50, a pull-down maintenance module 60, and a first pull-down module.
  • the pull-up control module 10 is respectively connected to the n-1th level scan signal output terminal, the first node Q and the third node H; the n-1th level scan signal output terminal is used to output the n-1th level scan signal, here Expressed in STU.
  • the n+2 level scan signal output terminal is used to output the n+2 level scan signal, which is represented by STD here. Where n is greater than or equal to 2.
  • the leakage prevention module 20 is respectively connected to the first clock signal CLKA and the third node H;
  • the pull-up module 30 is respectively connected to the first clock signal CLKA, the first node Q and the scan signal output terminal of the current level; the scan signal output terminal of the current level is used to output the scan signal of the current level, which is represented by Vout here.
  • the first pull-down module 40 is respectively connected to the n+2th level scan signal output terminal, the first node Q, the second node P, and the third node H;
  • the pull-down control module 50 is respectively connected to the n+2th level scanning signal output terminal and the second node P;
  • the pull-down maintaining module 60 is respectively connected to the n-1th stage scan signal output terminal, the first direct current low voltage VGL, the second node P, and the first pull-down module 40;
  • the second pull-down module 70 is respectively connected to the second node P, the scan signal output terminal of the current stage, and the first DC low voltage VGL.
  • One end of the bootstrap capacitor C is connected to the first node Q, and the other end is connected to the scan signal output terminal of the current stage.
  • the leakage prevention module 20 includes a tenth transistor T10, the gate and source of the tenth transistor T10 are both connected to the first clock signal CLKA, and the drain of the tenth transistor T10 The pole is connected to the third node H.
  • the pull-up control module 10 includes a first transistor T1 and a third transistor T3, the gate of the first transistor T1 and the source of the third transistor T3 are connected to the n-1th stage scan signal output terminal , The drain of the first transistor T3 is connected to the first node Q;
  • the gate of the third transistor T3 is connected to the second clock signal CLKB, and the drain of the third transistor T3 is connected to the third node H.
  • the first pull-down module 40 includes a second transistor T2 and a seventh transistor T7, the source of the seventh transistor T7 is connected to the n+2th stage scan signal output terminal, and the gate of the seventh transistor T7 The electrode is connected to the second node P, and the drain of the seventh transistor T7 is connected to the gate of the second transistor T2;
  • the drain of the second transistor T2 is connected to the first node Q; the source of the second transistor T2 is connected to the third node H.
  • the level maintaining module 60 includes a sixth transistor T6 and a fourth transistor T4.
  • the gate of the sixth transistor T6 and the gate of the fourth transistor T4 are both connected to the n-1th stage scan signal output terminal.
  • the source of the sixth transistor T6 and the source of the fourth transistor T4 are both connected to the first direct current low voltage VGL.
  • the drain of the sixth transistor T6 is respectively connected to the drain of the seventh transistor T7 and the gate of the second transistor T2; the drain of the fourth transistor T4 is connected to the second node P.
  • the pull-down control module 50 includes an eighth transistor T8, the source and gate of the eighth transistor T8 are both connected to the n+2th stage scan signal output terminal, and the drain of the eighth transistor T8 is connected to the The second node P is connected.
  • the second pull-down module 70 includes a ninth transistor T9, a source of the ninth transistor T9 is connected to the first direct current low voltage VGL, and a gate of the ninth transistor T9 is connected to the second node P Connected, the drain of the ninth transistor T9 is connected to the scan signal output terminal of the current stage.
  • the pull-up module 30 includes a fifth transistor T5.
  • the gate of the fifth transistor T5 is connected to the first node Q, the source is connected to the first clock signal CLKA, and the drain is connected to the current stage. Scan signal output terminal connection.
  • the first transistor T1 to the tenth transistor T10 may be P-type transistors or N-type transistors.
  • Time period t1 STU and CLKB are both high level; STD and CLKA are both low level.
  • T3 and T1 are turned on, point Q is set high, T5 is turned on, and CLKA is low, so the output signal Vout is low.
  • T4 and T6 are turned on, T7 is turned off, and T2 is turned off; T8, T9 and T10 are all turned off.
  • Time period t2 STU, STD, and CLKB are all low level; CLKA is high level.
  • T3 and T1 are turned off, T10 is turned on, and the source of T1 and the source of T2 are pulled to a high potential respectively, so that leakage of current at point Q can be prevented.
  • CLKA is at a high level, and the bootstrap capacitor C further increases the voltage at point Q, so that T5 is fully turned on, thereby increasing the output current, and the output signal Vout is at a high level.
  • T7, T8, T9, T4, and T6 are all off.
  • T8 is turned on, so that T9 is turned on, the level of the output signal Vout is pulled low by VGL to complete the reset, and the remaining T4, T5, T6, and T10 are all turned off. It can be understood that when the first transistor T1 to the tenth transistor T10 can be P-type transistors, the working principle is similar to this.
  • the source of T1 and the source of T2 are pulled to a high potential through the anti-leakage module, so it can prevent the pull-up control module and the pull-down module between the source and the drain mark of the transistor.
  • the voltage difference is too large to cause leakage at the Q point, which improves the stability of the shift register unit.
  • the circuit structure is simplified and the production cost is reduced.
  • the present invention also provides a gate drive circuit, which includes a plurality of cascaded shift register units 100 of any of the above types, that is, any one of A1 to AN can use the above shift register unit.
  • the signals output from the scanning signal output terminals of this stage of A1 to AN are respectively G(1) to G(n), where n is greater than or equal to 2.
  • the reset signal STD of the n-th stage shift register unit of the present invention uses the output signal of the n+2 stage shift register unit, so there is no need to add a reset signal, which simplifies the circuit structure and saves signal sources and reduces The production cost.
  • the STU of the third-stage shift register unit A3 is the output signal of the second-stage shift register unit A2.
  • the STU signal for the first shift register unit A1 is connected to the start signal STA, which can be the output signal of the dummy unit of the previous stage.
  • the STD of the first-stage shift register unit A1 is the output signal of the third-stage shift register unit A3.
  • the STD signal for the last-stage shift unit AN uses the idle (dummy unit) output signal of the latter stage as the STD signal of the last-stage shift register unit, that is, the AN unit.
  • the present invention also provides a display panel including the above-mentioned gate driving circuit.
  • the shift register unit, the gate drive circuit and the display panel of the present invention can prevent the voltage between the source and drain of the transistor in the pull-up control module and the pull-down module by improving the existing shift register unit.
  • the difference is too large to avoid leakage at point Q and improve the stability of the shift register unit.

Abstract

一种移位寄存器单元（100）、栅极驱动电路以及显示面板。移位寄存器单元（100）包括：上拉控制模块（10）分别与第n-1级扫描信号输出端（STU）、第一节点（Q）以及第三节点（H）连接；上拉模块（30）分别与第一时钟信号（CLKA）、第一节点（Q）以及本级扫描信号输出端（Vout）连接；防漏电模块（20），分别与第一时钟信号（CLKA）和第三节点（H）连接。

Description

一种移位寄存器单元、栅极驱动电路以及显示面板 技术领域
本发明涉及显示技术领域，特别是涉及一种移位寄存器单元、栅极驱动电路以及显示面板。
 背景技术
通常在显示面板的边缘设置有栅极驱动电路，栅极驱动电路包括多个级联的移位寄存单元，在显示阶段，每一级移位寄存单元控制该行像素对应的扫描线接入高电平，以在使像素可以显示。当上一级移位寄存单元接收信号并且完成移位后，会将输出信号传递给与其级联的下一级移位寄存单元，从而实现逐行扫描的功能。
 技术问题
然而目前的移位寄存单元在移位过程中，上拉模块和下拉模块中的晶体管会因为源极和漏记之间的电压差过大，使得Q点出现严重的漏电问题，降低了移位寄存单元的稳定性。
因此，有必要提供一种移位寄存器单元、栅极驱动电路以及显示面板，以解决现有技术所存在的问题。
 技术解决方案
本发明的目的在于提供一种移位寄存器单元、栅极驱动电路以及显示面板，能够避免Q点出现漏电，提高了移位寄存单元的稳定性。
为解决上述技术问题，本发明提供一种移位寄存器单元，包括：
上拉控制模块，分别与第n-1级扫描信号输出端、第一节点以及第三节点连接；其中n大于等于2；
上拉模块，分别与第一时钟信号，所述第一节点以及本级扫描信号输出端连接；
防漏电模块，分别与所述第一时钟信号和所述第三节点连接；
下拉控制模块，分别与第n+2级扫描信号输出端和第二节点连接；
第一下拉模块，分别与第n+2级扫描信号输出端、所述第一节点、所述第二节点以及第三节点连接；
下拉维持模块，分别与第n-1级扫描信号输出端、所述第一直流低电压、所述第二节点以及所述第一下拉模块连接；
第二下拉模块，分别与所述第二节点、所述本级扫描信号输出端以及所述第一直流低电压连接；以及
自举电容，其一端与所述第一节点连接，另一端与所述本级扫描信号输出端连接。
本发明还提供一种栅极驱动电路，其包括级联的多个上述移位寄存器单元。
本发明还提供一种显示面板，其包括上述栅极驱动电路。
 有益效果
本发明的移位寄存器单元、栅极驱动电路以及显示面板，通过对现有的移位寄存器单元进行改进，可以防止上拉控制模块和下拉模块中的晶体管的源极和漏记之间的电压差过大，避免Q点出现漏电，提高了移位寄存器单元的稳定性。
 附图说明
图1为现有移位寄存器单元的结构示意图。
图2为本发明一实施方式的移位寄存器单元的结构示意图。
图3为图2所示的移位寄存器单元的一种工作时序示意图。
图4为本发明一实施方式的栅极驱动电路的结构示意图。
 本发明的实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是以相同标号表示。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。
如图1所示，现有的移位寄存器单元包括第一晶体管M1至第八晶体管M8以及自举电容C。
所述第一晶体管M1的栅极和源极均与所述第n-1级扫描信号输出端连接，所述第一晶体管M1的漏极与所述第一节点Q连接。第n-1级扫描信号输出端用于输出第n-1级扫描信号，此处用STU表示。
所述第五晶体管M5的栅极与所述第一节点Q连接，源极与所述第一时钟信号CLKA连接，漏极与所述本级扫描信号输出端连接。
所述第三晶体管M3的源极和栅极均与所述第n+2级扫描信号输出端连接，所述第三晶体管M3的漏极与所述第二节点P连接。第n+2级扫描信号输出端用于输出第n+2级扫描信号，此处用STD表示。
所述第七晶体管M7的源极与所述第n+2级扫描信号输出端连接，所述第七晶体管M7的栅极与所述第二节点P连接，所述第七晶体管M7的漏极与所述第二晶体管M2的栅极连接；
所述第二晶体管M2的漏极与所述第一节点Q连接；所述第二晶体管M2的源极与所述第一直流低电压VGL连接。
所述第四晶体管M4的栅极和所述第六晶体管M6的栅极均与所述第n-1级扫描信号输出端连接，所述第四晶体管M4的源极和所述第六晶体管M6的源极均与所述第一直流低电压VGL连接，所述第四晶体管M4的漏极与所述第二节点P连接。
所述第六晶体管M6的漏极与所述第七晶体管M7的漏极连接。
所述第八晶体管M8的源极与所述第一直流低电压VGL连接，所述第八晶体管M8的栅极与所述第二节点P连接，所述第八晶体管M8的漏极与所述本级扫描信号输出端连接。所述本级扫描信号输出端用于输出本级扫描信号Vout。
自举电容C的一端与所述第一节点Q连接，另一端与所述本级扫描信号输出端连接。
请参照图2和图3，图2为本发明一实施方式的移位寄存器单元的结构示意图。
如图2所示，本实施例的移位寄存器单元100包括上拉控制模块10、防漏电模块20、上拉模块30、第一下拉模块40、下拉控制模块50、下拉维持模块60、第二下拉模块70以及自举电容C。
上拉控制模块10分别与第n-1级扫描信号输出端、第一节点Q以及第三节点H连接；第n-1级扫描信号输出端用于输出第n-1级扫描信号，此处用STU表示。第n+2级扫描信号输出端用于输出第n+2级扫描信号，此处用STD表示。其中n大于等于2。
防漏电模块20分别与所述第一时钟信CLKA号和所述第三节点H连接；
上拉模块30分别与第一时钟信CLKA号，所述第一节点Q以及本级扫描信号输出端连接；本级扫描信号输出端用于输出本级扫描信号，此处用Vout表示。
第一下拉模块40分别与第n+2级扫描信号输出端、所述第一节点Q、所述第二节点P以及第三节点H连接；
下拉控制模块50分别与第n+2级扫描信号输出端和第二节点P连接；
下拉维持模块60分别与第n-1级扫描信号输出端、所述第一直流低电压VGL、所述第二节点P以及所述第一下拉模块40连接；
第二下拉模块70分别与所述第二节点P、所述本级扫描信号输出端以及所述第一直流低电压VGL连接。
自举电容C的一端与所述第一节点Q连接，另一端与所述本级扫描信号输出端连接。
在一实施方式中，所述防漏电模块20包括第十晶体管T10，所述第十晶体管T10的栅极和源极均与所述第一时钟信CLKA号连接，所述第十晶体管T10的漏极与所述第三节点H连接。
所述上拉控制模块10包括第一晶体管T1和第三晶体管T3，所述第一晶体管T1的栅极和所述第三晶体管T3的源极与所述第n-1级扫描信号输出端连接，所述第一晶体管T3的漏极与所述第一节点Q连接；
所述第三晶体管T3的栅极与所述第二时钟信号CLKB连接，所述第三晶体管T3的漏极与所述第三节点H连接。
所述第一下拉模块40包括第二晶体管T2和第七晶体管T7，所述第七晶体管T7的源极与所述第n+2级扫描信号输出端连接，所述第七晶体管T7的栅极与所述第二节点P连接，所述第七晶体管T7的漏极与所述第二晶体管T2的栅极连接；
所述第二晶体管T2的漏极与所述第一节点Q连接；所述第二晶体管T2的源极与所述第三节点H连接。
所述电平维持模块60包括第六晶体管T6和第四晶体管T4，所述第六晶体管T6的栅极和所述第四晶体管T4的栅极均与所述第n-1级扫描信号输出端连接，所述第六晶体管T6的源极和所述第四晶体管T4的源极均与所述第一直流低电压VGL连接。
所述第六晶体管T6的漏极分别与所述第七晶体管T7的漏极以及第二晶体管T2的栅极连接；所述第四晶体管T4的漏极与所述第二节点P连接。
所述下拉控制模块50包括第八晶体管T8，所述第八晶体管T8的源极和栅极均与所述第n+2级扫描信号输出端连接，所述第八晶体管T8的漏极与所述第二节点P连接。
所述第二下拉模块70包括第九晶体管T9，所述第九晶体管T9的源极与所述第一直流低电压VGL连接，所述第九晶体管T9的栅极与所述第二节点P连接，所述第九晶体管T9的漏极与所述本级扫描信号输出端连接。
所述上拉模块30包括第五晶体管T5，所述第五晶体管T5的栅极与所述第一节点Q连接，源极与所述第一时钟信CLKA号连接，漏极与所述本级扫描信号输出端连接。
第一晶体管T1至第十晶体管T10可为P型晶体管或者N型晶体管。
结合图3，以第一晶体管T1至第十晶体管T10为N型晶体管为例，本实施例的移位寄存器单元的具体工作原理如下：
（1）t1时段：STU和CLKB都为高电平；STD和CLKA都为低电平。
T3和T1导通，Q点被置高电平，T5导通，CLKA为低电平，因此输出信号Vout为低电平。T4和T6导通、T7关断，T2关断；T8、T9以及T10都关断。
（2）t2时段：STU、STD、CLKB都为低电平；CLKA为高电平。
T3、T1关断，T10导通、T1的源极和T2源极分别被拉置高电位，因此可以防止Q点出现漏电。CLKA为高电平，自举电容C使得Q点的电压进一步升高，使得T5充分导通，进而使得输出电流增大，则输出信号Vout为高电平。
由于STU和STD为低电平，T7、T8、T9、T4以及T6均关断。
（3）t3：STU和CLKA为低电平；STD和CLKB为高电平。
由于CLKB为高电平，T3导通，由于STU为低电位，使得T2的源极电位被拉低。
由于STD为高电位，使得T8、T7、T2导通T2导通， Q点电位被拉低完成复位。
此外T8导通，使得T9导通，输出信号Vout的电平被VGL拉低完成复位，其余T4、T5、T6以及T10均关闭。可以理解的，当第一晶体管T1至第十晶体管T10可为P型晶体管，工作原理与此类似。
由于在Q点为高电位时，通过防漏电模块将T1的源极和T2源极分别拉置高电位，因此可以防止上拉控制模块和下拉模块中的晶体管的源极和漏记之间的电压差过大而导致Q点出现漏电，提高了移位寄存器单元的稳定性。此外，相较于图1，由于不需要直流高电位信号，因此简化了电路结构，降低生产成本。
如图4所示，本发明还提供一种栅极驱动电路，包括级联多个上述任意一种移位寄存器单元100，也即A1至AN中的任意一个可以采用上述的移位寄存器单元。A1至AN的本级扫描信号输出端分别输出的信号为G(1)至G(n)，其中n大于等于2。
本发明的第n级移位寄存器单元的复位信号STD用的是第n+2级移位寄存器单元的输出信号，所以不需要另外接入复位信号，简化了电路结构和节省了信号源，降低了生产成本。
其中第3级移位寄存器单元A3的STU为第2级移位寄存单元A2的输出信号。针对第一个移位寄存器单元A1的STU信号接入起始信号STA，STA可为前一级的虚拟(dummy)单元的输出信号。
第1级移位寄存器单元A1的STD为第3级移位寄存单元A3的输出信号。针对最后一级移位单元AN的STD信号利用后一级的空闲（dummy单元）输出信号作为最后一级移位寄存单元即AN单元的STD信号。
本发明还提供一种显示面板，包括上述栅极驱动电路。
本发明的移位寄存器单元、栅极驱动电路以及显示面板，通过对现有的移位寄存器单元进行改进，可以防止上拉控制模块和下拉模块中的晶体管的源极和漏记之间的电压差过大，从而避免Q点出现漏电，提高了移位寄存器单元的稳定性。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种移位寄存器单元，其包括：
    上拉控制模块，分别与第n-1级扫描信号输出端、第一节点以及第三节点连接；其中n大于等于2；
    上拉模块，分别与第一时钟信号，所述第一节点以及本级扫描信号输出端连接；
    防漏电模块，分别与所述第一时钟信号和所述第三节点连接；
    下拉控制模块，分别与第n+2级扫描信号输出端和第二节点连接；
    第一下拉模块，分别与第n+2级扫描信号输出端、所述第一节点、所述第二节点以及第三节点连接；
    下拉维持模块，分别与第n-1级扫描信号输出端、所述第一直流低电压、所述第二节点以及所述第一下拉模块连接；
    第二下拉模块，分别与所述第二节点、所述本级扫描信号输出端以及所述第一直流低电压连接；以及
    自举电容，其一端与所述第一节点连接，另一端与所述本级扫描信号输出端连接。
  2. 根据权利要求1所述的移位寄存器单元，其中所述防漏电模块包括第十晶体管，所述第十晶体管的栅极和源极均与所述第一时钟信号连接，所述第十晶体管的漏极与所述第三节点连接。
  3. 根据权利要求1所述的移位寄存器单元，其中
    所述上拉控制模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极和所述第三晶体管的源极均与所述第n-1级扫描信号输出端连接，所述第一晶体管的漏极与所述第一节点连接；
    所述第三晶体管的栅极与所述第二时钟信号连接，所述第三晶体管的漏极与所述第三节点连接。
  4. 根据权利要求1所述的移位寄存器单元，其中
    所述第一下拉模块包括第二晶体管和第七晶体管，所述第七晶体管的源极与所述第n+2级扫描信号输出端连接，所述第七晶体管的栅极与所述第二节点连接，所述第七晶体管的漏极与所述第二晶体管的栅极连接；
    所述第二晶体管的漏极与所述第一节点连接；所述第二晶体管的源极与所述第三节点连接。
  5. 根据权利要求4所述的移位寄存器单元，其中
    所述电平维持模块包括第六晶体管和第四晶体管，所述第六晶体管的栅极和所述第四晶体管的栅极均与所述第n-1级扫描信号输出端连接，所述第六晶体管的源极和所述第四晶体管的源极均与所述第一直流低电压连接，
    所述第六晶体管的漏极分别与所述第七晶体管的漏极以及第二晶体管的栅极连接；
    所述第四晶体管的漏极与所述第二节点连接。
  6. 根据权利要求1所述的移位寄存器单元，其中
    所述下拉控制模块包括第八晶体管，所述第八晶体管的源极和栅极均与所述第n+2级扫描信号输出端连接，所述第八晶体管的漏极与所述第二节点连接。
  7. 根据权利要求1所述的移位寄存器单元，其中
    所述第二下拉模块包括第九晶体管，所述第九晶体管的源极与所述第一直流低电压连接，所述第九晶体管的栅极与所述第二节点连接，所述第九晶体管的漏极与所述本级扫描信号输出端连接。
  8. 根据权利要求1所述的移位寄存器单元，其中
    所述上拉模块包括第五晶体管，所述第五晶体管的栅极与所述第一节点连接，源极与所述第一时钟信号连接，漏极与所述本级扫描信号输出端连接。
  9. 一种栅极驱动电路，其包括移位寄存器单元，其包括：
    上拉控制模块，分别与第n-1级扫描信号输出端、第一节点以及第三节点连接；其中n大于等于2；
    上拉模块，分别与第一时钟信号，所述第一节点以及本级扫描信号输出端连接；
    防漏电模块，分别与所述第一时钟信号和所述第三节点连接；
    下拉控制模块，分别与第n+2级扫描信号输出端和第二节点连接；
    第一下拉模块，分别与第n+2级扫描信号输出端、所述第一节点、所述第二节点以及第三节点连接；
    下拉维持模块，分别与第n-1级扫描信号输出端、所述第一直流低电压、所述第二节点以及所述第一下拉模块连接；
    第二下拉模块，分别与所述第二节点、所述本级扫描信号输出端以及所述第一直流低电压连接；
    自举电容，其一端与所述第一节点连接，另一端与所述本级扫描信号输出端连接。
  10. 根据权利要求9所述的栅极驱动电路，其中所述防漏电模块包括第十晶体管，所述第十晶体管的栅极和源极均与所述第一时钟信号连接，所述第十晶体管的漏极与所述第三节点连接。
  11. 根据权利要求9所述的栅极驱动电路，其中
    所述上拉控制模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极和所述第三晶体管的源极均与所述第n-1级扫描信号输出端连接，所述第一晶体管的漏极与所述第一节点连接；
    所述第三晶体管的栅极与所述第二时钟信号连接，所述第三晶体管的漏极与所述第三节点连接。
  12. 根据权利要求9所述的栅极驱动电路，其中
    所述第一下拉模块包括第二晶体管和第七晶体管，所述第七晶体管的源极与所述第n+2级扫描信号输出端连接，所述第七晶体管的栅极与所述第二节点连接，所述第七晶体管的漏极与所述第二晶体管的栅极连接；
    所述第二晶体管的漏极与所述第一节点连接；所述第二晶体管的源极与所述第三节点连接。
  13. 根据权利要求12所述的栅极驱动电路，其中
    所述电平维持模块包括第六晶体管和第四晶体管，所述第六晶体管的栅极和所述第四晶体管的栅极均与所述第n-1级扫描信号输出端连接，所述第六晶体管的源极和所述第四晶体管的源极均与所述第一直流低电压连接，
    所述第六晶体管的漏极分别与所述第七晶体管的漏极以及第二晶体管的栅极连接；
    所述第四晶体管的漏极与所述第二节点连接。
  14. 根据权利要求9所述的栅极驱动电路，其中
    所述下拉控制模块包括第八晶体管，所述第八晶体管的源极和栅极均与所述第n+2级扫描信号输出端连接，所述第八晶体管的漏极与所述第二节点连接。
  15. 根据权利要求9所述的栅极驱动电路，其中
    所述第二下拉模块包括第九晶体管，所述第九晶体管的源极与所述第一直流低电压连接，所述第九晶体管的栅极与所述第二节点连接，所述第九晶体管的漏极与所述本级扫描信号输出端连接。
  16. 根据权利要求9所述的栅极驱动电路，其中
    所述上拉模块包括第五晶体管，所述第五晶体管的栅极与所述第一节点连接，源极与所述第一时钟信号连接，漏极与所述本级扫描信号输出端连接。
  17. 一种显示面板，其包括栅极驱动电路，其包括移位寄存器单元，其包括：
    上拉控制模块，分别与第n-1级扫描信号输出端、第一节点以及第三节点连接；其中n大于等于2；
    上拉模块，分别与第一时钟信号，所述第一节点以及本级扫描信号输出端连接；
    防漏电模块，分别与所述第一时钟信号和所述第三节点连接；
    下拉控制模块，分别与第n+2级扫描信号输出端和第二节点连接；
    第一下拉模块，分别与第n+2级扫描信号输出端、所述第一节点、所述第二节点以及第三节点连接；
    下拉维持模块，分别与第n-1级扫描信号输出端、所述第一直流低电压、所述第二节点以及所述第一下拉模块连接；
    第二下拉模块，分别与所述第二节点、所述本级扫描信号输出端以及所述第一直流低电压连接；以及
    自举电容，其一端与所述第一节点连接，另一端与所述本级扫描信号输出端连接。
  18. 根据权利要求17所述的显示面板，其中所述防漏电模块包括第十晶体管，所述第十晶体管的栅极和源极均与所述第一时钟信号连接，所述第十晶体管的漏极与所述第三节点连接。
  19. 根据权利要求17所述的显示面板，其中
    所述上拉控制模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极和所述第三晶体管的源极与所述第n-1级扫描信号输出端连接，所述第一晶体管的漏极与所述第一节点连接；
    所述第三晶体管的栅极与所述第二时钟信号连接，所述第三晶体管的漏极与所述第三节点连接。
  20. 根据权利要求17所述的显示面板，其中
    所述第一下拉模块包括第二晶体管和第七晶体管，所述第七晶体管的源极与所述第n+2级扫描信号输出端连接，所述第七晶体管的栅极与所述第二节点连接，所述第七晶体管的漏极与所述第二晶体管的栅极连接；
    所述第二晶体管的漏极与所述第一节点连接；所述第二晶体管的源极与所述第三节点连接。
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