CN114639430B - 移位寄存器单元、栅极驱动电路及显示面板 - Google Patents

Abstract

本申请公开了一种移位寄存器单元、栅极驱动电路及显示面板，本申请实施例在上拉控制模块增设驱动增强单元，在第二时段T2，将本级移位寄存器输出的扫描信号的反馈至第一上拉控制单元，抬高第一信号端INPUT1的信号的电平，避免第一节点Q的电压通过上拉控制单元发生泄露，第一上拉模块开启更加充分，在更长的时间内输出扫描信号，以使本申请实施例的移位寄存器在高频驱动需求场景中也可以保持较高的稳定性。

Description

移位寄存器单元、栅极驱动电路及显示面板

技术领域

本申请涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示面板。

背景技术

由于液晶显示器具有低辐射、体积小及低耗能等优点，已逐渐取代传统的阴极射线管显示器，因而被广泛地应用在笔记本电脑、个人数字助理、平面电视、或移动电话等信息产品上。传统液晶显示器的方式是利用外部栅极驱动晶片来驱动面板上的像素以显示图像，但为了减少元件数目并降低制造成本，近年来逐渐发展成将移位寄存器单元结构直接制作于显示面板上，即通过包括多个移位寄存器单元的移位寄存器电路向多行像素提供扫描信号。

目前，常采用包括多个级联的移位寄存器单元向不同行的像素提供扫描信号。当移位寄存器单元输出的扫描信号为高电平时，连接到扫描线上的TFT打开，对像素进行充电，使像素电压等于数据电压，以保证显示正确的灰阶。图1和图2分别示出了一种移位寄存器的结构示意图以及该移位寄存器中的Q点在第二阶段(boast阶段)电位无法保持导致移位寄存器输出扫描信号无效的问题。

因此需要一种移位寄存器，能够在Q点在boast阶段电位保持电位，从而保证输出扫描信号的有效性。

发明内容

本申请的实施例提供了一种移位寄存器单元、栅极驱动电路及显示面板，将本级移位寄存器输出的扫描信号的反馈至第一上拉控制单元，抬高第一信号端的信号的电平，避免第一节点的电压通过上拉控制单元发生泄露。

本申请的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本申请的实践而习得。

根据本申请实施例的第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：

第一上拉控制模块，包括驱动增强单元和上拉控制单元，所述驱动增强单元连接第一扫描信号输出端、第一信号端，用于响应所述第一扫描信号输出端的信号将所述第一扫描信号输出端的信号提供至所述第一信号端，所述上拉控制单元连接第一信号端、第一节点，用于响应所述第一信号端的信号将所述第一信号端的信号提供至所述第一节点；

第一上拉模块，连接所述第一节点、所述第一扫描信号输出端、第一时钟信号端，用于响应所述第一节点的信号将所述第一时钟信号端的信号提供至所述第一扫描信号输出端；

第一下拉模块，连接第二信号端、第三信号端、所述第一节点，用于响应所述第二信号端的信号将所述第三信号端的信号提供至所述第一节点；

第二下拉模块，连接所述第一节点、第二节点、所述第一扫描信号输出端、所述第三信号端及第四信号端，用于响应所述第二节点的信号将所述第三信号端的信号提供至所述第一节点，以及响应所述第二节点的信号将所述第四信号端的信号提供至所述第一扫描信号输出端；

第一下拉维持模块，连接所述第一节点、所述第二节点、所述第三信号端，用于响应所述第一节点的信号将所述第三信号端的信号提供至所述第二节点。

在本申请的一些实施例中，基于上述方案，所述第一扫描信号输出端的信号滞后所述第一信号端的信号半个时钟周期。

在本申请的一些实施例中，基于上述方案，所述上拉控制单元还连接第五信号端，用于响应所述第一信号端的信号将所述第五信号端的信号提供至所述第一节点。

在本申请的一些实施例中，基于上述方案，所述第一扫描信号输出端的信号滞后所述第五信号端的信号半个时钟周期。

在本申请的一些实施例中，基于上述方案，所述驱动增强单元还连接所述第一时钟信号端，用于响应所述第一扫描信号输出端的信号将所述第一时钟信号端的信号提供至所述第一信号端。

在本申请的一些实施例中，基于上述方案，所述第一上拉模块还连接第一级联信号输出端，用于响应所述第一节点的信号将所述第一时钟信号端的信号提供至所述第一级联信号输出端。

在本申请的一些实施例中，基于上述方案，所述第二下拉模块还连接所述第一级联信号输出端、第三信号端所述第二节点，用于响应所述第二节点的信号将所述第三信号端的信号提供至所述第一级联信号输出端。

在本申请的一些实施例中，基于上述方案，所述第一上拉控制模块包括第一开关元件、第二开关元件，所述第一上拉模块包括第三开关元件，所述第一下拉模块包括第四开关元件，所述第二下拉模块包括第五开关元件、第六开关元件，所述第一下拉维持模块包括第七开关元件；其中，

所述第一开关元件，用于在所述第一扫描信号输出端的信号的作用下而导通，以将所述第一扫描信号输出端的信号提供至所述第一信号端；

所述第二开关元件，用于在所述第一信号端的信号的作用下而导通，以将所述第一信号端的信号提供至所述第一节点；

所述第三开关元件，用于在所述第一节点的信号的作用下而导通，以将所述第一时钟信号端的信号提供至所述第一扫描信号输出端；

所述第四开关元件，用于在所述第二信号端的信号的作用下而导通，以将所述第三信号端的信号提供至所述第一节点；

所述第五开关元件，用于在所述第二节点的信号的作用下而导通，以将所述第三信号端的信号提供至所述第一节点；

所述第六开关元件，用于在所述第二节点的信号的作用下而导通，以将所述第四信号端的信号提供至所述第一扫描信号输出端；

所述第七开关元件，用于在所述第一节点的信号的作用下而导通，以将所述第三信号端的信号提供至所述第二节点。

根据本申请实施例的第二方面，还提供了一种栅极驱动电路，所述栅极驱动电路包括多个上述第一方面所述的移位寄存器单元，所述多个移位寄存器单元级联；

其中，第n级移位寄存器电路的第一时钟信号端与第n+m级移位寄存器电路的第一时钟信号端的信号相差半个时钟周期，m>2，n>m；

所述第n级移位寄存器电路的第一信号端与第n-m级移位寄存器电路的第一扫描信号输出端连接，所述第n级移位寄存器电路的第二信号端与所述第n+m级移位寄存器电路的第一扫描信号输出端连接。

根据本申请实施例的第三方面，还提供了一种显示面板，包括像素电路、源极驱动电路以及上述第二方面所述的栅极驱动电路。

本申请实施例将本级移位寄存器输出的扫描信号的反馈至第一上拉控制单元，抬高第一信号端的信号的电平，避免第一节点的电压通过上拉控制单元发生泄露。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1为一种移位寄存器单元的结构示意图。

图2为图1所示的移位寄存器单元的波形示意图。

图3为本申请实施例提供的一种移位寄存器单元的结构示意图。

图4为本申请实施例的移位寄存器单元的波形示意图。

图5为本申请实施例与图1中移位寄存器的第一节点和扫描信号输出端信号的对比图。

图6为实施例一的移位寄存器单元的结构示意图。

图7为实施例二的移位寄存器单元的结构示意图。

图8为实施例三的移位寄存器单元的结构示意图。

图9为实施例五的移位寄存器单元的结构示意图。

图10为本申请实施例提供的一种栅极驱动电路的结构示意图。

图11为本申请实施例提供的一种显示面板的结构示意图。

附图标号说明：

110：第一上拉控制模块

120：第一上拉模块

130：第一下拉模块

140：第二下拉模块

150：第一下拉维持模块

S1至S18：第一开关元件至第十八开关元件

INPUT1：第一信号端

FEED：第二信号端

VSS1：第三信号端

VSS2：第四信号端

INPUT5:第五信号端

VDD_O:第六信号端

CARRY:第一级联信号输出端

CLK1：第一时钟信号端

GOUT：输出信号端

Q：第一节点

P：第二节点

Q1：下级移位寄存器的第一节点

P1：下级移位寄存器的第二节点

RESET：复位信号端

C：第一电容

G1至G4：栅线

D1至D4：数据线

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本申请的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知方法、装置、实现或者操作以避免模糊本申请的各方面。

附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。

在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

图1为一种现有移位寄存器单元的结构示意图。如图1所示，该移位寄存器单元包括16个薄膜型晶体管(TFT)和1个电容，其主要驱动过程分为以下四个阶段，阶段1：第一信号端INPUT1打开第二开关元件S2，使第一节点Q为高电平；阶段2：在电容C的耦合作用下，第一节点Q的电平被抬高，从而使第三开关元件S3开启更加充分第一时钟信号端CLK1从低电平变为高电平，第一扫描信号输出端GOUT输出高电平即在一帧中的输出阶段输出扫描信号；阶段3：第二信号端FEED下拉第一节点Q点的电平，第三开关元件S3截止，第一扫描信号输出端GOUT输出低电平；阶段4：由于第一节点Q点受第一时钟信号端CLK1的耦合作用，下拉维持模块开始起作用来保证Q点在一帧其它时间内(非输出阶段)一直保证低电平。

图2为现本实施例有移位寄存器单元异常失效时波形示意图，本示例实施中时钟信号端的信号高电平的占空比为50％。第一扫描信号输出端的信号滞后所述第一信号端的信号半个时钟周期，第三信号端VSS1及第四信号端VSS2为持续低电平信号，如图2所示，在移位寄存器的驱动过程的阶段2，Q点电压实测在40V左右，无法达到预设电压值(预设电压值＞50V)，分析发现图1中的第一开关元件S1的Vgs＝0V，Vds在60V～70V之间，此时第一开关元件S1的关断漏电流(Ioff)较高，造成Q点的电位无法保持，从而使得移位寄存器输出波形失效。

为改善该问题，本申请实施例提供了一种移位寄存器单元，如图3所示，移位寄存器单元至少包括第一上拉控制模块110、第一上拉模块120、第一下拉模块130、第二下拉模块140以及第一下拉维持模块150。

第一上拉控制模块110，包括驱动增强单元111和上拉控制单元112，驱动增强单元111连接第一扫描信号输出端GOUT、第一信号端INPUT1，用于响应第一扫描信号输出端GOUT的信号将第一扫描信号输出端GOUT的信号提供至第一信号端INPUT1，上拉控制单元112连接第一信号端INPUT1、第一节点Q，用于响应第一信号端INPUT1的信号将第一信号端INPUT1的信号提供至第一节点Q。

第一上拉模块120，连接第一节点Q、第一扫描信号输出端GOUT、第一时钟信号端CLK1，用于响应第一节点Q的信号将第一时钟信号端CLK1的信号提供至第一扫描信号输出端GOUT。

第一下拉模块130，连接第二信号端FEED、第三信号端VSS1、第一节点Q，用于响应第二信号端FEED的信号将第三信号端VSS1的信号提供至第一节点Q。

第二下拉模块140，连接第一节点Q、第二节点P、第一扫描信号输出端GOUT、第三信号端VSS1及第四信号端VSS2，用于响应第二节点P的信号将第三信号端VSS1的信号提供至第一节点Q，以及响应第二节点P的信号将第四信号端VSS2的信号提供至第一扫描信号输出端GOUT；

第一下拉维持模块150，连接第一节点Q、第二节点P、第三信号端VSS1，用于响应第一节点Q的信号将第三信号端VSS1的信号提供至第二节点P。

图4为本申请实施例的移位寄存器单元的波形示意图。结合图4中的驱动时序图对图3中的移位寄存器电路的工作过程进行说明。

在第一时段T1：第一信号端INPUT1的信号为高电平信号(30V)，第一上拉控制模块110响应于第一信号端INPUT1的信号，将第一节点Q上拉为高电平；第一下拉维持模块150响应第一节点Q的信号将第二节点P的信号下拉至低电平。

在第二时段T2：第一时钟信号端CLK1从低电平变为高电平，第一上拉模块120响应于第一节点Q的信号，将第一扫描信号输出端GOUT的信号上拉为高电平，即输出高电平扫描信号(30V)，同时扫描信号反馈至驱动增强单元111，驱动增强单元111响应第一扫描信号输出端GOUT的信号将第一扫描信号输出端GOUT的信号提供至第一信号端INPUT1，那么第一信号端INPUT1的信号的电平会从-10V上升到20V左右第一信号端INPUT1的信号的电平与第一节点Q的信号的电平差距降低，避免第一节点Q的电压通过上拉控制单元112发生泄露，从而使得Q点电平得以上升至60V～70V，第一上拉模块130开启更加充分，更好地输出扫描信号；第一下拉维持模块150响应第一节点Q的信号将第二节点P的信号下拉至低电平。

在第三时段T3：第二信号端FEED的信号为高电平，第一下拉模块130响应于第二信号端FEED的信号将第一节点Q点的信号下拉为低电平，第一上拉模块120响应于第一节点Q的信号，第一扫描信号输出端GOUT输出低电平。

与上述现有移位寄存器不同的是，在本申请实施例对移位寄存器的上拉控制模块进行改造，在第二时段T2，将本级移位寄存器输出的扫描信号的反馈至第一上拉控制单元，抬高第一信号端INPUT1的信号的电平，避免第一节点Q的电压通过上拉控制单元112发生泄露，第一上拉模块130开启更加充分，输出更长的时间的有效扫描信号。图5为本申请实施例与图1中移位寄存器的第一节点Q和扫描信号输出端GOUT信号的对比图，其中，上半部分为本申请实施例与图1中移位寄存器的第一节点Q的信号的对比图，下半部分为本申请实施例与图1中移位寄存器的扫描信号输出端GOUT的信号的对比图。如图5所示，在扫描信号输出阶段即第二时间段本申请实施例的第一节点Q的电平高于图1中第一节点Q的电平，相应的，本申请实施例扫描信号输出端GOUT的电平高于图1中扫描信号输出端GOUT的电平，在扫描信号输出阶段输出更长的时间的有效的扫描信号，在高频驱动需求场景即扫描信号输出阶段的时长压缩的情况下，本申请实施例中也可以保持较高的稳定性。

下面将通过实施例一、实施例二、实施例三、实施例四对上述移位寄存器电路中的各模块的具体结构和连接方式进行详细的说明。

实施例一

本实施例中第一信号端INPUT1与前级移位寄存器的级联信号输出端CARRY连接，相应的，如图6所示，本实施例中的第一上拉模块120可以连接第一级联信号输出端CARRY，用于响应第一节点Q的信号将第一时钟信号端CLK1的信号提供至第一级联信号输出端CARRY。

相应的，为了减少级联信号受第一时钟信号端CLK1的信号的耦合影响，本实施例中移位寄存器第二下拉模块140还连接第一级联信号输出端CARRY、第三信号端VSS1、第二节点P，用于响应第二节点P的信号将第三信号端VSS1的信号提供至第一级联信号输出端CARRY，即在非输出阶段下拉级联信号。

本实施例对移位寄存器的上拉控制模块进行改造，并利用前级移位寄存器的级联信号和本级扫描信号作为改造后上拉控制模块的输入，在第二时段T2，将本级移位寄存器输出的扫描信号的反馈至第一上拉控制单元，抬高第一信号端INPUT1的信号的电平，避免第一节点Q的电压通过上拉控制单元112发生泄露，第一上拉模块120开启更加充分，在更长的时间内输出扫描信号，在较小的改造代价下，提高移位寄存器在高频驱动需求场景中也可以保持较高的稳定性。

实施例二

实施例一中移位寄存器中第一信号端INPUT1与前级移位寄存器的级联信号输出端CARRY连接，本级移位寄存器与前级移位寄存器的时钟信号相差半个时钟周期。为了减少级联信号受第一时钟信号端CLK1的信号的耦合影响，移位寄存器中需要在第一上拉模块120输出级联信号并在第二下拉模块140中设置下拉级联信号的功能，以在非输出阶段下拉级联信号输出端CARRY的信号。

为了减少移位寄存器中开关元件的数量，如图7所示，本实施例在图3的基础上，引入第五信号端INPUT2，第一扫描信号输出端GOUT的信号滞后第五信号端INPUT2的信号半个时钟周期，第五信号端INPUT2与前级移位寄存器输出的第一扫描信号输出端GOUT连接。

本实施例中上拉控制单元112还连接第五信号端INPUT2，用于响应第一信号端INPUT1的信号将第五信号端INPUT2的信号提供至第一节点Q。第五信号端INPUT2与前级移位寄存器的扫描信号输出端GOUT连接，由于本实施例中扫描信号第二下拉模块140在非输出阶段下拉扫描信号输出端GOUT的信号，避免了扫描信号输出端GOUT的信号受第一时钟信号端的信号CLK1的耦合影响，因此本实施例第二下拉模块140可减少开关元件，在相对较少的开关元件下提高移位寄存器高频驱动的稳定性，便于实现窄边框设计。

实施例三

虽然理论上本级移位寄存器对应的时钟信号与本级移位寄存器的扫描信号的波形相同，但是扫描信号为时钟信号经过移位寄存器处理的信号，与扫描信号可能存在细微偏差。为了在第二时间段T2进一步增强第一信号端INPUT1，本实施例在实施例二的基础上，如图8所示，驱动增强单元111还连接第一时钟信号端CLK1，用于响应第一扫描信号输出端GOUT的信号将第一时钟信号端CLK1的信号提供至第一信号端INPUT1。

本实施例将本级移位寄存器对应的时钟信号作用于第一信号端INPUT1，以在输出阶段抬高第一信号端INPUT1的电压，更少地增强移位寄存器的驱动能力。

实施例四

如图3所示，第一上拉控制模块110包括第一开关元件S1、第二开关元件S2，第一上拉模块120包括第三开关元件S3，第一下拉模块130包括第四开关元件S4，第二下拉模块140包括第五开关元件S5、第六开关元件S6，第一下拉维持模块150包括第七开关元件S7；其中，

第一开关元件S1，用于在第一扫描信号输出端GOUT的信号的作用下而导通，以将第一扫描信号输出端GOUT的信号提供至第一信号端INPUT；

第二开关元件S2，用于在第一信号端INPUT的信号的作用下而导通，以将第一信号端的信号INPUT提供至第一节点Q；

第三开关元件S3，用于在第一节点Q的信号的作用下而导通，以将第一时钟信号端CLK1的信号提供至第一扫描信号输出端GOUT；

第四开关元件S4，用于在第二信号端FEED的信号的作用下而导通，以将第三信号端VSS1的信号提供至第一节点Q；

第五开关元件S5，用于在第二节点P的信号的作用下而导通，以将第三信号端VSS1的信号提供至第一节点Q；

第六开关元件S6，用于在第二节点P的信号的作用下而导通，以将第四信号端VSS2的信号提供至第一扫描信号输出端GOUT；

第七开关元件S7，用于在第一节点Q的信号的作用下而导通，以将第三信号端VSS1的信号提供至第二节点P。

在本示例性实施例中，所述第一开关元件至第七开关元件(S1～S7)可以分别对应第一开关晶体管至第七开关晶体管，每一个开关晶体管均具有控制端、第一端、第二端。具体的，各开关晶体管的控制端可以为栅极、第一端可以为源极、第二端可以为漏极；或者各开关晶体管的控制端可以栅极、第一端可以为漏极、第二端可以为源极。此外，各开关晶体管可以为增强型晶体管或者耗尽型晶体管，本示例性实施例对此不作特殊限定。另外，各开关晶体管可以为N型晶体管或者P型晶体管本示例性实施例对此不作特殊限定。

下面以所有开关元件均为N型薄膜晶体管为例，结合图4中的驱动时序图对图3中的移位寄存器电路的工作过程进行说明。由于开关元件均为N型薄膜晶体管，因此，所有开关元件的导通信号均为高电平信号，所有开关元件的关断信号均为低电平信号。

在第一时段T1：第一信号端INPUT1的信号为高电平信号(30V)，第二开关元件S2在第一信号端INPUT1的信号的作用下导通，将第一节点Q上拉为高电平；第七开关元件S7在第一节点Q的信号的作用下导通，将第二节点P的信号下拉至低电平。

在第二时段T2：第一时钟信号端CLK1从低电平变为高电平，第三开关元件S3在第一节点Q的信号的作用下导通，将第一扫描信号输出端GOUT的信号上拉为高电平，即输出高电平扫描信号(30V)，同时扫描信号反馈至第一开关元件S1，第一开关元件S1在第一扫描信号输出端GOUT的信号的作用下导通，将第一扫描信号输出端GOUT的信号提供至第一信号端INPUT1，那么第一信号端INPUT1的信号的电平会从-10V上升到20V左右第一信号端INPUT1的信号的电平与第一节点Q的信号的电平差距降低，避免第一节点Q的电压通过上拉控制单元112发生泄露，从而使得Q点电平得以上升至60V～70V，第一上拉模块130开启更加充分，更好地输出扫描信号；第七开关元件S7在第一节点Q的信号的作用下将第二节点P的信号下拉至低电平。

在第三时段T3：第二信号端FEED的信号为高电平，第四开关元件S4在第二信号端FEED的信号的作用下，将第一节点Q点的信号下拉为低电平，第三开关元件在于第一节点Q的信号的作用下截止，第一扫描信号输出端GOUT输出低电平。

本实施例对移位寄存器的上拉控制模块进行改造，在上拉控制模块中增加第一开关元件S1，在第二时段T2，将本级移位寄存器输出的扫描信号的反馈至第一开关元件S1，抬高第一信号端INPUT1的信号的电平，避免第一节点Q的电压通过第二开关元件S2发生泄露，第三开关元件S3开启更加充分，在更长的时间内输出扫描信号，因此本实施例的移位寄存器在高频驱动需求场景中也可以保持较高的稳定性。

实施例五

利用本申请实施例对上拉控制模块改造的思路对图1所示的移位寄存器进行改造得到如图9所示的移位寄存器，即在上拉控制模块中增设第一开关元件S1以在第二时间段抬升第一信号端INPUT1的电压。

需要说明的是，在图9的基础上还可以按照实施例二对其上拉控制模块改造的思路，对实施例五的上拉控制模块进一步改造，引入第五信号端INPUT2，第一扫描信号输出端GOUT的信号滞后第五信号端INPUT2的信号半个时钟周期，第五信号端INPUT2与前级移位寄存器输出的第一扫描信号输出端GOUT连接，以减少第二下拉模块中的开关元件。

在图9的基础上还可以按照实施例三对其上拉控制模块改造的思路，对实施例五的上拉控制模块进行进一步改造，将本级移位寄存器对应的时钟信号作用于第一信号端INPUT1，以在输出阶段抬高第一信号端INPUT1的电压，更少地增强移位寄存器的驱动能力。

在上述移位寄存器单元的基础上，本申请实施例还提供了一种栅极驱动电路，如图10所示，栅极驱动电路包括多个上述的移位寄存器单元，多个移位寄存器单元级联；

其中，第n级移位寄存器电路的第一时钟信号端与第n+m级移位寄存器电路的第一时钟信号端的信号相差半个时钟周期，m>2，n>m；

第n级移位寄存器电路的第一信号端INPUT与第n-m级移位寄存器电路的第一扫描信号输出端GOUT连接，第n级移位寄存器电路的第二信号端FEED与第n+m级移位寄存器电路的第一扫描信号输出端GOUT连接。

以m＝4为例，如图9所示，第5级移位寄存器电路的第一信号端INPUT1与第1级移位寄存器电路的第一扫描信号输出端GOUT连接，第5级移位寄存器电路的第二信号端FEED与第9级移位寄存器电路的第一扫描信号输出端GOUT连接。

需要说明的是，当移位寄存器电路为上述实施例一的移位寄存器电路，移位寄存器电路包括第一级联信号输出端CARRY，那么第n级移位寄存器电路的第一信号端INPUT1与第n-m级移位寄存器电路的第一级联信号输出端CARRY连接，第n级移位寄存器电路的第二信号端FEED与第n+m级移位寄存器电路的第一级联信号输出端CARRY连接。

以m＝4为例，第5级移位寄存器电路的第一信号端INPUT1与第1级移位寄存器电路的级联信号输出端CARRY连接，第5级移位寄存器电路的第二信号端FEED与第9级移位寄存器电路的级联信号输出端CARRY连接。

在上述栅极驱动电路的基础上，本申请实施例还提供了一种显示面板，显示面板包括像素电路、源极驱动电路及栅极驱动电路。

如图11所示，像素电路可以包括横纵交错的多条栅线(G1、G2、G3、G4……)和多条数据线(D1、D2、D3、D4……)，以及由相邻栅线和相邻数据线限定的多个像素单元：其中，栅线用于传输所述栅极驱动电路中各级移位寄存器电路提供的扫描信号，数据线用于传输源极驱动器提供的数据信号，移位寄存器单元的第一扫描信号输出端GOUT与所述像素电路中对应的扫描线连接，以通过栅线向像素电路中提供扫描信号，以打开TFT，从而提供像素灰阶对像素进行充电，使像素电压等于数据电压，以保证显示正确的灰阶。

本申请的显示面板可以包括手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

此外，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (8)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：

第一上拉控制模块，包括驱动增强单元和上拉控制单元，其中：所述驱动增强单元连接第一扫描信号输出端、第一信号端，用于响应所述第一扫描信号输出端的信号将所述第一扫描信号输出端的信号提供至所述第一信号端，所述上拉控制单元连接第一信号端、第一节点，用于响应所述第一信号端的信号将所述第一信号端的信号提供至所述第一节点；或，所述驱动增强单元连接第一扫描信号输出端、第一信号端，用于响应所述第一扫描信号输出端的信号将所述第一扫描信号输出端的信号提供至所述第一信号端，所述上拉控制单元连接第一信号端、第一节点及第五信号端，用于响应所述第一信号端的信号将所述第五信号端的信号提供至所述第一节点；或，所述驱动增强单元连接第一扫描信号输出端、第一信号端及第一时钟信号端，用于响应所述第一扫描信号输出端的信号将所述第一时钟信号端的信号提供至所述第一信号端，所述上拉控制单元连接第一信号端、第一节点及第五信号端，用于响应所述第一信号端的信号将所述第五信号端的信号提供至所述第一节点；

第一上拉模块，连接所述第一节点、所述第一扫描信号输出端、第一时钟信号端，用于响应所述第一节点的信号将所述第一时钟信号端的信号提供至所述第一扫描信号输出端；

第一下拉模块，连接第二信号端、第三信号端、所述第一节点，用于响应所述第二信号端的信号将所述第三信号端的信号提供至所述第一节点；

第二下拉模块，连接所述第一节点、第二节点、所述第一扫描信号输出端、所述第三信号端及第四信号端，用于响应所述第二节点的信号将所述第三信号端的信号提供至所述第一节点，以及响应所述第二节点的信号将所述第四信号端的信号提供至所述第一扫描信号输出端；

第一下拉维持模块，连接所述第一节点、所述第二节点、所述第三信号端，用于响应所述第一节点的信号将所述第三信号端的信号提供至所述第二节点。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一扫描信号输出端的信号滞后所述第一信号端的信号半个时钟周期。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一扫描信号输出端的信号滞后所述第五信号端的信号半个时钟周期。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉模块包括：

第三开关元件，连接所述第一节点、所述第一扫描信号输出端、第一时钟信号端，用于响应所述第一节点的信号将所述第一时钟信号端的信号提供至所述第一扫描信号输出端第八开关元件；

第八开关元件，连接所述第一节点、所述第一时钟信号端及第一级联信号输出端，用于响应所述第一节点的信号将所述第一时钟信号端的信号提供至所述第一级联信号输出端。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第二下拉模块包括：

第五开关元件，连接所述第一节点、第二节点及第三信号端，用于响应所述第二节点的信号将所述第三信号端的信号提供至所述第一节点；

第六开关元件，连接所述第二节点、第一扫描信号输出端及第四信号端，用于响应所述第二节点的信号将所述第四信号端的信号提供至所述第一扫描信号输出端；

第九开关元件，连接所述第一级联信号输出端、第三信号端、所述第二节点，用于响应所述第二节点的信号将所述第三信号端的信号提供至所述第一级联信号输出端。

6.根据权利要求1所述的移位寄存器单元，其特征在于，

所述第一上拉控制模块包括第一开关元件、第二开关元件，所述第一上拉模块包括第三开关元件，所述第一下拉模块包括第四开关元件，所述第二下拉模块包括第五开关元件、第六开关元件，所述第一下拉维持模块包括第七开关元件；其中，

所述驱动增强单元连接第一扫描信号输出端、第一信号端，用于响应所述第一扫描信号输出端的信号将所述第一扫描信号输出端的信号提供至所述第一信号端，所述上拉控制单元连接第一信号端、第一节点，用于响应所述第一信号端的信号将所述第一信号端的信号提供至所述第一节点下：所述第一开关元件用于在所述第一扫描信号输出端的信号的作用下而导通，以将所述第一扫描信号输出端的信号提供至所述第一信号端，所述第二开关元件用于在所述第一信号端的信号的作用下而导通，以将所述第一信号端的信号提供至所述第一节点；

所述第三开关元件用于在所述第一节点的信号的作用下而导通，以将所述第一时钟信号端的信号提供至所述第一扫描信号输出端；

所述第四开关元件用于在所述第二信号端的信号的作用下而导通，以将所述第三信号端的信号提供至所述第一节点；

所述第五开关元件用于在所述第二节点的信号的作用下而导通，以将所述第三信号端的信号提供至所述第一节点；

所述第六开关元件用于在所述第二节点的信号的作用下而导通，以将所述第四信号端的信号提供至所述第一扫描信号输出端；

所述第七开关元件用于在所述第一节点的信号的作用下而导通，以将所述第三信号端的信号提供至所述第二节点。

7.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个根据权利要求1-6任意一项所述的移位寄存器单元，所述多个移位寄存器单元级联；

其中，第n级移位寄存器电路的第一时钟信号端与第n+m级移位寄存器电路的第一时钟信号端的信号相差半个时钟周期，m>2，n>m；

所述第n级移位寄存器电路的第一信号端与第n-m级移位寄存器电路的第一扫描信号输出端连接，所述第n级移位寄存器电路的第二信号端与所述第n+m级移位寄存器电路的第一扫描信号输出端连接。

8.一种显示面板，其特征在于，包括像素电路，所述像素电路包括横纵交错的多条栅线和多条数据线；源极驱动电路，与所述像素电路中的多条数据线连接；及如权利要求7所述的栅极驱动电路，与所述像素电路中的多条栅线连接。

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