CN108389540A - 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置 - Google Patents

Abstract

本发明的实施例提供移位寄存器单元、栅极驱动电路及其驱动方法、显示装置，涉及显示技术领域，可改善因刷新频率较高导致显示面板功耗增大的问题。移位寄存器单元，包括：上拉节点，上拉节点用于控制移位寄存器单元的信号输出端输出栅极扫描信号，移位寄存器单元还包括：第一输入模块，连接第一信号端、第一电压端和上拉节点，用于在第一信号端的控制下，将第一电压端的电压输出至上拉节点；第二输入模块，连接第二信号端、第二电压端和上拉节点，用于在第二信号端的控制下，将第二电压端的电压输出至上拉节点；第三输入模块，连接第三信号端、第三电压端和上拉节点，用于在第三信号端的控制下，将第三电压端的电压输出至上拉节点。

Description

移位寄存器单元、栅极驱动电路及其驱动方法、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及移位寄存器单元、栅极驱动电路及其驱动方法、显示装置。

背景技术

近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(Gate Driver on Array，集成栅极驱动电路)技术量产化的实现。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路，其中该栅极开关电路中的每个移位寄存器也称GOA单元。

在高集成度的基础上，高分辨率、高解析度的产品成为显示行业发展的趋势，但为满足高分辨率、高解析度，不得不提高刷新频率，而显示过程中有很多场景是不需要较高分辨率的，如果在显示过程中始终保持高分辨率，这会导致显示面板的功耗加大，这样一来，电池的使用时间缩短，同时会缩短产品的使用寿命。

发明内容

本发明的实施例提供移位寄存器单元、栅极驱动电路及其驱动方法、显示装置，可改善因刷新频率较高导致显示面板功耗增大的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种移位寄存器单元，包括：上拉节点，所述上拉节点用于控制所述移位寄存器单元的信号输出端输出栅极扫描信号，所述移位寄存器单元还包括：第一输入模块、第二输入模块、第三输入模块；所述第一输入模块，连接第一信号端、第一电压端和所述上拉节点，用于在所述第一信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；所述第二输入模块，连接第二信号端、第二电压端和所述上拉节点，用于在所述第二信号端的控制下，将所述第二电压端的电压输出至所述上拉节点；所述第三输入模块，连接第三信号端、第三电压端和所述上拉节点，用于在所述第三信号端的控制下，将所述第三电压端的电压输出至所述上拉节点。

可选的，所述移位寄存器单元还包括：输出模块；所述输出模块，连接第一时钟信号端、所述上拉节点、信号输出端，用于在所述上拉节点的控制下，将所述第一时钟信号端的电压输出至所述信号输出端。

可选的，所述移位寄存器单元还包括：下拉控制模块；所述下拉控制模块，连接第二时钟信号端、第四电压端、所述上拉节点、下拉节点，用于在所述第二时钟信号端的控制下将所述第二时钟信号端的电压输出至所述下拉节点，或者用于在所述上拉节点的控制下，将所述第四电压端的电压输出至所述下拉节点。

可选的，所述移位寄存器单元还包括：下拉模块；所述下拉模块，连接所述下拉节点、所述第四电压端、所述信号输出端，用于在所述下拉节点的控制下将所述第四电压端的电压输出至所述信号输出端。

可选的，所述移位寄存器单元还包括：降噪模块；所述降噪模块，连接所述下拉节点、所述第四电压端、所述上拉节点，用于在所述下拉节点的控制下将所述第四电压端的电压输出至所述上拉节点。

可选的，所述第一输入模块包括第一晶体管，所述第二输入模块包括第二晶体管；所述第一晶体管的栅极连接所述第一信号端，第一极连接所述第一电压端，第二极连接所述上拉节点；所述第二晶体管的栅极连接所述第二信号端，第一极连接所述第二电压端，第二极连接所述上拉节点。

可选的，所述第三输入模块包括第三晶体管；所述第三晶体管的栅极连接所述第三信号端，第一极连接所述第三电压端，第二极连接所述上拉节点。

可选的，所述下拉控制模块包括第四晶体管和第五晶体管；所述第四晶体管的栅极连接所述第二时钟信号端，第一极连接所述第二时钟信号端，第二极连接所述下拉节点；所述第五晶体管的栅极连接所述上拉节点，第一极连接所述第四电压端，第二极连接所述下拉节点。

可选的，所述下拉控制模块还包括第六晶体管和/或第一电容；所述第六晶体管的栅极连接所述信号输出端，第一极连接所述第四电压端，第二极连接所述下拉节点；所述第一电容的第一端连接所述第四电压端，第二端连接所述下拉节点。

可选的，所述移位寄存器单元还包括输出模块的情况下，所述输出模块包括第七晶体管和第二电容；所述第七晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极连接所述信号输出端和所述第二电容的第二端；所述第二电容的第一端连接所述上拉节点，第二端还连接所述信号输出端；所述移位寄存器单元还包括下拉模块的情况下，所述下拉模块包括第八晶体管；所述第八晶体管的栅极连接所述下拉节点，第一极连接所述第四电压端，第二极连接所述信号输出端；所述移位寄存器单元还包括降噪模块的情况下，所述降噪模块包括第九晶体管；所述第九晶体管的栅极连接所述下拉节点，第一极连接所述第四电压端，第二极连接所述上拉节点。

第二方面，提供一种栅极驱动电路，包括至少两级级联的移位寄存器单元；第一级移位寄存器单元的第一信号端与起始信号端相连接；除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号端与其上一级移位寄存器单元的信号输出端相连接；除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号端与其下一级移位寄存器单元的信号输出端相连接；所述最后一级移位寄存器单元的第二信号端连接复位信号端；第N级移位寄存器单元为第一方面所述的移位寄存器单元；其中，N为大于等于2的整数。

第三方面，提供一种显示装置，包括第二方面所述的栅极驱动电路。

第四方面，提供一种用于驱动第三方面所述的栅极驱动电路的驱动方法，在一图像帧内，所述方法包括：第一阶段：栅极驱动电路的第一级移位寄存器单元的第一信号端接收起始信号端的起始信号，第一电压端输入第一电压信号，开启第一级移位寄存器单元，以逐级开启栅极驱动电路中的移位寄存器单元；第二阶段：栅极驱动电路的第N级移位寄存器单元接收第三信号端的开启信号，第三电压端输入第二电压信号，开启第N级移位寄存器单元，以逐级开启栅极驱动电路中第N级移位寄存器单元到第M级移位寄存器单元；第M级移位寄存器单元的信号输出端输出栅极扫描信号，第一电压端输入第三电压信号；所述第一电压信号和所述第二电压信号相对所述第三电压信号为高电平信号；其中，M为大于N的整数。

本发明提供移位寄存器单元、栅极驱动电路及其驱动方法、显示装置，栅极驱动电路在扫描过程中，不需要高分辨率的情况下(例如在虚拟现实显示中，人眼注意区域以外的区域不需要较高的分辨率)，此时通过局部调整刷新频率，使需要高分辨率的部分刷新频率较高，不需要高分辨率的部分刷新频率较低，从而降低IC(Integrated Circuit，集成电路)的功耗，降低工作温度，使产品在保证画面品质的同时节省了功耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3为图2中各个模块的一种具体结构示意图；

图4为图2中各个模块的另一种具体结构示意图；

图5为本发明实施例提供的一种控制图4所示的移位寄存器单元的一种信号时序图；

图6为本发明实施例提供的一种栅极驱动电路的结构示意图；

图7为本发明实施例提供的一种控制图6所示的移位寄存器单元的一种信号时序图。

附图标记

10-第一输入模块；20-第二输入模块；30-第三输入模块；40-输出模块；50-下拉控制模块；60-下拉模块；70-降噪模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1所示，包括上拉节点PU，上拉节点PU用于控制移位寄存器单元的信号输出端OUTPUT输出栅极扫描信号，移位寄存器单元还包括：第一输入模块10、第二输入模块20、第三输入模块30。

其中，第一输入模块10，连接第一信号端IN1、第一电压端V1和上拉节点PU，用于在第一信号端IN1的控制下，将第一电压端V1的电压输出至上拉节点PU。

第二输入模块20，连接第二信号端IN2、第二电压端V2和上拉节点PU，用于在第二信号端IN2的控制下，将第二电压端V2的电压输出至上拉节点PU。

第三输入模块30，连接第三信号端IN3、第三电压端V3和上拉节点PU，用于在第三信号端IN3的控制下，将第三电压端V3的电压输出至上拉节点PU。

优选的，如图2所示，移位寄存器单元还包括输出模块40。

输出模块40，连接第一时钟信号端CK、上拉节点PU、信号输出端OUTPUT，用于在上拉节点PU的控制下，将第一时钟信号端CK的电压输出至信号输出端OUTPUT。

优选的，如图2所示，移位寄存器单元还包括下拉控制模块50。

下拉控制模块50，连接第二时钟信号端CKB、第四电压端V4、上拉节点PU、下拉节点PD，用于在第二时钟信号端CKB的控制下将第二时钟信号端CKB的电压输出至下拉节点PD，或者用于在上拉节点PU的控制下，将第四电压端V4的电压输出至下拉节点PD。

优选的，如图2所示，移位寄存器单元还包括下拉模块60。

下拉模块60，连接下拉节点PD、第四电压端V4、信号输出端OUTPUT，用于在下拉节点PD的控制下将第四电压端V4的电压输出至信号输出端OUTPUT。

优选的，如图2所示，移位寄存器单元还包括降噪模块70。

降噪模块70，连接下拉节点PD、第四电压端V4、上拉节点PU，用于在下拉节点PD的控制下将第四电压端V4的电压输出至上拉节点PU。

下拉控制模块50能够控制下拉节点PD的电位，以使得该下拉节点PD能够控制降噪模块70将上拉节点PU的电位下拉至第四电压端V4的电位，以对上拉节点PU进行降噪。

需要说明的是，第一，上拉节点PU用于控制信号输出端OUTPUT输出栅极扫描信号，即上拉节点PU用于控制信号输出端OUTPUT输出高电平信号；下拉节点PD用于停止信号输出端OUTPUT输出栅极扫描信号，即下拉节点PD用于控制信号输出端OUTPUT输出低电平信号。

当然，本领域的技术人员还应当理解到，对于移位寄存器单元中的上拉节点PU和下拉节点PD而言，两者一般处于相反的状态，例如上拉节点PU在处于工作状态(例如，高电平状态)时，下拉节点PD在处于非工作状态(例如，低电平状态)；上拉节点PU在处于非工作状态(例如，低电平状态)时，下拉节点PD在处于工作状态(例如，高电平状态)。

第二，本发明实施例中在第一电压端V1电压不变化时，上述第一电压端V1和第二电压端V2输出的信号互为高低电平。此外，以下实施例均是以第一电压端V1输入的第一电压信号为高电平、第一电压端V1输入的第三电压信号为低电平，第三电压端V3在根据需要输入高电平或低电平，第二电压端V2和第四电压端V4输入恒定的低电平或者接地为例进行的说明。当然，第一电压端V1可以和第三电压端V3相连，第二电压端V2可以和第四电压端V4相连，此处不进行具体示意。

基于此，第一输入模块10能够在第一信号端IN1的控制下，将第一电压端V1的电压输出至上拉节点PU，此外，第二输入模块20能够在第二信号端IN2的控制下，将第二电压端V2的电压输出至上拉节点PU。第三输入模块30能够在第三信号端IN3的控制下，将第三电压端V3的电压输出至上拉节点PU。在此情况下，当该移位寄存器单元采用正向扫描时，第一电压端V1的电压和第三电压端V3的电压用于对上拉节点PU进行充电，第二电压端V2的电压用于对上拉节点PU进行复位。

基于此，当上拉节点PU被充电后，输出模块40在该上拉节点PU的控制下，可以将第一时钟信号端CK的时钟信号输出至信号输出端OUTPUT，以使得信号输出端OUTPUT在输出阶段能够对与该信号输出端OUTPUT相连接的栅线输出栅极扫描信号。第二输入模块20在第二信号端IN2的控制下，将第二电压端V2的电压输出至上拉节点PU，以通过下拉控制模块50控制下拉节点PD的电位，以使下拉模块60在下拉节点PD的控制下，将信号输出端OUTPUT的电位下拉至第四电压端V4的电位。

这样一来，栅极驱动电路在扫描过程中，不需要高分辨率的情况下(例如在虚拟现实显示中，人眼注意区域以外的区域不需要较高的分辨率)，此时通过局部调整刷新频率，使需要高分辨率的部分刷新频率较高，不需要高分辨率的部分刷新频率较低，从而降低IC(Integrated Circuit，集成电路)的功耗，降低工作温度，使产品在保证画面品质的同时节省了功耗。

示例的，在一帧显示过程中，一幅画面的第一部分和第三部分不需要高分辨率，位于中间的第二部分需要高分辨率。第一部分由前N-1级移位寄存器单元驱动，第二部分由第N～M级移位寄存器单元驱动，第三部分由后M+1级移位寄存器单元驱动。在显示过程中，第一阶段移位寄存器单元从头至尾逐行开启，第二阶段从设置有第三输入模块30的移位寄存器单元(第N级移位寄存器单元)开启，到第M级移位寄存器单元结束。这样一来，第二部分的刷新频率(例如120Hz)为第一部分和第三部分刷新频率(例如60Hz)的两倍，既保证画面品质又节省了功耗。

以下，对上述移位寄存器单元中的各个模块的具体结构进行详细的说明。

可选的，如图3和图4所示，第一输入模块10包括第一晶体管M1，第二输入模块20包括第二晶体管M2。

第一晶体管M1的栅极连接第一信号端IN1，第一极连接第一电压端V1，第二极连接上拉节点PU。

第二晶体管M2的栅极连接第二信号端IN2，第一极连接第二电压端V2，第二极连接上拉节点PU。

需要说明的是，第一输入模块10还可以包括与第一晶体管M1并联的多个开关晶体管，第二输入模块20还可以包括与第二晶体管M2并联的多个开关晶体管。上述仅仅是对第一输入模块10和第二输入模块20的举例说明，其它与第一输入模块10和第二输入模块20功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

可选的，如图3和图4所示，第三输入模块30包括第三晶体管M3。

第三晶体管M3的栅极连接第三信号端IN3，第一极连接第三电压端V3，第二极连接上拉节点PU。

需要说明的是，第三输入模块30还可以包括与第三晶体管M3并联的多个开关晶体管。上述仅仅是对第三输入模块30的举例说明，其它与第三输入模块30功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

可选的，如图3所示，下拉控制模块50包括第四晶体管M4和第五晶体管M5。

第四晶体管M4的栅极连接第二时钟信号端CKB，第一极连接第二时钟信号端CKB，第二极连接下拉节点PD。

第五晶体管M5的栅极连接上拉节点PU，第一极连接第四电压端V4，第二极连接下拉节点PD。

需要说明的是，下拉控制模块50还可以包括与第四晶体管M4并联的多个开关晶体管、和/或与第五晶体管M5并联的多个开关晶体管。上述仅仅是对下拉控制模块50的举例说明，其它与下拉控制模块50功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

可选的，如图4所示，下拉控制模块50还包括第六晶体管M6。

第六晶体管M6的栅极连接信号输出端OUTPUT，第一极连接第四电压端V4，第二极连接下拉节点PD。

需要说明的是，下拉控制模块50还可以包括与第六晶体管M6并联的多个开关晶体管。上述仅仅是对下拉控制模块50的举例说明，其它与下拉控制模块50功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

可选的，如图4所示，下拉控制模块50还包括第一电容C1。

第一电容C1的第一端连接第四电压端V4，第二端连接下拉节点PD。

可选的，如图3和图4所示，输出模块40包括第七晶体管M7和第二电容C2。

第七晶体管M7的栅极连接上拉节点PU，第一极连接第一时钟信号端CK，第二极连接信号输出端OUTPUT和第二电容C2的第二端。

第二电容C2的第一端连接上拉节点PU，第二端还连接信号输出端OUTPUT。

需要说明的是，输出模块40还可以包括与第七晶体管M7并联的多个开关晶体管。上述仅仅是对输出模块40的举例说明，其它与输出模块40功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

可选的，如图3和图4所示，下拉模块60包括第八晶体管M8。

第八晶体管M8的栅极连接下拉节点PD，第一极连接第四电压端V4，第二极连接信号输出端OUTPUT。

需要说明的是，下拉模块60还可以包括与第八晶体管M8并联的多个开关晶体管。上述仅仅是对下拉模块60的举例说明，其它与下拉模块60功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

可选的，如图3和图4所示，降噪模块70包括第九晶体管M9。

第九晶体管M9的栅极连接下拉节点PD，第一极连接第四电压端V4，第二极连接上拉节点PU。

需要说明的是，降噪模块70还可以包括与第九晶体管M9并联的多个开关晶体管。上述仅仅是对降噪模块70的举例说明，其它与降噪模块70功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

以上，需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

以下，以上述晶体管均为N型晶体管为例，结合图5所示的信号时序图对图4所示的移位寄存器单元在的不同的阶段的通断情况进行详细的举例说明。此外，以下说明是以第一信号端IN1接收输入信号STV，第二信号端IN2接收复位信号RESET为例。

一帧的第一阶段中：

在输入阶段P1，IN1＝1，IN2＝0，IN3＝0，CK＝0，CKB＝1，V1＝1，V2＝0，V3＝0，V4＝0；其中“0”表示低电平，“1”表示高电平。

此时，由于第一信号端IN1输出高电平，因此第一晶体管M1导通，从而将第一电压端V1的高电平输出至上拉节点PU。在上拉节点PU高电位的控制下，第七晶体管M7导通，将第一时钟信号端CK的低电平输出至信号输出端OUTPUT。

如图4所示，在上拉节点PU高电位的控制下，第五晶体管M5导通，将第四电压端V4的低电平输出至下拉节点PD。在第二时钟信号端CKB高电平的控制下，第四晶体管M4导通，将第二时钟信号端CKB的高电平输出至下拉节点PD。但第四晶体管M4和第五晶体管M5在下拉节点PD的分压使得第八晶体管M8和第九晶体管M9仍处于截止状态，保证上拉节点PU的充电状态。

第三信号端IN3输入低电平信号控制第三晶体管M3截止，第六晶体管M6在信号输出端OUTPUT输出的低电平的控制下截止。

综上所述，第一晶体管M1开启、第二晶体管M2截止、第三晶体管M3截止、第四晶体管M4开启、第五晶体管M5开启、第六晶体管M6截止、第七晶体管M7开启、第八晶体管M8截止、第九晶体管M9截止，信号输出端OUTPUT在上述输入阶段P1输出低电平。

输出阶段P2，IN1＝0，IN2＝0，IN3＝0，CK＝1，CKB＝0，V1＝1，V2＝0，V3＝0，V4＝0。

此时，由于第一信号端IN1输出低电平，因此第一晶体管M1处于截止状态。第二电容C2将输入阶段P1存储的高电平对上拉节点PU进行充电，从而使得第七晶体管M7保持开启状态。在此情况下，第一时钟信号端CK的高电平通过第七晶体管M7输出至信号输出端OUTPUT。

此外，在第二电容C2的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高(第二电容C2与信号输出端OUTPUT连接的一端的电位由0跳变为1，在第二电容C2对上拉节点PU进行充电时，上拉节点PU的电位在1的基础上再向高电位跳变1)，以维持第七晶体管M7处于导通的状态，从而使得第一时钟信号端CK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

如图4所示，在上拉节点PU高电位的控制下，第五晶体管M5导通，将第四电压端V4的低电平输出至下拉节点PD，使得第八晶体管M8和第九晶体管M9仍处于截止状态。

第三信号端IN3输入低电平信号控制第三晶体管M3截止；第六晶体管M6在信号输出端OUTPUT输出的高电平的控制下开启，将第四电压端V4的低电平传输至下拉节点PD，进一步确保下拉节点PD的电位为低电平；第二时钟信号端CKB输入低电平信号控制第四晶体管M4截止。

综上所述，第一晶体管M1截止、第二晶体管M2截止、第三晶体管M3截止、第四晶体管M4截止、第五晶体管M5开启、第六晶体管M6开启、第七晶体管M7开启、第八晶体管M8截止、第九晶体管M9截止，信号输出端OUTPUT在输出阶段P2输出高电平，以向与信号输出端OUTPUT相连接的栅线输出栅极扫描信号。

下拉阶段P3，IN1＝0，IN2＝1，IN3＝0，CK＝0，CKB＝1，V1＝1，V2＝0，V3＝0，V4＝0。

此时，由于第二信号端IN2输出高电平，第二晶体管M2导通，从而将上拉节点PU的电位下拉至第二电压端V2的低电平，第七晶体管M7处于截止状态。

如图4所示，在上拉节点PU低电位的控制下，第五晶体管M5截止，在第二时钟信号端CKB高电平的控制下，第四晶体管M4导通，将第二时钟信号端CKB的高电平传输至下拉节点PD，在下拉节点PD高电位的控制下，第八晶体管M8和第九晶体管M9均导通，通过第九晶体管M9将上拉节点PU的电位下拉至第四电压端V4的低电平，并通过第八晶体管M8将信号输出端OUTPUT的电位下拉至第四电压端V4的低电平。第一电容C1将下拉节点PD的高电平进行存储，使上拉节点PU长时间稳定的保持高电平。

此外，第一信号端IN1输入低电平，使得第一晶体管M1截止；第三信号端IN3输入低电平，使得第三晶体管M3截止，信号输出端OUTPUT输出低电平，使得第六晶体管M6截止。

综上所述，第一晶体管M1截止、第二晶体管M2开启、第三晶体管M3截止、第四晶体管M4开启、第五晶体管M5截止、第六晶体管M6截止、第七晶体管M7截止、第八晶体管M8开启、第九晶体管M9开启，信号输出端OUTPUT在下拉阶段P3输出低电平。

一帧的第二阶段中：

在输入阶段，IN1＝0，IN2＝0，IN3＝1，CK＝0，CKB＝1，V1＝1，V2＝0，V3＝1，V4＝0。

此时，由于第三信号端IN3输出高电平，因此第三晶体管M3导通，从而将第三电压端V3的高电平输出至上拉节点PU。在上拉节点PU高电位的控制下，第七晶体管M7导通，将第一时钟信号端CK的低电平输出至信号输出端OUTPUT。

如图4所示，在上拉节点PU高电位的控制下，第五晶体管M5导通，将第四电压端V4的低电平输出至下拉节点PD。在第二时钟信号端CKB高电平的控制下，第四晶体管M4导通，将第二时钟信号端CKB的高电平输出至下拉节点PD。但第四晶体管M4和第五晶体管M5在下拉节点PD的分压使得第八晶体管M8和第九晶体管M9仍处于截止状态，保证上拉节点PU的充电状态。

第一信号端IN1输入低电平信号控制第一晶体管M1截止，第六晶体管M6在信号输出端OUTPUT输出的低电平的控制下截止。

综上所述，第一晶体管M1截止、第二晶体管M2截止、第三晶体管M3开启、第四晶体管M4开启、第五晶体管M5开启、第六晶体管M6截止、第七晶体管M7开启、第八晶体管M8截止、第九晶体管M9截止，信号输出端OUTPUT在上述输入阶段输出低电平。

第二阶段中的输出阶段与下拉阶段和第一阶段中的输出阶段P2和下拉阶段P3晶体管的开关相同。

需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图5中各个控制信号进行翻转，而移位寄存器单元中各个模块的晶体管的通断过程同上所述，此处不再赘述。

此外，上述移位寄存器单元的工作过程，是以上述多个移位寄存器单元级联构成的栅极驱动电路采用正向扫描的方式为例进行的说明。当采用反向扫描时，在图3和图4所示的移位寄存器单元中，可以将第一信号端IN1接收复位信号RESET，第二信号端IN2接收输入信号INPUT。此外，上述第一电压端V1输入低电平，第二电压端V2输入高电平即可。

本发明实施例提供一种栅极驱动电路，如图6所示，包括多个级联的移位寄存器单元(RS1、RS2……RSA)。

第一级移位寄存器单元RS1的第一信号端IN1与起始信号端STV相连接；除了第一级移位寄存器单元RS1以外，每一级移位寄存器单元RS(n)的第一信号端IN1与其上一级移位寄存器单元RS(n-1)的信号输出端OUTPUT相连接。其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1在接收到上述起始信号后开始对栅线(G1、G2……GA)进行逐行扫描。

除了最后一级移位寄存器单元RSA以外，每一级移位寄存器单元RS(n)的第二信号端IN2与其下一级移位寄存器单元RS(n+1)的信号输出端OUTPUT相连接；最后一级移位寄存器单元RSA的第二信号端IN2连接复位信号端RESET。这样一来，第二信号端IN2利用复位信号端RESET的复位信号对最后一级移位寄存器单元RSA的信号输出端OUTPUT进行复位。

在此基础上，每一级移位寄存器单元的第二电压端V2连接低电平VSS，第四电压端V4连接低电平VGL。

此外，图6所示的栅极驱动电路是对栅线进行正向扫描时各个控制信号的连接方法。当采用该栅极驱动电路对栅线进行反向扫描时，第一级移位寄存器单元RS1的第二信号端IN2连接起始信号端STV，除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元RS(n-1)的信号输出端OUTPUT与下一级移位寄存器单元RS(n)的第二信号端IN2相连接。除了最后一级移位寄存器单元RSA以外，下一级移位寄存器单元的第一信号端IN1连接上一级移位寄存器单元的信号输出端OUTPUT。最后一级移位寄存器单元RSA的第一信号端IN1连接复位信号端RESET。

在此基础上，每一级移位寄存器单元的第二电压端V2连接高电平VDD，第四电压端V4连接低电平VGL。

上述多级移位寄存器单元中，第N级移位寄存器单元为上述任一项所述的移位寄存器单元；其中，N为大于等于2的整数。其他级的移位寄存器单元为现有技术中的移位寄存器单元即可，例如其他级的移位寄存器单元的结构为本发明中移位寄存器单元去除第三输出模块30后的结构，当然还可以是其他结构，此处不再示意。

当然，本发明中的栅极驱动电路可以包括多组(例如两组)移位寄存器单元组，每个组中包括多个级联的移位寄存器单元，并且多级移位寄存器单元中包括一级上述移位寄存器单元。

本发明实施例提供的栅极驱动电路的有益效果与上述移位寄存器单元的有益效果相同，此处不再赘述。

本发明实施例提供一种显示装置，包括如上所述的栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。

在本发明实施例中，显示装置具体至少可以包括液晶显示面板或有机发光二极管显示面板，例如该显示面板可以应用至液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件中。

本发明实施例还提供一种栅极驱动电路的驱动方法，以下驱动方法以第一信号端IN1连接起始信号端STV，第二信号端IN2连接复位信号端RESET为例进行说明。

在一图像帧内，所述方法包括：

第一阶段：

栅极驱动电路的第一级移位寄存器单元的第一信号端IN1接收起始信号端STV的起始信号，第一电压端V1输入第一电压信号(高电平信号)，开启第一级移位寄存器单元，以逐级开启栅极驱动电路中的移位寄存器单元。

第二阶段：

栅极驱动电路的第N级移位寄存器单元接收第三信号端IN3的开启信号，第三电压端V3输入第二电压信号(高电平信号)，开启第N级移位寄存器单元，以逐级开启栅极驱动电路中第N级移位寄存器单元到第M级移位寄存器单元。

第M级移位寄存器单元的信号输出端OUTPUT输出栅极扫描信号，第一电压端V1输入第三电压信号(低电平信号)。

即，当第二阶段第M级移位寄存器单元开启输出高电平信号，那么，第M+1级移位寄存器单元的第一信号端IN1控制第一晶体管M1开启，此时，第一电压端V1输出的信号由高电平变为低电平，上拉节点PU的电位仍为低电平，第M+1级移位寄存器单元不输出高电平信号，然后开始下一帧的显示。

此处，第一电压信号和第二电压信号相对第三电压信号为高电平信号。

其中，M为大于N的整数，当然，本领域技术人员应该明白，若栅极驱动电路中移位寄存器单元共A行，则M≤A。

也就是说，在一图像帧中，第N行到第M级移位寄存器单元刷新了两次，这一部分实现了高频扫描，第1～N-1级和第M+1～A级移位寄存器单元刷新了一次，实现了低频扫描。

以下，结合具体的实施例对本发明提供的栅极驱动电路的驱动方法进行说明。

实施例一

栅极驱动电路仅包含一组级联的移位寄存器单元，并且分为三部分：第一部分包含第1～N-1级，第二部分包含第N～M级，第三部分包含第M+1～A级，第一部分和第三部分实现低频扫描，第二部分实现高频扫描。第N级移位寄存器单元的结构为本发明提供的上述移位寄存器单元，其他级移位寄存器单元为本发明提供的移位寄存器单元去除第三输入模块30后的结构。

第一电压端V1为高电平，第二电压端V2为低电平，第三电压端V3为低电平，第四电压端V4为低电平，第一信号端IN1接收起始信号端STV的起始信号，开启第一级移位寄存器单元，并逐级开启栅极驱动电路中的A级移位寄存器单元。此时，第N级移位寄存器单元中的第三输入模块30不开启。

当最后一级(第A级)移位寄存器单元的第二信号端IN2接收复位信号端RESET的复位信号后，第N级移位寄存器单元中的第三信号端IN3输入高电平信号，第三电压端V3输入高电平信号，开启第N级移位寄存器单元，并逐级开启栅极驱动电路中的第N级移位寄存器单元到第M级移位寄存器单元。第N级移位寄存器单元开启后，第三信号端IN3输入低电平信号，第三电压端V3输入低电平信号。

第M级移位寄存器单元的信号输出端OUTPUT输出高电平信号后，第一电压端V1输入低电平信号，此时该帧扫描结束。

实施例二

栅极驱动电路包含两组级联的移位寄存器单元，每一组级联的移位寄存器单元分为三部分：第一部分包含第1～N-1级，第二部分包含第N～M级，第三部分包含第M+1～A级，第一部分和第三部分实现低频扫描，第二部分实现高频扫描。第N级移位寄存器单元的结构为本发明提供的上述移位寄存器单元，其他级移位寄存器单元为本发明提供的移位寄存器单元去除第三输入模块30后的结构。

需要说明的是，一组中的移位寄存器单元位于栅极驱动电路的奇数级，另一组中的移位寄存器单元位于栅极驱动电路的偶数级。

两组移位寄存器单元同时开启，同时完成扫描，扫描过程与实施例一相同。即，栅极驱动电路中奇数级移位寄存器单元与比其大一或小一的偶数级移位寄存器单元同时开启(相邻两行移位寄存器单元同时开启)。

实施例三

栅极驱动电路包含两组级联的移位寄存器单元，每一组级联的移位寄存器单元分为三部分：第一部分包含第1～N-1级，第二部分包含第N～M级，第三部分包含第M+1～A级，第一部分和第三部分实现低频扫描，第二部分实现高频扫描。每一组中的第N级移位寄存器单元的结构为本发明提供的上述移位寄存器单元，其他级移位寄存器单元为本发明提供的移位寄存器单元去除第三输入模块30后的结构。

需要说明的是，一组中的移位寄存器单元位于栅极驱动电路的奇数级，另一组中的移位寄存器单元位于栅极驱动电路的偶数级。

第一电压端V1为高电平，第二电压端V2为低电平，第三电压端V3为低电平，第四电压端V4为低电平，第一信号端IN1接收始信号端STV的起始信号，开启第一级移位寄存器单元，并逐级开启栅极驱动电路中的2A级移位寄存器单元。此时，每组中的第N级移位寄存器单元中的第三输入模块30不开启。

具体的，如图7所示，第一阶段，两组中位于第一部分的相同级移位寄存器单元同时开启(两组中第一时钟信号端CK1和CK2的高电平保持同步，始信号端STV1和STV2同时开启)，此时，栅极驱动电路中的相邻两级移位寄存器单元同时打开，打开时间为正常显示每级所需的时间。当扫描到第N级移位寄存器单元后，显示进入高频扫描区(正常显示区)，两组中位于第二部分的相同级移位寄存器单元不同步开启(一组第一时钟信号端CK1为高电平时，另一组第一时钟信号端CK2为低电平)，此时，栅极驱动电路中的每级移位寄存器单元单独打开，打开时间为正常显示每级所需的时间。当扫描到第M-1级移位寄存器单元后，显示进入低频扫描区，两组中位于第三部分的相同级移位寄存器单元同时开启，此时，栅极驱动电路中的相邻两级移位寄存器单元同时打开，打开时间为正常显示每级所需的时间，两组中与第A级移位寄存器单元相连的复位信号端RESET1和RESET2同时开启。

这样其实第一部分和第三部分用了原来显示所需要时间的1/2，会节省大量的显示时间，这样，我们可以用这个时间进行第二次第二部分的扫描。

此时，进入第二阶段，向设置在奇数行的那组移位寄存器单元中第N-1级移位寄存器单元的第三信号端IN3-1输入高电平开启信号，第三电压端V3-1输入高电平信号，开启第N-1级移位寄存器单元。然后向设置在偶数行的那组移位寄存器单元中第N-2级移位寄存器单元的第三信号端IN3-2输入高电平开启信号，第三电压端V3-2输入高电平信号，开启第N-2级移位寄存器单元。在扫描过程中，一组第一时钟信号端CK1为高电平时，另一组第一时钟信号端CK2为低电平，使每级移位寄存器单元逐级开启。

设置在奇数行的那组移位寄存器单元中第M-1级移位寄存器单元的信号输出端OUTPUT输出高电平信号后，第一电压端V1-1的信号拉低到低电平，设置在偶数行的那组移位寄存器单元中第M-2级移位寄存器单元的信号输出端OUTPUT输出高电平信号后，第一电压端V1-2的信号拉低到低电平，进行下一帧的循环显示。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，包括：上拉节点，所述上拉节点用于控制所述移位寄存器单元的信号输出端输出栅极扫描信号，其特征在于，

所述移位寄存器单元还包括：第一输入模块、第二输入模块、第三输入模块；

所述第一输入模块，连接第一信号端、第一电压端和所述上拉节点，用于在所述第一信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；

所述第二输入模块，连接第二信号端、第二电压端和所述上拉节点，用于在所述第二信号端的控制下，将所述第二电压端的电压输出至所述上拉节点；

所述第三输入模块，连接第三信号端、第三电压端和所述上拉节点，用于在所述第三信号端的控制下，将所述第三电压端的电压输出至所述上拉节点。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：输出模块、下拉控制模块、下拉模块、降噪模块中至少一个；

所述输出模块，连接第一时钟信号端、所述上拉节点、信号输出端，用于在所述上拉节点的控制下，将所述第一时钟信号端的电压输出至所述信号输出端；

所述下拉控制模块，连接第二时钟信号端、第四电压端、所述上拉节点、下拉节点，用于在所述第二时钟信号端的控制下将所述第二时钟信号端的电压输出至所述下拉节点，或者用于在所述上拉节点的控制下，将所述第四电压端的电压输出至所述下拉节点；

所述下拉模块，连接所述下拉节点、所述第四电压端、所述信号输出端，用于在所述下拉节点的控制下将所述第四电压端的电压输出至所述信号输出端；

所述降噪模块，连接所述下拉节点、所述第四电压端、所述上拉节点，用于在所述下拉节点的控制下将所述第四电压端的电压输出至所述上拉节点。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块包括第一晶体管，所述第二输入模块包括第二晶体管；

所述第一晶体管的栅极连接所述第一信号端，第一极连接所述第一电压端，第二极连接所述上拉节点；

所述第二晶体管的栅极连接所述第二信号端，第一极连接所述第二电压端，第二极连接所述上拉节点。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第三输入模块包括第三晶体管；

所述第三晶体管的栅极连接所述第三信号端，第一极连接所述第三电压端，第二极连接所述上拉节点。

5.根据权利要求2所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第四晶体管和第五晶体管；

所述第四晶体管的栅极连接所述第二时钟信号端，第一极连接所述第二时钟信号端，第二极连接所述下拉节点；

所述第五晶体管的栅极连接所述上拉节点，第一极连接所述第四电压端，第二极连接所述下拉节点。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述下拉控制模块还包括第六晶体管和/或第一电容；

所述第六晶体管的栅极连接所述信号输出端，第一极连接所述第四电压端，第二极连接所述下拉节点；

所述第一电容的第一端连接所述第四电压端，第二端连接所述下拉节点。

7.根据权利要求2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括输出模块的情况下，所述输出模块包括第七晶体管和第二电容；

所述第七晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极连接所述信号输出端和所述第二电容的第二端；

所述第二电容的第一端连接所述上拉节点，第二端还连接所述信号输出端；

所述移位寄存器单元还包括下拉模块的情况下，所述下拉模块包括第八晶体管；

所述第八晶体管的栅极连接所述下拉节点，第一极连接所述第四电压端，第二极连接所述信号输出端；

所述移位寄存器单元还包括降噪模块的情况下，所述降噪模块包括第九晶体管；

所述第九晶体管的栅极连接所述下拉节点，第一极连接所述第四电压端，第二极连接所述上拉节点。

8.一种栅极驱动电路，包括至少两级级联的移位寄存器单元；

第一级移位寄存器单元的第一信号端与起始信号端相连接；

除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号端与其上一级移位寄存器单元的信号输出端相连接；

除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号端与其下一级移位寄存器单元的信号输出端相连接；

所述最后一级移位寄存器单元的第二信号端连接复位信号端；

其特征在于，

第N级移位寄存器单元为权利要求1-7任一项所述的移位寄存器单元；

其中，N为大于等于2的整数。

9.一种显示装置，其特征在于，包括权利要求8所述的栅极驱动电路。

10.一种用于驱动权利要求8所述的栅极驱动电路的驱动方法，其特征在于，在一图像帧内，所述方法包括：

第一阶段：

栅极驱动电路的第一级移位寄存器单元的第一信号端接收起始信号端的起始信号，第一电压端输入第一电压信号，开启第一级移位寄存器单元，以逐级开启栅极驱动电路中的移位寄存器单元；

第二阶段：

栅极驱动电路的第N级移位寄存器单元接收第三信号端的开启信号，第三电压端输入第二电压信号，开启第N级移位寄存器单元，以逐级开启栅极驱动电路中第N级移位寄存器单元到第M级移位寄存器单元；

第M级移位寄存器单元的信号输出端输出栅极扫描信号，第一电压端输入第三电压信号；

所述第一电压信号和所述第二电压信号相对所述第三电压信号为高电平信号；

其中，M为大于N的整数。