CN109326256B - 栅极驱动电路及显示装置 - Google Patents

Abstract

本申请公开了栅极驱动电路及显示装置。该栅极驱动电路包括级联的多个栅极驱动单元。栅极驱动单元包括：输入模块，与第一节点相连接，根据第一启动信号和第二启动信号，对第一节点进行充电；输出模块，与第一节点相连接，根据第一时钟信号产生本级栅极驱动信号，以及在输出端提供本级栅极驱动信号；第一下拉模块，与第一节点相连接，在第二时钟信号的控制下将第一节点下拉至低电平信号；以及第二下拉模块，与第一节点和输出端相连接，在第二节点信号的控制下，将本级栅极信号维持于低电平信号。该栅极驱动电路可以实现窄边框及低功耗显示装置，以及减少横纹现象的发生。

Description

栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，更具体地涉及栅极驱动电路及显示装置。

背景技术

液晶显示装置是利用液晶分子的排列方向在电场的作用下发生变化的现象改变光源透光率的显示装置。由于具有显示质量好、体积小和功耗低的优点，液晶显示装置已经广泛地应用于诸如手机的移动终端和诸如平板电视的大尺寸显示面板中。现有市场上的液晶显示器大部分为投射式液晶显示器，其包括液晶面板及背光模组(backlight module)。液晶面板的工作原理是在两片平行的玻璃基板中间放置液晶分子，并在两片玻璃基板上施加驱动电压来控制液晶分子的旋转方向，对背光模组的发光进行调制产生画面。

近些年来液晶显示器的发展呈现出了高集成度、低成本的发展趋势，集成显示驱动逐渐成为平板显示技术的研究热点。所谓集成显示驱动电路是指将栅极驱动电路和源极驱动电路等外围电路采用开关管(TFT)实现并与像素开关管一起制作于TFT基板上。和传统的电路(IC)驱动方式相比，采用集成栅极驱动的方法不仅可以减少外围驱动芯片的数量及其压封程序、降低成本，而且使得显示器外围更加纤薄，使得显示器模组更加紧凑，机械和电学可靠性得以增强。

图1示出现有技术的栅极驱动单元的示意性电路图，如图1所示，现有技术的栅极驱动单元100包括输入模块110、输出模块120、第一下拉模块130以及第二下拉模块140。输入模块110包括开关管T1和T3。开关管T1的控制端接收前级栅极驱动信号Gn-4，第一通路端接收时钟信号CLK1，第二通路端与第一节点Q1相连。开关管T3的控制端接收后级栅极驱动信号Gn+4，第一通路端与第一节点Q1相连，第二通路端接收时钟信号CLK3。输出模块120包括开关管T2和电容C1。开关管T2的控制端与第一节点Q1相连，第一通路端接收时钟信号CLK2，第二通路端连接至输出端，用于输出本级栅极驱动信号Gn。电容C1连接在开关管T2的控制端和第二通路端之间。第一下拉模块130包括开关管T4。开关管T4的控制端连接至第二节点Q2，第一通路端连接至第一节点Q1，第二通路端接收低电平信号VGL。第二下拉模块140包括开关管T5至T7和电容C2。开关管T5的控制端接收时钟信号CLK4，第一通路端与本级栅极驱动信号Gn的输出端相连，第二通路端接收低电平信号VGL。开关管T7的控制端连接至第二节点Q1，第一通路端与本级栅极驱动信号Gn的输出端相连，第二通路端接收低电平信号VGL。开关管T6的控制端连接至第一节点Q1，第一通路端连接至第二节点Q2，第二通路端接收低电平信号VGL。电容C2的第一端与时钟信号CLK2接收端相连，第二端与第二节点Q2相连。

图2示出了现有技术第1至4级栅极驱动单元的输出波形示意图，横坐标表示时间(s)，纵坐标表示信号电平(V)，如图2所示，当第1级栅极驱动单元为与其相连的栅极线进行充电时，第2至4级栅极驱动单元同时也会被打开对与其相连的栅极线进行预充电，与相邻栅极驱动单元的输出波形存在交叠周期过长，在显示时可能造成横纹问题，影响显示装置的显示质量。

在现有的栅极驱动电路中，需要接两个启动信号STV，同时每一级栅极驱动单元还需要接收4个时钟信号CLK1-CLK4以及前级栅极驱动信号Gn-4和后级栅极驱动信号Gn+4。该栅极驱动单元的控制方式导致CLK信号线负载较大和信号线的数量过多，不利于实现窄边框设计及低功耗。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

有鉴于此，本发明的目的在于提供一种栅极驱动电路及显示装置，其中，栅极驱动单元中的输入模块采用第一启动信号和第二启动信号对节点进行预充电，从而减少信号线的数量及负载。

根据本发明的一方面，提供一种栅极驱动电路，包括级联的多个栅极驱动单元，所述多个栅极驱动单元分别包括：输入模块，与第一节点相连接，根据第一启动信号和第二启动信号，对第一节点进行充电；输出模块，与所述第一节点相连接，根据所述第一时钟信号产生本级栅极驱动信号，以及在输出端提供所述本级栅极驱动信号；第一下拉模块，与所述第一节点相连接，在第二时钟信号的控制下将所述第一节点下拉至低电平信号；以及第二下拉模块，与所述第一节点和输出端相连接，在所述第一时钟信号的控制下，将所述本级栅极驱动信号维持于所述低电平信号。

优选地，所述多个栅极驱动单元中的第一级栅极驱动单元的第一启动信号为所述栅极驱动电路的外部提供的启动信号，第二启动信号为所述栅极驱动电路中的后级栅极驱动单元提供的第二栅极驱动信号。

优选地，所述多个栅极驱动单元中的最后级栅极驱动单元的第一启动信号为前级栅极驱动单元提供的第一栅极驱动信号，第二启动信号为所述栅极驱动电路的外部提供的启动信号。

优选地，所述多个栅极驱动单元中的中间级栅极驱动单元的所述第一启动信号为前级栅极驱动单元提供的第一栅极驱动信号，所述第二启动信号为后级栅极驱动单元提供的第二栅极驱动信号。

优选地，在所述中间级栅极驱动单元的序号为i的情形下，所述前级栅极驱动单元和所述后级栅极驱动单元的序号分别为i-2和i+2。

优选地，所述输入模块包括：第一开关管，控制端和第一通路端短接并接收所述第一启动信号，第二通路端与所述第一节点连接；第三开关管，控制端和第一通路端短接并接收所述第二启动信号，第二通路端与所述第一节点连接。

优选地，所述输出模块包括：第二开关管，控制端与所述第一节点连接，第一通路端用于接收所述第一时钟信号，第二通路端用于产生本级栅极驱动信号；第一电容，连接于所述第二开关管的控制端与第二通路端之间。

优选地，所述第一下拉模块包括：第四开关管，控制端用于接收所述第二时钟信号，第一通路端与所述第一节点连接，第二通路端用于接收所述低电平信号。

优选地，所述第二下拉模块包括：第五开关管，控制端连接至第二节点，第一通路端与所述第一节点连接，第二通路端与所述输出端连接；第六开关管，控制端连接至所述第一节点，第一通路端连接至所述第二节点，第二通路端接收所述低电平信号；第七开关管，控制端连接至所述第二节点，第一通路端连接至所述输出端，第二通路端接收所述低电平信号；以及第八开关管，控制端和第一通路端接收所述第一时钟信号或所述第二时钟信号，第二通路端连接至所述第二节点。

优选地，所述第二下拉模块包括：第五开关管，控制端连接至第二节点，第一通路端与所述第一节点连接，第二通路端与所述输出端连接；第六开关管，控制端连接至所述第一节点，第一通路端连接至所述第二节点，第二通路端接收所述低电平信号；第七开关管，控制端连接至所述第二节点，第一通路端连接至所述输出端，第二通路端接收所述低电平信号；以及第八开关管，控制端接收所述第二时钟信号，第一通路端接收直流信号，第二通路端连接至所述第二节点。

优选地，还包括第二电容，串联于所述第一时钟信号的输入端和所述第二节点之间。

优选地，所述栅极驱动电路为包括第一部分和第二部分的双侧结构，所述第一部分中的多个栅极驱动单元分别为奇数行的相应栅极线提供栅极驱动信号，所述第二部分中的多个栅极驱动单元分别为偶数行的相应栅极线提供栅极驱动信号。

根据本发明的另一方面，提供—种显示装置，包括：上述的栅极驱动电路，用于提供多个栅极驱动信号；数据驱动电路，用于提供多个灰阶数据；以及显示面板，所述显示面板包括排列成阵列的多个像素单元以及多条栅极线和多条数据线，所述显示面板经由所述多条栅极线接收所述多个栅极驱动信号，从而按行选择所述多个像素单元，以及经由所述多条数据线按列接收所述多个灰阶数据，从而提供给选定的像素单元以实现图像显示。

根据本发明实施例的栅极驱动电路，栅极驱动单元的输入模块采用第一启动信号或第二启动信号对第一节点进行充电，从而可以减少外部时钟信号的数量及负载。因此，每一级栅极驱动电路可以减少所需信号线的数量，从而减少相应的布线面积及信号线负载，实现窄边框、低功耗显示装置。

在优选的实施例中，在一个栅极驱动单元进行充电时，仅对与其相邻的栅极驱动单元进行预充电，减少同时打开的栅极线的数量，减少了相邻的栅极驱动单元输出波形的交叠周期，可避免在显示时出现横纹的现象，提升显示装置的显示品质。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1示出现有技术的栅极驱动单元的示意性电路图。

图2示出了现有技术第1至4级栅极驱动单元的输出波形示意图。

图3示出本发明实施例的栅极驱动电路的示意性框图。

图4示出图3中栅极驱动电路的时钟信号和启动信号的时序图。

图5示出图3中栅极驱动电路的栅极驱动单元的示意性框图。

图6示出本发明第一实施例的栅极驱动单元的电路示意图。

图7示出本发明第一实施例的相邻栅极驱动单元的启动信号、时钟信号和栅极驱动信号的波形图。

图8示出本发明第一实施例的多个栅极驱动单元的栅极驱动信号的波形图。

图9示出本发明第二实施例的栅极驱动单元的电路示意图。

图10示出本发明第三实施例的栅极驱动单元的电路示意图。

图11示出本发明第四实施例的栅极驱动单元的电路示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

图3示出本发明实施例的栅极驱动电路的示意性框图，如图3所示，显示装置200包括栅极驱动电路显示面板210上包括排列成阵列的多个像素单元，每个像素单元包含像素电极以及用于导通或关断该像素电极的晶体管，所述晶体管例如为薄膜晶体管(thin-filmtransistor，TFT)。在显示面板210中，位于同一行(所述“行”例如对应图中所示的横向方向)的像素单元中的各晶体管的栅极相连并向显示面板210的边缘区域引出一条栅极线，从而形成栅极线G[1]至G[n]。

根据本发明实施例的栅极驱动电路例如是集成栅极驱动电路(Gate Driver inArray，简写为GIA)220，包括依次级联的n个栅极驱动单元。该n个栅极驱动单元分别与显示面板210上的栅极线G[1]至G[n]对应相连。经由栅极线按行选择显示面板210上的像素单元。经由数据线按列提供相应的灰阶信号以实现图像显示。

在优选的实施例中，本发明实施例的栅极驱动电路220为双侧结构，所述n个栅极驱动单元分别级联设置于显示面板210的左右两侧，包括第一部分220a和第二部分220b。下面以n为偶数进行说明。在第一部分220a中，与奇数行栅极线(栅极线G[1]、G[3]、……、G[n-1])相连的栅极驱动单元(GIA[1]、GIA[3]、……、GIA[n-1])级联设置于显示面板210的左侧。在第二部分220b中，与偶数行栅极线(栅极线G[2]、G[4]、……、G[n])相连的栅极驱动单元(GIA[2]、GIA[4]、……、GIA[n])级联设置于显示面板210的右侧。当然本发明并不以此为限制，在本发明优选地实施例中，与偶数行栅极线(栅极线G[2]、G[4]、……、G[n])连接的栅极驱动单元(GIA[2]、GIA[4]、……、GIA[n])位于显示面板210的左侧；与奇数行栅极线(栅极线G[1]、G[3]、……、G[n-1])连接的栅极驱动单元(GIA[1]、GIA[3]、……、GIA[n-1])位于显示面板210的右侧，本领域的技术人员可以根据具体情况进行选择。

每一级栅极驱动单元都包括第一启动信号输入端、第二启动信号输入端、第一时钟信号输入端、第二时钟信号输入端、低电平信号输入端和本级栅极驱动信号输出端，本级栅极驱动信号输出端用于驱动显示面板210的像素单元。对于位于显示面板210左侧的栅极驱动单元(GIA[1]、GIA[3]、……、GIA[n-1])，其第一时钟信号输入端和第二时钟信号输入端分别与多条时钟线相连以接收时钟信号CLK1-CLK4中的两个时钟信号，例如第一级栅极驱动单元GIA[1]接收时钟信号CLK1和时钟信号CLK3，第三级栅极驱动单元GIA[3]接收时钟信号CLK2和时钟信号CLK4；对于位于显示面板210右侧的栅极驱动单元(GIA[2]、GIA[4]、……、GIA[n])，其第一时钟信号输入端和第二时钟信号输入端分别与多条时钟信线相连以接收时钟信号CLK5-CLK8中的两个时钟信号，例如第二级栅极驱动单元GIA[2]接收时钟信号CLK5和时钟信号CLK7，第四级栅极驱动单元GIA[4]接收时钟信号CLK6和时钟信号CLK8。

当栅极驱动单元为第一级栅极驱动单元时，所述栅极驱动单元的第一启动信号输入端用于输入启动信号STV1。

当极驱动单元为第二级栅极驱动单元时，所述栅极驱动单元的第一启动信号输入端用于输入启动信号STV2。

当栅极驱动单元为第三级至第n-2级栅极驱动单元中任一栅极驱动单元时，所述栅极驱动单元的第一启动信号输入端电性连接至第i-2级栅极驱动单元的本级栅极驱动信号输出端。栅极驱动单元的第二启动信号输入端电性连接至第i+2级栅极驱动单元的本级栅极驱动信号输出端。

当栅极驱动单元为第n级或第n-1级栅极驱动单元时，所述栅极驱动单元的第一启动信号输入端电性连接至第i-2级栅极驱动单元的本级栅极驱动信号输出端，所述栅极驱动单元的第二启动信号输入端为STV3或STV4。

根据该实施例的栅极驱动电路，采用级联的多个栅极驱动单元产生多个栅极驱动信号，用于提供至栅极线以选择相应行的像素单元。在双侧结构中，该栅极驱动电路包括用于驱动奇数行栅极线的第一部分和用于驱动偶数行栅极线的第二部分。以该栅极驱动电路的第一部分为例，多个栅极驱动单元在主路径上仅仅需要6根信号线，分别用于传输启动信号STV1、低电平信号VGL、以及时钟信号CLK1至CLK4。相邻的栅极驱动单元之间的互连路径上只需要较窄的布线面积，分别用于传输前级栅极驱动信号Gi-2和后级栅极驱动信号Gi+2。

与之相比，在图1所示的现有技术的栅极驱动电路中，如果采用类似的双侧结构，则多个栅极驱动单元在主路径分别需要7根信号线，以第一部分为例，分别用于传输启动信号STV1和STV2、低电平信号VGL、以及时钟信号CLK1至CLK4。相邻的栅极驱动单元之间的互连路径上需要较宽的布线面积，分别用于传输前二级栅极驱动信号Gi-4和后二级栅极驱动信号Gi+4。

本发明实施例的栅极驱动电路相对于现有技术的栅极驱动电路减少了每一级栅极驱动电路所需的信号线的数量，从而可以减少相应的布线面积及信号线负载，从而可以实现窄边框、低功耗显示装置。

应当注意，尽管在该实施例中描述了采用双侧结构的栅极驱动电路，然而本发明不限于此。在应用于单侧结构的栅极驱动电路时，本发明的栅极驱动电路也可以减少信号线的数量，获得减少布线面积的有益效果。

图4示出图3中栅极驱动电路的时钟信号和启动信号的时序图，如图4所示，时钟信号CLK1-CLK8均为方波信号，时钟周期为8T，占空比为1/4，启动信号STV1和STV2均为单脉冲信号，高电平持续时间为2T。T是预定时钟周期，例如系统时钟信号的最小时钟周期或其整数倍。

参见图3，本发明实施例的栅极驱动电路采用双侧结构，栅极驱动电路的第一部分的主路径上分别传输启动信号STV1和时钟信号CLK1至CLK4。栅极驱动电路的第二部分的主路径分别传输启动信号STV2和时钟信号CLK5至CLK8。启动信号STV2与STV1相比相位延后1T。时钟信号CLK1-CLK4在启动信号STV1的下降沿启动，相位依次延后2T。时钟信号CLK5-CLK8在启动信号STV2的下降沿启动，相位依次延后2T。

图5示出图3中栅极驱动电路的栅极驱动单元的示意性框图，如图5所示，图5中栅极驱动电路的栅极驱动单元包括输入模块310、输出模块320、第一下拉模块330以及第二下拉模块340。其中，输入模块310输入端用于接收第一启动信号和第二启动信号，输出端与第一节点Q1连接，用于根据第一启动信号和第二启动信号对第一节点Q1进行预充电。输出模块320与第一节点Q1和第一时钟信号输入端连接以根据第一节点Q1的控制电压将接收到的时钟信号CLK1输出为本级栅极驱动信号Gi。第一下拉模块330与第二时钟信号输入端和低电平信号输入端连接以分别接收时钟信号CLK3和低电平信号VGL，用于根据接收到的时钟信号CLK3将低电平信号VGL提供至第一节点Q1以拉低第一节点Q1的电位。第二下拉模块340与第一时钟信号输入端和低电平信号输入端连接用于根据接收到的时钟信号CLK1将低电平信号VGL提供至第一节点Q1和本级栅极驱动信号输出端以稳定第一节点Q1和本级栅极驱动信号输出端的低电平电位。

本发明实施例的栅极驱动单元仅仅需要与主路径相连的3根信号线，分别用于接收2个时钟信号和低电平信号VGL，以及与相邻栅极驱动单元相连的2根信号线，分别用于接收前级栅极驱动信号Gi-2和后级栅极驱动信号Gi+2。相邻的栅极驱动单元的时钟信号输入端和时钟信号输入端接收到的时钟信号不同。例如，第一级栅极驱动单元GIA[1]接收时钟信号CLK1和时钟信号CLK3，第三级栅极驱动单元GIA[3]接收时钟信号CLK2和时钟信号CLK4，依此类推。

图6示出本发明第一实施例的栅极驱动单元的电路示意图，如图6所示，输入模块310包括第一开关管T1和第三开关管T3，第一开关管T1的控制端和第一通路端短接并接收第一启动信号，第二通路端与第一节点Q1连接，第三开关管T3的控制端和第一通路端短接并接收第二启动信号，第二通路端与第一节点Q1连接。

输出模块320包括第二开关管T2和第一电容C1，第二开关管T2的控制端与第一节点Q1连接，第一通路端与第一时钟信号输入端连接以接收时钟信号CLK1，第二通路端与输出端连接以输出本级栅极驱动信号Gi，第一电容C1连接于第二开关管T2的控制端和第二通路端之间。

第一下拉模块330包括第四开关管T4，第四开关管T4的控制端与第二时钟信号输入端连接以接收时钟信号CLK3，第一通路端与第一节点Q1相连，第二通路端与低电平信号输入端连接以接收低电平信号VGL。应当注意，第一下拉模块330的结构不仅限于上述的结构，也可以是其他的多个开关管组合的结构，本领域的技术人员可以根据具体情况进行选择。

第二下拉模块340包括第五至第八开关管T5-T8，第八开关管T8的控制端和第一通路端与第一时钟信号输入端相连以接收时钟信号CLK1，第二通路端与第六开关管T6的第一通路端连接。第六开关管T6的控制端与第一节点Q1和第二开关管T2的控制端之间的中间节点相连，第二通路端与低电平信号输入端连接以接收低电平信号VGL。第五开关管T5的第一通路端与第一节点Q1连接，控制端与第六开关管T6的第一通路端和第八开关管T8的第二通路端相连于第二节点Q2，第二通路端与本级栅极驱动信号输出端连接。第七开关管T7的控制端与第二节点Q2连接，第一通路端与第五开关管T5的第二通路端和本级栅极驱动信号输出端的中间节点连接，第二通路端与低电平信号输入端连接。

图7示出本发明第一实施例的相邻栅极驱动单元的启动信号、时钟信号和栅极驱动信号的波形图，横坐标表示时间(s)，纵坐标表示信号电平(V)，以下参照图6和图7，以第一级栅极驱动单元GIA[1]为例对本发明第一实施例的栅极驱动单元的工作原理进行详细说明。

如上文所述，第一级栅极驱动单元GIA[1]的第一启动信号输入端和第二启动信号输入端分别接收启动信号STV1和后级栅极驱动信号G3，第一时钟信号输入端、第二时钟信号输入端、低电平信号输入端分别接收时钟信号CLK1、CLK3和低电平信号VGL。

在第一阶段，当启动信号STV1由低电平变为高电平时，第一开关管T1导通，第一开关管T1将启动信号STV1提供给第一节点Q1，对第一节点Q1进行预充电，第一节点Q1的电位由低电平变为高电平，导通第二开关管T2和第六开关管T6，第六开关管T6将低电平信号VGL提供给第二节点Q2将第二节点Q2的电位拉低为低电平，第五开关管T5和第七开关管T7关断。

在第二阶段，当时钟信号CLK1由低电平升高为高电平时，借由第一电容C1的自举作用，第一节点Q1的电位继续升高，第二开关管T2充分导通，经由第二开关管T2输出本级栅极驱动信号Gi。

在第三阶段，当时钟信号CLK1变为低电平时，通过第二开关管T2将输出波形拉低为低电平，同时通过第一电容C1的耦合作用将第一节点Q1的电位拉低。

在第四阶段，当时钟信号CLK3由低电平变为高电平时，第四开关管T4导通，第四开关管T4将低电平信号VGL提供给第一节点Q1，将第一节点Q1的电位拉低为低电平，当时钟信号CLK1由低电平变为高电平时，第八开关管T8导通，将第二节点Q2的电位拉高为高电平，第二节点Q2导通第五开关管T5和第七开关管T7，第五开关管T5和第七开关管T7将低电平信号VGL提供给第一节点Q1和本级栅极驱动信号输出端，使得第一节点Q1和本级栅极驱动信号输出端的电位稳定为低电平。

图8示出本发明第一实施例的多个栅极驱动单元的栅极驱动信号的波形图，横坐标表示时间(s)，纵坐标表示信号电平(V)。与现有技术的栅极驱动电路相比，本发明实施例的栅极驱动电路减少了每一级栅极驱动电路所需的信号线的数量，有利于降低功耗。此外，如曲线g1和曲线g2所示，本发明实施例的栅极驱动电路对像素进行充电时，与下一级栅极驱动单元的输出波形之间只交叠一个周期，从而有利于解决横纹的现象。

图9示出本发明第二实施例的栅极驱动单元的电路示意图，如图9所示，在本发明优选地实施例中，第八开关管T8的控制端与时钟信号输入端连接以接收时钟信号CLK3。同时第二下拉模块340还包括第二电容C2，第二电容C2连接于时钟信号输入端和第五开关管T5的控制端之间。

此外，本实施例的输入模块310、输出模块320以及第一下拉模块330的结构与连接关系与图6所示的第一实施例相同，在此不再赘述。

图10示出本发明第三实施例的栅极驱动单元的电路示意图，如图10所示，在本实施例中，第八开关管T8的控制端与时钟信号输入端连接以接收时钟信号CLK3，第八开关管T8的第一通路端接收直流信号DC，用于在时钟信号CLK3由低电平变为高电平时导通第八开关管T8，第八开关管T8将直流信号DC提供至第二节点Q2，将第二节点Q2的电位由低电平抬高为高电平。在本实施例中，相比于使用时钟信号抬高第二节点Q2的电位，通过在第八开关管T8的第一通路端接直流信号DC来抬高第二节点Q2的电位，输出噪声更低。

图11示出本发明第四实施例的栅极驱动单元的电路示意图，在本发明优选地实施例中，提供一种用于单向扫描的栅极驱动单元，具体地，所述输入模块310只包括第一开关管T1，第一开关管T1的控制端和第一通路端接收第一启动信号，第二通路端与第一节点Q1连接。此外，本实施例的输出模块320、第一下拉模块330以及第二下拉模块340的结构与连接关系与图6所示的第一实施例相同，在此不再赘述。

需要说明的是，在本发明中提及的第一至第八开关管T1-T8均为N型薄膜晶体管，且各个晶体管的第一通路端与第二通路端可以互换(即漏极和源极可以互换)，但是本发明的实现不限于此。

综上所述，本发明实施例了栅极驱动电路以及显示装置。其中，栅极驱动电路包括依次级联的多个栅极驱动单元，当其中一个栅极驱动单元进行像素充电时，仅对与其相邻的像素进行预充电，减少同时打开的栅极线的数量，减少了相邻的栅极驱动单元输出波形的交叠周期，可避免在显示时出现横纹的现象，提升显示装置的显示品质。在优选地实施例中，本发明提供的栅极驱动单元仅需要两个时钟信号以及一个外部提供的启动信号，从而减少了信号线的数量及信号线负载，减少所需的布线面积，利于窄边框之设计，同时有利于降低电路的功耗。在优选地实施例中，栅极驱动单元的第二下拉模块采用直流信号作为输入源，有利于降低输出噪声。同样地，采用上述栅极驱动单元的显示装置的功耗也能被有效地降低。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。

Claims (9)

1.一种栅极驱动电路，包括级联的多个栅极驱动单元，其特征在于，所述多个栅极驱动单元分别包括：

输入模块，与第一节点相连接，根据第一启动信号和第二启动信号，对所述第一节点进行充电；

输出模块，与所述第一节点相连接，根据第一时钟信号产生本级栅极驱动信号，以及在输出端提供本级栅极驱动信号；

第一下拉模块，与所述第一节点相连接，在第二时钟信号的控制下将所述第一节点下拉至低电平信号；以及

第二下拉模块，与所述第一节点和输出端相连接，在所述第二时钟信号的控制下，将所述本级栅极驱动 信号维持于所述低电平信号，

其中，所述第二下拉模块包括：

第五开关管，所述第五开关管的控制端连接至第二节点，第一通路端与所述第一节点连接，第二通路端与所述输出端连接；

第六开关管，所述第六开关管的控制端连接至所述第一节点，第一通路端连接至所述第二节点，第二通路端接收所述低电平信号；

第七开关管，所述第七开关管的控制端连接至所述第二节点，第一通路端连接至所述输出端，第二通路端接收所述低电平信号；以及

第八开关管，所述第八开关管的控制端接收所述第二时钟信号，第一端接收所述第二时钟信号或者直流信号，第二通路端连接至所述第二节点。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述多个栅极驱动单元中的第一级栅极驱动单元的第一启动信号为所述栅极驱动电路的外部提供的启动信号，第二启动信号为后级栅极驱动单元提供的第二栅极驱动信号，

所述多个栅极驱动单元中的最后级栅极驱动单元的所述第一启动信号为前级栅极驱动单元提供的第一栅极驱动信号，所述第二启动信号为外部提供的启动信号，

所述多个栅极驱动单元中的中间级栅极驱动单元的所述第一启动信号为所述前级栅极驱动单元提供的第一栅极驱动信号，所述第二启动信号为所述后级栅极驱动单元提供的第二栅极驱动信号。

3.根据权利要求2所述的栅极驱动电路，其特征在于，在所述中间级栅极驱动单元的序号为i的情形下，所述前级栅极驱动单元和所述后级栅极驱动单元的序号分别为i-2和i+2。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述输入模块包括：

第一开关管，所述第一开关管的控制端和第一通路端短接并接收所述第一启动信号，第二通路端与所述第一节点连接；

第三开关管，所述第三开关管的控制端和第一通路端短接并接收所述第二启动信号，第二通路端与所述第一节点连接。

5.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出模块包括：

第二开关管，所述第二开关管的控制端与所述第一节点连接，第一通路端用于接收所述第一时钟信号，第二通路端用于产生本级栅极驱动信号；

第一电容，连接于所述第二开关管的所述控制端与所述第二通路端之间。

6.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一下拉模块包括：

第四开关管，所述第四开关管的控制端用于接收所述第二时钟信号，第一通路端与所述第一节点连接，第二通路端用于接收所述低电平信号。

7.根据权利要求1所述的栅极驱动电路，其特征在于，还包括第二电容，串联于所述第一时钟信号的输入端和所述第二节点之间。

8.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路为包括第一部分和第二部分的双侧结构，所述第一部分中的多个栅极驱动单元分别为奇数行的相应栅极线提供栅极驱动信号，所述第二部分中的多个栅极驱动单元分别为偶数行的相应栅极线提供栅极驱动信号。

9.一种显示装置，其特征在于，包括：

根据权利要求1至8中任一项所述的栅极驱动电路，用于提供多个栅极驱动信号；

数据驱动电路，用于提供多个灰阶数据；以及

显示面板，所述显示面板包括排列成阵列的多个像素单元以及多条栅极线和多条数据线，

其中，所述显示面板经由所述多条栅极线接收所述多个栅极驱动信号，从而按行选择所述多个像素单元，以及经由所述多条数据线按列接收所述多个灰阶数据，从而提供给选定的像素单元以实现图像显示。

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