CN103489422A - 栅极驱动电路 - Google Patents

Abstract

本发明提出一种栅极驱动电路，其包括多级栅极驱动单元，其中每级栅极驱动单元包括第一至第九开关元件。栅极驱动电路用于通过接收上一级栅极驱动信号、下级栅极驱动信号、第一时序信号及第二时序信号，控制第一至第九开关元件的是否导通，从而控制栅极驱动信号的电平。本发明的栅极驱动电路利用开关元件使本级栅极驱动信号能够维持在低电平，占用的面积小且功耗小，且栅极驱动单元的输出端不会有电荷累计，使栅极驱动单元的输出比较稳定。

Description

栅极驱动电路

技术领域

本发明涉及一种驱动电路，特别涉及一种适用于液晶显示装置的栅极驱动电路。

背景技术

液晶显示装置（Liquid Crystal Display，LCD）具备轻薄、节能、无辐射等诸多优点，因此已经逐渐取代传统的阴极射线管（CRT）显示器。目前液晶显示器被广泛地应用于高清晰数字电视、台式计算机、个人数字助理（PDA）、笔记本电脑、移动电话、数码相机等电子设备中。

以薄膜晶体管（Thin Film Transistor，TFT）液晶显示装置为例，其包括：液晶显示面板和驱动电路，其中，液晶显示面板包括多条栅极线与多条数据线，且相邻的两条栅极线与相邻的两条数据线交叉形成一个像素单元，每个像素单元至少包括一个薄膜晶体管。而驱动电路包括：栅极驱动电路（gate drive circuit）和源极驱动电路（source drive circuit）。随着生产者对液晶显示装置的低成本化追求以及制造工艺的提高，原本设置于液晶显示面板以外的驱动电路集成芯片被设置于液晶显示面板的玻璃基板上成为了可能，例如，将栅极驱动集成电路设置于阵列基板（Gate IC inArray，GIA）上从而简化液晶显示装置的制造过程，并降低生产成本。

液晶显示面板与驱动电路的基本工作原理为：栅极驱动电路通过与栅极线电性连接的上拉晶体管向栅极线送出栅极驱动信号Gn，依序将每一行的TFT打开，然后由源极驱动电路同时将一整行的像素单元充电到各自所需的电压，以显示不同的灰阶。即首先由第一行的栅极驱动电路通过其上拉晶体管将第一行的薄膜晶体管打开，然后由源极驱动电路对第一行的像素单元进行充电。第一行的像素单元充好电时，栅极驱动电路便将该行薄膜晶体管关闭，然后第二行的栅极驱动电路通过其上拉晶体管将第二行的薄膜晶体管打开，再由源极驱动电路对第二行的像素单元进行充放电。如此依序下去，当充好了最后一行的像素单元，便又重新从第一行开始充电。

现有的栅极驱动电路利用电容的自举作用控制栅极驱动电路的输出驱动电压，并采用后级反馈的方法拉低栅极驱动电路输出端的电压，且在每级栅极驱动单元开始工作前，需TFT及时钟信号进行电荷清零，占用面积大，输出不稳定且结构复杂。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

本发明提供一种栅极驱动电路，以解决现有栅极驱动电路功耗高、面积大、稳定性差、结构复杂的问题。

为解决上述技术问题，本发明提供了一种栅极驱动电路，包括多级栅极驱动单元，其中每级栅极驱动单元用于分别驱动显示面板上的一条对应的栅极线，每级栅极驱动单元包括第一开关元件至第九开关元件。第一开关元件包括第一通路端、第二通路端和第一控制端，所述第一通路端接收第一时序信号，所述第二通路端作为所述栅极驱动单元的输出端通过第一电容与所述第一控制端相连。第二开关元件包括第三通路端、第四通路端和第二控制端，所述第三通路端接收第一时序信号，所述第二控制端与所述第三通路端相连。第三开关元件包括第五通路端、第六通路端和第三控制端，所述第五通路端与所述第二开关元件的第四通路端相连，所述第六通路端接收参考低电压，所述第三控制端接收第二时序信号。第四开关元件，包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第一开关元件的第一控制端相连，所述第四控制端接收所述第一时序信号，所述第八通路端作为所述栅极驱动单元的输出端；第五开关元件，包括第九通路端、第十通路端及第五控制端，所述第九通路端与所述第八通路端相连作为所述栅极驱动单元的输出端，所述第五控制端接收所述第二时序信号相连，所述第十通路端接收所述参考低电压相连；第六开关元件包括第十一通路端、第十二通路端及第六控制端，所述第六控制端与所述第十一通路端相连并接收向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号，所述第十二通路端与所述第四开关元件的第七通路端相连。第七开关元件包括第十三通路端，第十四通路端及第七控制端，所述第十三通路端与所述第六开关元件的第十二通路端相连，所述第十四通路端接收所述参考低电压，所述第七控制端接收向相差一级的栅极驱动单元所输出的下一级栅极驱动信号。第八开关元件，其包括第十五通路端、第八控制端和第十六通路端，所述第十五通路端与所述栅极驱动单元的输出端相连，所述第十六通路端接收所述参考低电压，所述第八控制端与所述第三开关元件的第五通路端相连。第九开关元件，其包括第十七通路端、第九控制端及第十八通路端，所述第十七通路端与所述第二开关元件的第四通路端相连，所述第九控制端与所述栅极驱动单元的输出端相连，所述第十八通路端接收所述参考低电压。

根据本发明的一个实施例，所述第一电容为第一开关元件的寄生电容。

根据本发明的一个实施例，所述第一开关元件的第一控制端与第二通路端之间设置有独立存储电容，所述第一电容为所述第一开关元件的寄生电容与所述独立存储电容之和。

根据本发明的一个实施例，所述第一开关元件至所述第九开关元件均为N型晶体管。

根据本发明的一个实施例，所述第一控制端至所述第九控制端为栅极，所述第一开关元件的所述第一通路端、所述第二开关元件的第三通路端、所述第三开关元件的第五通路端、所述第四开关元件的第七通路端、所述第五开关元件的第九通路端、所述第六开关元件的第十一通路端、所述第七开关元件的第十三通路端、所述第八开关元件的第十五通路端、所述第九开关元件的第十七通路端均为漏极。所述第一开关元件的第二通路端、所述第二开关元件的第四通路端、所述第三开关元件的第六通路端、所述第四开关元件的第八通路端、所述第五开关元件的第十通路端、所述第六开关元件的第十二通路端、所述第七开关元件的第十四通路端、所述第八开关元件的第十六通路端、所述第九开关元件的第十八通路端均为源极。

根据本发明的一个实施例，所述第二开关元件的沟道宽长比小于所述第一开关元件、所述第三开关元件至所述第九开关元件中任一开关元件的沟道宽长比。

根据本发明的一个实施例，所述第一开关元件至所述第九开关元件均为P型晶体管。

根据本发明的一个实施例，所述上一级栅极驱动信号及所述下一级栅极驱动信号均为单波形信号。

本发明还提供一种栅极驱动电路，其包括多级栅极驱动单元，其中每级栅极驱动单元用于分别驱动显示面板上的一条对应的栅极线，每级栅极驱动单元包括第一至第九开关元件。所述第一开关元件包括第一通路端、第二通路端和第一控制端，所述第一通路端接收第一时序信号，所述第二通路端作为所述栅极驱动单元的输出端通过第一电容与所述第一控制端相连。所述第二开关元件包括第三通路端、第四通路端和第二控制端，所述第三通路端接收第一时序信号，所述第二控制端与所述第三通路端相连。所述第三开关元件包括第五通路端、第六通路端和第三控制端，所述第五通路端与所述第二开关元件的第四通路端相连，所述第六通路端接收参考低电压，所述第三控制端接收第二时序信号。第四开关元件，包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第一开关元件的第一控制端相连，所述第四控制端接收所述第一时序信号，所述第八通路端作为所述栅极驱动单元的输出端；第五开关元件，包括第九通路端、第十通路端及第五控制端，所述第九通路端与所述第八通路端相连作为所述栅极驱动单元的输出端，所述第五控制端接收所述第二时序信号相连，所述第十通路端接收所述参考低电压相连；所述第六开关元件包括第十一通路端、第十二通路端及第六控制端，所述第六控制端与所述第十一通路端相连并接收向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号，所述第十二通路端与所述第四开关元件的第七通路端相连。所述第七开关元件包括第十三通路端，第十四通路端及第七控制端，所述第十三通路端与所述第六开关元件的第十二通路端相连，所述第十四通路端接收所述参考低电压，所述第七控制端接收所述向下相差三级的栅极驱动单元所输出的下三级栅极驱动信号。所述第八开关元件包括第十五通路端、第八控制端和第十六通路端，所述第十五通路端与所述栅极驱动单元的输出端相连，所述第十六通路端接收所述参考低电压，所述第八控制端与所述第三开关元件的第五通路端相连。所述第九开关元件包括第十七通路端、第九控制端及第十八通路端，所述第十七通路端与所述第二开关元件的第四通路端相连，所述第九控制端与所述栅极驱动单元的输出端相连，所述第十八通路端接收所述参考低电压。

本发明的栅极驱动电路利用开关元件使本级栅极驱动信号能够维持在低电平，占用的面积小且功耗小，且栅极驱动单元的输出端不会有电荷累计，栅极驱动单元的输出比较稳定。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

图1为本发明第一实施例的栅极驱动电路中的每一级栅极驱动单元的电路结构示意图。

图2为本发明第一实施例的栅极驱动电路中的每一级栅极驱动单元的时序示意图。

图3为本发明第一实施例的栅极驱动电路中的四级栅极驱动单元的电路结构示意图。

图4为如图3所示的四级栅极驱动单元在27℃的环境温度下的模拟结果示意图。

图5为本发明第一实施例的栅极驱动电路中的一级栅极驱动单元在27℃的环境温度下的模拟结果示意图。

图6为本发明第一实施例的栅极驱动电路中的四百级栅极驱动单元在27℃的环境温度下的模拟结果示意图。

图7为本发明第二实施例的栅极驱动电路中的每一级栅极驱动单元的电路结构示意图。

图8为本发明第二实施例的栅极驱动电路中的每一级栅极驱动单元的时序示意图。

图9为本发明第二实施例的栅极驱动电路中的四级栅极驱动单元的电路结构示意图。

图10为如图9所示的四级栅极驱动单元在27℃的环境温度下的模拟结果示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

尽管本发明使用第一、第二、第三等术语来描述不同的元件、信号、端口、组件或部分，但是这些元件、信号、端口、组件或部分并不受这些术语的限制。这些术语仅是用来将一个元件、信号、端口、组件或部分与另一个元件、信号、端口、组件或部分区分开来。在本发明中，一个元件、端口、组件或部分与另一个元件、端口、组件或部分“相连”、“连接”，可以理解为直接电性连接，或者也可以理解为存在中间元件的间接电性连接。除非另有定义，否则本发明所使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域的普通技术人员所通常理解的意思。

本发明的栅极驱动电路（也称为移位寄存器）包括多级栅极驱动单元（也称为移位寄存单元），每一级的栅极驱动单元分别与显示面板上的每一行栅极线对应电性连接，从而将栅极驱动信号依序逐次施加到每行栅极线上，栅极驱动单元之间的连接关系将在下文中做详细阐述。

实施例一

图1为本发明第一实施例的栅极驱动电路中的每一级栅极驱动单元的电路结构示意图。本实施例栅极驱动电路，包括多级图1所示的栅极驱动单元，栅极驱动单元用于输出栅极驱动信号Gn，以分别驱动显示面板上的一条对应的栅极线。每级栅极驱动单元包括第一开关元件T1、第二开关元件T2、第三开关元件T3、第四开关元件T4、第五开关元件T5、第六开关元件T6、第七开关元件T7、第八开关元件T8和第九开关元件T9，且第二开关元件T2的沟道宽长比远远小于第一开关元件T1、第三开关元件T3至第九开关元件T9中任一开关元件的沟道宽长比。具体地，第一开关元件T1包括第一通路端、第二通路端和第一控制端，第一通路端接收第一时序信号CLKA，第二通路端作为栅极驱动单元的输出端通过第一电容C1与第一控制端相连。第二开关元件T2包括第三通路端、第四通路端和第二控制端，第二控制端与第三通路端相连并接收第一时序信号CLKA。第三开关元件T3包括第五通路端、第六通路端和第三控制端，第五通路端与第二开关元件T2的第四通路端相连，第六通路端接收参考低电压VGL，第三控制端接收第二时序信号CLKB。第四开关元件T4包括第七通路端、第八通路端和第四控制端，第七通路端与第一开关元件T1的第一控制端相连，第四控制端接收第一时序信号CLKA，第八通路端与栅极驱动单元的输出端相连。第五开关元件T5包括第九通路端、第十通路端及第五控制端，第九通路端与栅极驱动单元的输出端相连，第五控制端接收第二时序信号CLKB，第十通路端接收参考低电压VGL。第六开关元件T6包括第十一通路端、第十二通路端及第六控制端，第六控制端与第十一通路端相连并接收向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号Gn-1，第十二通路端与第四开关元件T4的第七通路端相连。第七开关元件T7包括第十三通路端，第十四通路端及第七控制端，第十三通路端与第六开关元件T6的第十二通路端相连，第十四通路端接收参考低电压VGL，第七控制端接收向下相差一级的栅极驱动单元所输出的下一级栅极驱动信号Gn+1。第八开关元件T8包括第十五通路端、第十六通路端和第八控制端，第十五通路端作为栅极驱动单元的输出端，第十六通路端接收参考低电压VGL，第八控制端与第三开关元件T3的第五通路端相连。第九开关元件T9包括第十七通路端、第十八通路端及第九控制端，第十七通路端与第二开关元件T2的第四通路端相连，第十八通路端接收参考低电压VGL，第九控制端作为栅极驱动单元的输出端。

第一电容C1为第一开关元件T1的第一控制端与第二通路端之间的寄生电容。在本发明中，可以直接采用第一开关元件T1的寄生电容作为第一电容C1，或者为了提升上拉效果，还可以在第一开关元件T1的第一控制端与第二通路端之间设置独立存储电容，此时，第一电容C1为第一开关元件T1的寄生电容与独立存储电容之和。

在本实施例中，第一至第九开关元件均利用N型晶体管而实现。第一通路端、第三通路端、第五通路端、第七通路端、第九通路端、第十一通路端、第十三通路端、第十五通路端、第十七通路端均为漏极。第二通路端、第四通路端、第六通路端、第八通路端、第十通路端、第十二通路端、第十四通路端、第十六通路端、第十八通路端均为源极。

当然，本领域技术人员可以理解的是，第一至第九开关元件也可以采用其他的开关元件而实现，例如P型晶体管。以下以N型晶体管为例来具体地介绍本发明的工作原理。

请参见图2，其为上述实施例中栅极驱动单元的时序示意图，每一级栅极驱动单元的工作过程分为预充电阶段、上拉阶段、下拉阶段、稳定阶段4个阶段：

第一阶段，即预充电阶段：输入的第二时序信号CLKB为高电平时，第三开关元件T3和第五开关元件T5导通，节点QB的电压通过导通的第三开关元件T3而被拉低到参考低电压VGL，本级栅极驱动单元输出的本级栅极驱动信号Gn的电压通过导通的第五开关元件T5而被拉低到参考电压VGL。向上相差一级的栅极驱动单元输出的向上相差一级的栅极驱动信号Gn-1的电压为高电平时，第六开关元件T6导通，节点Q被预充电。

第二阶段，即上拉阶段：第一时序信号CLKA的电平由低变高时，第一开关元件T1及第二开关元件T2均导通，由于第一开关元件T1的导通，栅极驱动单元的输出端的电压被第一时序信号CLKA的高电平拉高，且由于第一电容C1的自举作用，随着栅极驱动单元输出端的电压的升高，其可以使Q点的电压被进一步拉高，且节点Q处电压的进一步拉高，使得第一开关元件T1导通地更加充分，从而使得栅极驱动单元输出端的电压被进一步拉高而达到高电平。节点QB通过导通的第二开关元件T2被充电，但是由于第二开关元件T2的沟道宽长比相对第一开关元件T1、第三开关元件T3至第九开关元件T9的沟道宽长比来说很小，因此QB点的充电电流也比较小，且由于栅极驱动单元输出端的电压达到高电平，因此第九开关元件T9导通，节点QB的电位通过导通的第九开关元件T9而被拉低。

值得注意的是，在本发明中，可以直接采用第一开关元件T1的寄生电容作为第一电容C1,或者为了提升上拉效果，还可以在第一开关元件T1的第一控制端与第二通路端之间设置独立存储电容，其中，该独立存储电容与第一开关元件T1的寄生电容并联并共同作为第一电容C1，即第一电容C1等于第一开关元件T1的寄生电容与独立的存储电容之和。

第三阶段，即下拉阶段：第二时序信号CLKB的电平再一次由低变高，第三开关元件T3及第五开关元件T5导通，节点QB的电压通过导通的第三开关元件T3而被拉低到参考低电压VGL。第一时序信号CLKA的电平由高变低时，由于第一开关元件T1在上拉阶段已经被导通，此时，本级栅极驱动单元所输出的本级栅极驱动信号Gn通过导通的第一开关元件T1及导通的第五开关元件T5被拉低到参考低电压VGL。当向下相差一级的栅极驱动单元所输出端下一级栅极驱动信号Gn+1的电压由低变高，第七开关元件T7导通，在第二阶段处于高电平的节点Q的电荷在此时被逐渐释放掉，直至节点Q通过导通的第七开关元件T7被拉低到参考低电压VGL后，第一开关元件T1截止，但是本级栅极驱动单元所输出的本级栅极驱动信号Gn在导通的第五开关元件T5的作用下仍然输出参考低电压VGL。

第四阶段，即稳定阶段：在下拉阶段时，本级栅极驱动单元所输出的本级栅极驱动信号Gn已经被拉低至低电平，因此，在后续的时间内，即稳定阶段，需要使本级栅极驱动信号Gn维持在低电平，从而获得理想的波形。

但是，由于第一时序信号CLKA及第二时序信号CLKB为时钟信号，其在后续的时间内（即稳定阶段之后）还会不停地产生脉冲，会对本级栅极驱动单元的输出的栅极驱动信号Gn产生影响，为了消除这些影响，本发明实施例利用开关元件T2-T5及T8来进行改善。

具体地，在后续的时间内，当第一时序信号CLKA由低变高时（即图2所示的第二个及后续的脉冲内），因第一电容C1的自举作用，节点Q处的电压被拉高，且受节点Q处电压的影响，第一开关元件T1导通，第一时序信号CLKA的高电平对本级栅极驱动单元的输出端进行充电，拉升本级栅极驱动信号Gn的电压。但由于当第一时序信号CLKA由低变高时，第二开关元件T2及第四开关元件T4导通，节点Q处累积的电荷通过导通的第四开关元件T4被放掉，且节点QB通过导通的第二开关元件T2被充电，从而第八开关元件T8导通，栅极驱动电路的输出端产生的噪声通过导通的第八开关元件T8被拉低。

当第二时序信号CLKB由低变高时，第三开关元件T3及第五开关元件T5导通，节点QB处的电压通过导通的第三开关元件T3被拉低到参考低电压VGL，栅极驱动电路的输出端通过导通的第五开关元件T5被拉低到参考低电压VGL。

因此，尽管受第一时序信号CLKA高电平的影响，节点Q及本级栅极驱动单元的输出端处的电压会被拉升，但是，由于开关元件T2-T5及T8的作用，其可以拉低节点Q的电压，使节点QB处的电压近似为方波，从而拉低本级栅极驱动单元的输出端的电压，进而使本级栅极驱动信号Gn能够维持在低电平。

同理，当第一时序信号CLKA在第二个及随后的脉冲由高变低时的原理与当第一时序信号CLKA在第二个及随后的脉冲由低变高时，节点Q及本级栅极驱动信号Gn的电压被拉低到参考低电压VGL的原理相同，在此不再赘述。

通过对本实施例时序控制的描述可以看到，本实施例的栅极驱动单元利用第二开关元件T2来提供节点QB的电压，从而使本级栅极驱动信号Gn能够维持在低电平，占用的面积小且功耗小，且本实施例的栅极驱动单元的QB点的电压近似为方波，节点Q及栅极驱动单元的输出端不会有电荷累计，从而栅极驱动单元的输出比较稳定。

本实施例栅极驱动单元接收向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号Gn-1、以及向下相差一级的栅极驱动单元所输出的下一级栅极驱动信号Gn+1。即假设本实施例栅极驱动单元是第n级栅极驱动单元，其中，n≥2，其输出的栅极驱动信号为Gn，则向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号为Gn-1，以及向下相差一级的栅极驱动单元所输出的下一级栅极驱动信号为Gn+1。

值得注意的是，在这种连接方式下，由于第一级栅极驱动单元没有向上相差一级的栅极驱动单元，最后一级栅极驱动单元没有向下相差一级的栅极驱动单元，所以第一级栅极驱动单元的上一级栅极驱动信号Gn-1，最后一级栅极驱动单元的下一级栅极驱动信号Gn+1均要由外部信号电路提供。

以四级栅极驱动单元为例，如图3所示，其介绍了第一级、第二级以及最后两级栅极驱动单元的驱动原理，其中，图3所示的每一级栅极驱动单元包括M端口和N端口。对于如图1所示的用于输出栅极驱动信号Gn的栅极驱动单元，M端口是用来接收上一级栅极驱动信号Gn-1，N端口是用来接收下一级栅极驱动信号Gn+1。而如图3所示，第一级栅极驱动单元没有向上相差一级的栅极驱动单元，因此第一级栅极驱动单元的M端口接收第一外部信号源STV1提供的信号。第四级栅极驱动单元没有向下相差一级的栅极驱动单元，第四级栅极驱动单元的N端口接收第二外部信号源STV2提供的信号。其中，第一外部信号源STV1、第二外部信号源STV2提供的信号均为单波形信号。

其中，第一至第四级栅极驱动单元分别接收时序产生电路输出的第一时序信号CLKA及第二时序信号CLKB。

图4为如图3所示的四级栅极驱动单元在27℃的环境温度下的模拟结果示意图。如图4所示，out1、out2、out3依次由高电平变为低电平，在out1由高电平变为低电平的后续时间内，X1.Q的电压变化较小，X1.QB近似为方波，out1维持在低电平。在out2由高电平变为低电平的后续时间内，X2.Q的电压变化较小，X2.QB近似为方波，out2维持在低电平。在out3由高电平变为低电平的后续时间内，X3.Q的电压变化较小，X3.QB近似为方波，out3维持在低电平。在out4由高电平变为低电平的后续时间内，X4.Q的电压变化较小，X4.QB近似为方波，out4维持在低电平。

其中，out1、out2、out3及out4分别为第一级栅极驱动单元、第二级栅极驱动单元、第三级栅极驱动单元及第四级栅极驱动单元输出的栅极驱动信号模拟结果。X1.Q、X2.Q、X3.Q及X4.Q分别为第一级栅极驱动单元、第二级栅极驱动单元、第三级栅极驱动单元及第四级栅极驱动单元的节点Q处的电压变化模拟结果，X1.QB、X2.QB、X3.QB及X4.QB分别为第一级栅极驱动单元、第二级栅极驱动单元、第三级栅极驱动单元及第四级栅极驱动单元的节点QB处的电压变化模拟结果。

也就是说，在27℃的环境温度下，各级栅极驱动单元输出的栅极驱动信号在由高电平变为低电平的后续时间内，各级栅极驱动单元的节点Q点的电荷累积较少，且各级栅极驱动单元节点QB处不断充放电，从而能使得各级栅极驱动单元输出的各级栅极驱动信号能维持在低电平。

图5为本发明第一实施例的栅极驱动电路中的一级栅极驱动单元在27℃的环境温度下的模拟结果示意图。图6为本发明第一实施例的栅极驱动电路中的四百级栅极驱动单元在27℃的环境温度下的模拟结果示意图。如图5所示，本发明的一级栅极驱动单元接收第一时序信号CLKA、第二时序信号CLKB、上一级栅极驱动单元输出的上一级栅极驱动信号Gn-1、下一级栅极驱动单元输出的下一级栅极驱动信号Gn+1及参考低电压VGL。其中，第一时序信号CLKA及第二时序信号CLKB均为时钟信号。当第一时序信号CLKA再次由低变高时即第二个及后续的脉冲内，一级栅极驱动单元的节点Q点的电荷累积较少，且一级栅极驱动单元节点QB处不断充放电，从而能使得一级栅极驱动单元输出的一级栅极驱动信号Gn能维持在低电平。

为进一步表明第一实施例中栅极驱动电路的效果，现将栅极驱动电路中的栅极驱动单元逐渐增多，如增加到四百级，请参考图6，在out400由高电平变为低电平的后续时间内，X400.Q的电压变化较小，X400.QB近似为方波，out400维持在低电平。其中，out400为第四百级栅极驱动单元输出的第四百级栅极驱动信号模拟结果，X400.Q为第四百级栅极驱动单元的节点Q处的电压变化模拟结果，X400.QB为第四百级栅极驱动单元的节点QB处的电压变化模拟结果。

也就是说，在27℃的环境温度下，第四百级栅极驱动单元输出的第四百级栅极驱动信号在由高电平变为低电平的后续时间内，第四百级栅极驱动单元的节点Q点的电荷累积较少，且第四百级栅极驱动单元节点QB处不断充放电，从而能使得第四百级栅极驱动单元输出的各级栅极驱动信号能维持在低电平。

图7为本发明第二实施例的栅极驱动电路中的每一级栅极驱动单元的电路结构示意图。本实施例所示的栅极驱动单元与图1所示的栅极驱动单元基本相同，不同之处只在于第七开关元件T7的第七控制端接收向下相差三级的栅极驱动单元所输出的下三级栅极驱动信号Gn+3，且上一级栅极驱动信号Gn-1及下三级栅极驱动信号Gn+3均为双波形信号。

图8为本发明第二实施例的栅极驱动电路中的每一级栅极驱动单元的时序示意图。如图8所示，本实施例的每一级栅极驱动单元的工作原理与图1所示的每一级栅极驱动单元的工作原理基本相同，不同之处仅仅在于：本实施例的每一级栅极驱动单元包括：预充电阶段、上拉阶段、再次预充电阶段、再次上拉阶段、下拉阶段、稳定阶段。

第一阶段，即预充电阶段：输入的第二时序信号CLKB为高电平时，第三开关元件T3和第五开关元件T5导通，节点QB的电压通过导通的第三开关元件T3而被拉低到参考低电压VGL，本级栅极驱动单元输出的本级栅极驱动信号Gn的电压通过导通的第五开关元件T5而被拉低到参考电压VGL。向上相差一级的栅极驱动单元输出的向上相差一级的栅极驱动信号Gn-1的电压为高电平时，第六开关元件T6导通，节点Q被预充电。

第二阶段，即上拉阶段：第一时序信号CLKA的电平由低变高时，第一开关元件T1及第二开关元件T2均导通，由于第一开关元件T1的导通，栅极驱动单元的输出端的电压被第一时序信号CLKA的高电平拉高，且由于第一电容C1的自举作用，随着栅极驱动单元输出端的电压的升高，其可以使Q点的电压被进一步拉高，且节点Q处电压的进一步拉高，使得第一开关元件T1导通地更加充分，从而使得栅极驱动单元输出端的电压被进一步拉高而达到高电平。节点QB通过导通的第二开关元件T2被充电，但是由于第二开关元件T2的沟道宽长比相对第一开关元件T1、第三开关元件T3至第九开关元件T9的沟道宽长比来说很小，因此QB点的充电电流也比较小，且由于栅极驱动单元输出端的电压达到高电平，因此第九开关元件T9导通，节点QB的电位通过导通的第九开关元件T9而被拉低。

第三阶段，即再次预充电阶段：输入的第二时序信号CLKB为高电平时，第三开关元件T3和第五开关元件T5导通，节点QB的电压通过导通的第三开关元件T3而被拉低到参考低电压VGL，本级栅极驱动单元输出的本级栅极驱动信号Gn的电压通过导通的第五开关元件T5而被拉低到参考电压。向上相差一级的栅极驱动单元输出的向上相差一级的栅极驱动信号Gn-1的电压为高电平时，第六开关元件T6导通，节点Q被预充电。

第四阶段，即再次上拉阶段：第一时序信号CLKA的电平由低变高时，第一开关元件T1及第二开关元件T2均导通，由于第一开关元件T1的导通，栅极驱动单元的输出端的电压被第一时序信号CLKA的高电平拉高，且由于第一电容C1的自举作用，随着栅极驱动单元输出端的电压的升高，其可以使Q点的电压被进一步拉高，且节点Q处电压的进一步拉高，使得第一开关元件T1导通地更加充分，从而使得栅极驱动单元输出端的电压被进一步拉高而达到高电平。节点QB通过导通的第二开关元件T2被充电，但是由于第二开关元件T2的沟道宽长比相对第一开关元件T1、第三开关元件T3至第九开关元件T9的沟道宽长比来说很小，因此QB点的充电电流也比较小，且由于栅极驱动单元输出端的电压达到高电平，因此第九开关元件T9导通，节点QB的电位通过导通的第九开关元件T9而被拉低。

第五阶段，即下拉阶段：第二时序信号CLKB的电平由低变高时，第三开关元件T3及第五开关元件T5导通，节点QB的电压通过导通的第三开关元件T3而被拉低到参考低电压VGL，栅极驱动单元的输出端的电平通过导通的第五开关元件T5而被拉低到参考低电压VGL。第一时序信号CLKA的电平由高变低时，由于第一开关元件T1在上拉阶段已经被导通，因此，栅极驱动电路的输出端的电压通过导通的第一开关元件T1及导通的第五开关元件T5被拉低到参考低电压VGL。当向下相差三级的栅极驱动单元所输出端下三级栅极驱动信号Gn+3的电压由低变高，第七开关元件T7导通，且节点Q通过导通的第七开关元件T7被拉低到参考低电压VGL。

第六阶段，即稳定阶段：在下拉阶段时，本级栅极驱动单元所输出的本级栅极驱动信号Gn已经被拉低至低电平，因此，在后续的时间内，即稳定阶段，需要使本级栅极驱动信号Gn维持在低电平，从而获得理想的波形。

但是，由于第一时序信号CLKA及第二时序信号CLKB为时钟信号，其在后续的时间内（即稳定阶段之后）还会不停地产生脉冲，会对本级栅极驱动单元的输出的栅极驱动信号Gn产生影响，为了消除这些影响，本发明实施例利用开关元件T2-T5及T8来进行改善。具体改善原理与图1所示的每一级栅极驱动单元的基本相同，在此不再赘述。

图9为本发明第二实施例的栅极驱动电路中的四级栅极驱动单元的电路结构示意图。图9所示的四级栅极驱动单元与图3所示的四级栅极驱动单元的电路结构基本相同，不同之处仅仅在于：N端口接收向下相差三级的栅极驱动单元输出的下三级栅极驱动信号Gn+3，因为该实施例中的栅极驱动电路是一个四级栅极驱动电路，不存在第五级及其之后的栅极驱动单元，因此需要设置外部信号源给第二、第三、第四栅极驱动单元提供驱动信号，具体的，第二级栅极驱动单元的N端口接收第二外部信号源STV2、第三级栅极驱动单元的N端口接收第三外部信号源STV3及第四级栅极驱动单元的N端口第四外部信号源STV4。其中，第一外部信号源STV1、第二外部信号源STV2第三外部信号源STV3及第四外部信号源STV4提供的信号均为双波形信号。

图10为如图9所示的四级栅极驱动单元在27℃的环境温度下的模拟结果示意图。如图10所示，该双波形四级栅极驱动单元的输出端输出的栅极驱动信号out1、out2、out3及out4均为双波形信号，可以实现GIA电路在点反转下的预充电功能，能有效的改善充电不足、闪烁等现象。

综上所述，本发明的栅极驱动电路仅需两个时钟信号驱动，且利用第二开关元件T2来提供节点QB的电压，使第八开元件T8导通，从而使本级栅极驱动信号Gn能够维持在低电平，与现有技术中使用大电容元件使Gn维持在低电平的方法相比，占用的面积小且功耗小，且本实施例的栅极驱动单元的QB点的电压近似为方波，从而节点Q及栅极驱动单元的输出端不会有电荷累计，栅极驱动单元的输出比较稳定。

本文中应用了具体个例对本发明的栅极驱动电路及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (10)

1.一种栅极驱动电路，包括多级栅极驱动单元，其中每级栅极驱动单元用于分别驱动显示面板上的一条对应的栅极线，其特征在于，每级栅极驱动单元包括：

第一开关元件，包括第一通路端、第二通路端和第一控制端，所述第一通路端接收第一时序信号，所述第二通路端作为所述栅极驱动单元的输出端通过第一电容与所述第一控制端相连；

第二开关元件，包括第三通路端、第四通路端和第二控制端，所述第三通路端接收第一时序信号，所述第二控制端与所述第三通路端相连；

第三开关元件，包括第五通路端、第六通路端和第三控制端，所述第五通路端与所述第二开关元件的第四通路端相连，所述第六通路端接收参考低电压，所述第三控制端接收第二时序信号；

第四开关元件，包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第一开关元件的第一控制端相连，所述第四控制端接收所述第一时序信号，所述第八通路端作为所述栅极驱动单元的输出端；

第五开关元件，包括第九通路端、第十通路端及第五控制端，所述第九通路端与所述第八通路端相连并作为所述栅极驱动单元的输出端，所述第五控制端接收所述第二时序信号相连，所述第十通路端接收所述参考低电压相连；

第六开关元件，包括第十一通路端、第十二通路端及第六控制端，所述第六控制端与所述第十一通路端相连并接收向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号，所述第十二通路端与所述第四开关元件的第七通路端相连；

第七开关元件，包括第十三通路端、第十四通路端及第七控制端，所述第十三通路端与所述第六开关元件的第十二通路端相连，所述第十四通路端接收所述参考低电压，所述第七控制端接收向下相差一级的栅极驱动单元所输出的栅极驱动信号；

第八开关元件，包括第十五通路端、第十六通路端及第八控制端，所述第十五通路端与所述栅极驱动单元的输出端相连，所述第十六通路端接收所述参考低电压，所述第八控制端与所述第三开关元件的第五通路端相连；及

第九开关元件，包括第十七通路端、第十八通路端及第九控制端，所述第十七通路端与所述第二开关元件的第四通路端相连，所述第九控制端与所述栅极驱动单元的输出端相连，所述第十八通路端接收所述参考低电压。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述第一电容为第一开关元件的寄生电容。

3.如权利要求1所述的栅极驱动电路，其特征在于，所述第一开关元件的第一控制端与第二通路端之间设置有独立存储电容，所述第一电容为所述第一开关元件的寄生电容与所述独立存储电容之和。

4.如权利要求1所述的栅极驱动电路，其特征在于，所述第一开关元件至所述第九开关元件均为N型晶体管。

5.如权利要求4所述的栅极驱动电路，其特征在于，所述第一控制端至所述第九控制端为栅极，所述第一开关元件的所述第一通路端、所述第二开关元件的第三通路端、所述第三开关元件的第五通路端、所述第四开关元件的第七通路端、所述第五开关元件的第九通路端、所述第六开关元件的第十一通路端、所述第七开关元件的第十三通路端、所述第八开关元件的第十五通路端、所述第九开关元件的第十七通路端均为漏极。所述第一开关元件的第二通路端、所述第二开关元件的第四通路端、所述第三开关元件的第六通路端、所述第四开关元件的第八通路端、所述第五开关元件的第十通路端、所述第六开关元件的第十二通路端、所述第七开关元件的第十四通路端、所述第八开关元件的第十六通路端、所述第九开关元件的第十八通路端均为源极。

6.如权利要求1所述的栅极驱动电路，其特征在于，所述第二开关元件的沟道宽长比小于所述第一开关元件、所述第三开关元件至所述第九开关元件中任一开关元件的沟道宽长比。

7.如权利要求1所述的栅极驱动电路，其特征在于，所述第一开关元件至所述第九开关元件均为P型晶体管。

8.如权利要求1所述的栅极驱动电路，其特征在于，所述上一级栅极驱动信号及所述下一级栅极驱动信号均为单波形信号。

9.一种栅极驱动电路，其特征在于，包括多级栅极驱动单元，其中每级栅极驱动单元用于分别驱动显示面板上的一条对应的栅极线，其特征在于，每级栅极驱动单元包括：

第一开关元件，包括第一通路端、第二通路端和第一控制端，所述第一通路端接收第一时序信号，所述第二通路端作为所述栅极驱动单元的输出端通过第一电容与所述第一控制端相连；

第二开关元件，包括第三通路端、第四通路端和第二控制端，所述第三通路端接收第一时序信号，所述第二控制端与所述第三通路端相连；

第三开关元件，包括第五通路端、第六通路端和第三控制端，所述第五通路端与所述第二开关元件的第四通路端相连，所述第六通路端接收参考低电压，所述第三控制端接收第二时序信号；

第四开关元件，包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第一开关元件的第一控制端相连，所述第四控制端接收所述第一时序信号，所述第八通路端做为所述栅极驱动单元的输出端；

第五开关元件，包括第九通路端、第十通路端及第五控制端，所述第九通路端与所述第八通路端相连做为所述栅极驱动单元的输出端，所述第五控制端接收所述第二时序信号相连，所述第十通路端接收所述参考低电压相连；

第六开关元件，包括第十一通路端、第十二通路端及第六控制端，所述第六控制端与所述第十一通路端相连并接收向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号，所述第十二通路端与所述第四开关元件的第七通路端相连；

第七开关元件，包括第十三通路端，第十四通路端及第七控制端，所述第十三通路端与所述第六开关元件的第十二通路端相连，所述第十四通路端接收所述参考低电压，所述第七控制端接收所述向下相差三级的栅极驱动单元所输出的下三级栅极驱动信号；

第八开关元件，其包括第十五通路端、第八控制端和第十六通路端，所述第十五通路端与所述栅极驱动单元的输出端相连，所述第十六通路端接收所述参考低电压，所述第八控制端与所述第三开关元件的第五通路端相连；及

第九开关元件，其包括第十七通路端、第九控制端及第十八通路端，所述第十七通路端与所述第二开关元件的第四通路端相连，所述第九控制端与所述栅极驱动单元的输出端相连，所述第十八通路端接收所述参考低电压。

10.如权利要求9所述的栅极驱动电路，其特征在于，所述上一级栅极驱动信号及所述下三级栅极驱动信号均为双波形信号。

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