CN103680458A - 栅极驱动电路 - Google Patents

Abstract

本发明提出一种栅极驱动电路，其包括至少一组栅极驱动单元，其中每组栅极驱动单元包括本级栅极驱动单元及至少一个合并栅极驱动单元，每组栅极驱动单元至少包括第一至第十三开关元件。第一开关元件至第九开关元件构成本级栅极驱动单元，本级栅极驱动单元用于输出本级栅极驱动信号，第十开关元件至第十三开关元件构成第一个合并栅极驱动单元，第一个合并栅极驱动单元用于输出下一级栅极驱动信号。本发明的栅极驱动电路的每组栅极驱动单元共用多个开关元件，以减少开关元件的数目，功耗低并有利于实现窄边框的设计。

Description

栅极驱动电路

技术领域

本发明涉及一种驱动电路，特别涉及一种适用于液晶显示装置的栅极驱动电路。

背景技术

液晶显示装置（Liquid Crystal Display，LCD）具备轻薄、节能、无辐射等诸多优点，因此已经逐渐取代传统的阴极射线管（CRT）显示器。目前液晶显示器被广泛地应用于高清晰数字电视、台式计算机、个人数字助理（PDA）、笔记本电脑、移动电话、数码相机等电子设备中。

以薄膜晶体管（Thin Film Transistor，TFT）液晶显示装置为例，其包括：液晶显示面板和驱动电路，其中，液晶显示面板包括多条栅极线与多条数据线，且相邻的两条栅极线与相邻的两条数据线交叉形成一个像素单元，每个像素单元至少包括一个薄膜晶体管。而驱动电路包括：栅极驱动电路（gate drive circuit）和源极驱动电路（source drive circuit）。随着生产者对液晶显示装置的低成本化追求以及制造工艺的提高，原本设置于液晶显示面板以外的驱动电路集成芯片被设置于液晶显示面板的玻璃基板上成为了可能，例如，将栅极驱动集成电路设置于阵列基板（Gate IC inArray，GIA）上从而简化液晶显示装置的制造过程，并降低生产成本。

液晶显示面板与驱动电路的基本工作原理为：栅极驱动电路通过与栅极线电性连接的上拉晶体管向栅极线送出栅极驱动信号Gn，依序将每一行的TFT打开，然后由源极驱动电路同时将一整行的像素单元充电到各自所需的电压，以显示不同的灰阶。即首先由第一行的栅极驱动电路通过其上拉晶体管将第一行的薄膜晶体管打开，然后由源极驱动电路对第一行的像素单元进行充电。第一行的像素单元充好电时，栅极驱动电路便将该行薄膜晶体管关闭，然后第二行的栅极驱动电路通过其上拉晶体管将第二行的薄膜晶体管打开，再由源极驱动电路对第二行的像素单元进行充放电。如此依序下去，当充好了最后一行的像素单元，便又重新从第一行开始充电。

但是，由于窄边框和高稳定性的小尺寸面板的发展，对栅极驱动电路的设计提出了新挑战：一方面，窄的边框限制了栅极驱动电路的尺寸，对应的TFT的数目也受到限制，由于每级的本级栅极驱动单元均需要有相应的TFT实现预充电、上拉、下拉及低电平维持等功能，因此每一个TFT都不可缺少；另一方面，高稳定性的面板使TFT的数目增大，然而尺寸的限制却使得栅极驱动电路的输出的稳定性受到影响，从而造成了栅极驱动电路设计上的一个矛盾。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

本发明要解决的主要技术问题是提供一种栅极驱动电路，以解决现有液晶显示装置小型化以及高稳定性发展中栅极驱动电路的薄膜晶体管（Thin Film Transistor，TFT）数目多、功耗大的问题。

为解决上述技术问题，本发明提供了一种栅极驱动电路，所述栅极驱动电路包括至少一组栅极驱动单元，其中每组栅极驱动单元包括本级栅极驱动单元及至少一个合并栅极驱动单元，每组栅极驱动单元用于输出至少两级栅极驱动信号，以分别驱动显示面板上的一条对应的栅极线，每组栅极驱动单元包括第一至第十三开关元件。所述第一开关元件包括第一通路端、第二通路端和第一控制端，所述第一通路端接收参考低电压，所述第一控制端接收上两级栅极驱动信号。所述第二开关元件包括第三通路端、第四通路端和第二控制端，所述第三通路端与所述第二控制端相连，并接收上一级栅极驱动信号。所述第三开关元件包括第五通路端、第六通路端和第三控制端，所述第五通路端接收第一时序信号，所述第三控制端与所述第二开关元件的第四通路端相连，所述第六通路端作为本级栅极驱动单元的输出端通过第一电容与所述第三控制端相连。所述第四开关元件包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第二开关元件的第四通路端相连，所述第四控制端接收下三级栅极驱动信号，所述第八通路端接收所述参考低电压。

所述第五开关元件包括第九通路端、第十通路端及第五控制端，所述第九通路端与所述第二开关元件的第四通路端相连，所述第十通路端接收所述参考低电压。所述第六开关元件包括第十一通路端、第十二通路端及第六控制端，所述第十一通路端接收所述参考低电压，所述第六控制端与所述第二开关元件的第四通路端相连，所述第十二通路端与所述第五开关元件的第五控制端相连。所述第七开关元件包括第十三通路端、第十四通路端及第七控制端，所述第十三通路端与所述本级栅极驱动单元的输出端相连，所述第七控制端与所述第五开关元件的第五控制端相连，所述第十四通路端接收所述参考低电压。所述第八开关元件包括第十五通路端、第十六通路端及第八控制端，所述第十五通路端与所述本级栅极驱动单元的输出端相连，所述第八控制端接收第三时序信号，所述第十六通路端接收所述参考低电压。所述第九开关元件包括第十七通路端、第十八通路端及第九控制端，所述第十七通路端与所述第九控制端相连并接收所述第一时序信号，所述第十八通路端端与所述第五开关元件的第五控制端相连。

所述第十开关元件包括第十九通路端、第二十通路端及第十控制端，所述第十九通路端与所述第十控制端相连并接收第二时序信号，所述第二十通路端与所述第五开关元件的第五控制端相连。所述第十一开关元件，其包括第二十一通路端、第二十二通路端及第十一控制端，所述第二十一通路端接收所述第二时序信号，所述第十一控制端与所述第二开关元件的第四通路端相连，所述第二十二通路端作为下一级栅极驱动单元的输出端通过第二电容与所述第十一控制端相连。所述第十二开关元件包括第二十三通路端、第二十四通路端及第十二控制端，所述第二十三通路端与所述下一级栅极驱动单元的输出端相连，所述第十二控制端与所述第五开元件的第五控制端相连，所述第二十四通路端接收所述参考低电压。所述第十三开关元件包括第二十五通路端、第二十六通路端及第十三控制端，所述第二十五通路端与所述下一级栅极驱动单元的输出端相连，所述第十三控制端接收第四时序信号，所述第二十六通路端接收所述参考低电压。

其中，n为大于1的整数，第一开关元件至第九开关元件构成本级栅极驱动单元，第十开关元件至第十三开关元件构成合并栅极驱动单元，所述本级栅极驱动单元用于输出本级栅极驱动信号，所述合并栅极驱动单元用于输出至少一级栅极驱动信号。

在本发明的一个实施例中，所述每组栅极驱动单元包括两个合并栅极驱动单元，所述每组栅极驱动单元用于输出三级栅极驱动信号，所述每组栅极驱动单元合并栅极驱动单元还包括：第十四开关元件，其包括第二十七通路端、第二十八通路端及第十四控制端，所述第二十七通路端与所述第十四控制端相连并接收第三时序信号，所述第二十八通路端与所述第五开关元件的第五控制端相连；第十五开关元件，其包括第二十九通路端、第三十通路端及第十五控制端，所述第二十九通路端接收所述第三时序信号，所述第十五控制端与所述第二开关元件的第四通路端相连，所述第三十通路端作为下两级栅极驱动单元的输出端通过第三电容与所述第十五控制端相连；第十六开关元件，其包括第三十一通路端、第三十二通路端及第十六控制端，所述第三十一通路端与所述下两级栅极驱动单元的输出端相连，所述第十六控制端与所述第五开元件的第五控制端相连，所述第三十二通路端接收所述参考低电压；及至少一个第十七开关元件，其包括第三十三通路端、第三十四通路端及第十七控制端，所述第三十三通路端与所述下两级栅极驱动单元的输出端相连，所述第十七控制端接收所述第一时序信号，所述第三十四通路端接收所述参考低电压，其中，所述第十开关元件至所述第十三开关元件构成第一个合并栅极驱动单元，所述第十四开关元件至所述第十七开关元件构成第二个合并栅极驱动单元,所述第一个合并栅极驱动单元用于输出下一级栅极驱动信号，所述第二个合并栅极驱动单元用于输出下两级栅极驱动信号。

在本发明的一个实施例中，所述第三电容为第十五开关元件的所述第三十通路端与所述第十五控制端之间的寄生电容。

在本发明的一个实施例中，每个第十五开关元件的所述第三十通路端与所述第十五控制端之间设置有独立存储电容，所述第三电容为第十五开关元件的所述第三十通路端与所述第十五控制端之间的寄生电容与所述独立存储电容之和。

在本发明的一个实施例中，所述每组栅极驱动单元用于输出四级栅极驱动信号，所述每组栅极驱动单元还包括：第十八开关元件，其包括第三十五通路端、第三十六通路端及第十八控制端，所述第三十五通路端与所述第十八控制端相连并接收第四时序信号，所述第三十六通路端与所述第五开关元件的第五控制端相连；第十九开关元件，其包括第三十七通路端、第三十八路端及第十九控制端，所述第三十七通路端接收所述第四时序信号，所述第十九控制端与所述第二开关元件的第四通路端相连，所述第三十八通路端作为下三级栅极驱动单元的输出端通过第四电容与所述第十九控制端相连；第二十开关元件，其包括第三十九通路端、第四十通路端及第二十控制端，所述第三十九通路端与所述下三级栅极驱动单元的输出端相连，所述第二十控制端与所述第五开关元件的第五控制端相连，所述第四十通路端接收所述参考低电压；及第二十一开关元件，其包括第四十一通路端、第四十二通路端及第二十一控制端，所述第四十一通路端与所述下三级栅极驱动单元的输出端相连，所述第二十一控制端接收所述第二时序信号，所述第四十二通路端接收所述参考低电压，其中，所述第十八开关元件至所述第二十一开关元件构成第三个合并栅极驱动单元，所述第三个合并栅极驱动单元用于输出下三级栅极驱动信号。

在本发明的一个实施例中，所述第一电容为所述第三开关元件的所述第三控制端与所述第六通路端之间的寄生电容。

在本发明的一个实施例中，所述第三开关元件的第三控制端与第六通路端之间设置有独立存储电容，所述第一电容为所述第三开关元件的所述第三控制端与所述第六通路端之间的寄生电容与所述独立存储电容之和。

在本发明的一个实施例中，所述第二电容为所述第十一开关元件的所述第二十二通路端与所述第十一控制端之间的寄生电容。

在本发明的一个实施例中，所述第十一开关元件的所述第二十二通路端与所述第十一控制端之间设置有独立存储电容，所述第二电容为所述第十一开关元件的所述第二十二通路端与所述第十一控制端之间的寄生电容与所述独立存储电容之和。

在本发明的一个实施例中，所述第一开关元件至所述第十三开关元件均为N型晶体管或者P型晶体管。

本发明的栅极驱动电路的每组栅极驱动单元共用多个开关元件，以减少开关元件的数目，功耗低并有利于实现窄边框的设计。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明一实施例的栅极驱动电路中的每组栅极驱动单元的电路结构示意图。

图2为如图1所示的每组栅极驱动单元的时序示意图。

图3为如图1所示的每组栅极驱动单元在环境温度为27℃时的输出模拟结果示意图。

图4为本发明一实施例的栅极驱动电路中四组栅极驱动单元的电路结构示意图。

图5为如图4所示的四组栅极驱动单元的在环境温度为27℃时的输出模拟结果示意图。

图6为不同环境温度下如图1所述的每组栅极驱动单元与现有技术中两级栅极驱动单元功耗对比示意图。

图7为本发明第二实施例的栅极驱动电路中的每组栅极驱动单元的电路结构示意图。

图8为如图8所示的第二实施例的栅极驱动单元的时序示意图。

图9为本发明第三实施例的栅极驱动电路中的每组栅极驱动单元的电路结构示意图。

图10为如图10所示的第三实施例的栅极驱动单元的时序示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

尽管本发明使用第一、第二、第三等术语来描述不同的元件、信号、端口、组件或部分，但是这些元件、信号、端口、组件或部分并不受这些术语的限制。这些术语仅是用来将一个元件、信号、端口、组件或部分与另一个元件、信号、端口、组件或部分区分开来。在本发明中，一个元件、端口、组件或部分与另一个元件、端口、组件或部分“相连”、“连接”，可以理解为直接电性连接，或者也可以理解为存在中间元件的间接电性连接。除非另有定义，否则本发明所使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域的普通技术人员所通常理解的意思。

本发明的栅极驱动电路（也称为移位寄存器）包括多组栅极驱动单元（也称为移位寄存单元），每组栅极驱动单元用于输出多级栅极驱动信号，每一级的栅极驱动信号依序逐次施加到每行栅极线上，栅极驱动单元之间的连接关系将在下文中做详细阐述。

图1为本发明的栅极驱动电路中的每组栅极驱动单元的电路结构图。请参见图1，本实施例栅极驱动电路，包括多组栅极驱动单元，每组栅极驱动单元用于输出两级栅极驱动信号，以分别驱动显示面板上的一条对应的栅极线。每组栅极驱动单元包括第一开关元件T1、第二开关元件T2、第三开关元件T3、第四开关元件T4、第五开关元件T5、第六开关元件T6、第七开关元件T7、第八开关元件T8、第九开关元件T9、第十开关元件T10、第十一开关元件T11、第十二开关元件T12及第十三开关元件T13。其中，第一开关元件至第九开关元件T1-T9构成本级栅极驱动单元，第十开关元件至第十三开关元件T10-T13构成合并栅极驱动单元，本级栅极驱动单元用于输出本级栅极驱动信号Gn，合并栅极驱动单元用于输出下一级栅极驱动信号Gn+1。

具体地，第一开关元件T1包括第一通路端、第二通路端和第一控制端，第一通路端接收参考低电压VGL，第一控制端接收向上相差两级的栅极驱动单元所输出的上两级栅极驱动信号Gn-2。第二开关元件T2包括第三通路端、第四通路端和第二控制端，第三通路端与第二控制端相连，并接收向上相差一级的栅极驱动单元输出的上一级栅极驱动信号Gn-1。第三开关元件T3包括第五通路端、第六通路端和第三控制端，第五通路端接收第一时序信号CLKA，第三控制端与第二开关元件T2的第四通路端相连，第六通路端作为本级栅极驱动单元的输出端通过第一电容C1与第三控制端相连。第四开关元件T4包括第七通路端、第八通路端和第四控制端，第七通路端与第二开关元件T2的第四通路端相连，第四控制端接收向下相差三级的栅极驱动单元输出的下三级栅极驱动信号Gn+3，第八通路端接收参考低电压VGL。

第五开关元件T5包括第九通路端、第十通路端及第五控制端，第九通路端与第二开关元件T2的第四通路端相连，第十通路端接收参考低电压VGL。第六开关元件T6包括第十一通路端、第十二通路端及第六控制端，第十一通路端接收参考低电压VGL，第六控制端与第二开关元件T2的第四通路端相连，第十二通路端与第五开关元件T5的第五控制端相连。第七开关元件T7包括第十三通路端、第十四通路端及第七控制端，第十三通路端与本级栅极驱动单元的输出端相连，第七控制端与第五开关元件T5的第五控制端相连，第十四通路端接收参考低电压VGL。第八开关元件T8包括第十五通路端、第十六通路端及第八控制端，第十五通路端与本级栅极驱动单元的输出端相连，第八控制端接收第三时序信号CLKC，第十六通路端接收参考低电压VGL。第九开关元件T9包括第十七通路端、第十八通路端及第九控制端，第十七通路端与第九控制端相连并接收第一时序信号CLKA，第十八通路端与第五开关元件T5的第五控制端相连。

第十开关元件T10包括第十九通路端、第二十通路端及第十控制端，第十九通路端与第十控制端相连并接收第二时序信号CLKB，第二十通路端与第五开关元件T5的第五控制端相连。第十一开关元件T11，其包括第二十一通路端、第二十二通路端及第十一控制端，第二十一通路端接收第二时序信号CLKB，第十一控制端与第二开关元件T2的第四通路端相连，第二十二通路端作为下一级栅极驱动单元的输出端通过第二电容C2与第十一控制端相连。第十二开关元件T12包括第二十三通路端、第二十四通路端及第十二控制端，第二十三通路端与下一级栅极驱动单元的输出端相连，第十二控制端与第五开关元件的第五控制端相连，第二十四通路端接收参考低电压VGL。第十三开关元件T13包括第二十五通路端、第二十六通路端及第十三控制端，第二十五通路端与下一级栅极驱动单元的输出端相连，第十三控制端接收第四时序信号CLKD，第二十六通路端接收参考低电压VGL。

其中，第一电容C1为第三开关元件T3的第三控制端与第六通路端之间的寄生电容。当然本领域的技术人员可以理解的是，也可以在第三开关元件T3的第三控制端与第六通路端之间设置独立存储电容，此时，第一电容C1为第三开关元件T3的第三控制端与第六通路端之间的寄生电容与独立存储电容之和。

其中，第二电容C2为第十一开关元件T11的第二十二通路端与第十一控制端之间的寄生电容。当然本领域的技术人员可以理解的是，也可以在第十一开关元件T11的第二十一通路端与第十一控制端之间设置独立存储电容，此时，第二电容C2为第十一开关元件T11的第二十二通路端与第十一控制端之间的寄生电容与独立存储电容之和。

在本实施例中，第一至第十三开关元件T13均利用N型晶体管而实现。第一控制端至第十三控制端为栅极，第一开关元件T1的第二通路端、第二开关元件T2的第三通路端、第三开关元件T3的第五通路端、第四开关元件T4的第七通路端、第五开关元件T5的第九通路端、第六开关元件T6的第十一通路端、第七开关元件T7的第十三通路端、第八开关元件T8的第十五通路端、第九开关元件T9的第十七通路端、第十开关元件T10的第十九通路端、第十一开关元件T11的第二十一通路端、第十二开关元件T12的第二十三通路端及第十三开关元件T13的第二十五通路端均为漏极。第一开关元件T1的第一通路端、第二开关元件T2的第四通路端、第三开关元件T3的第六通路端、第四开关元件T4的第八通路端、第五开关元件T5的第十通路端、第六开关元件T6的第十二通路端、第七开关元件T7的第十四通路端、第八开关元件T8的第十六通路端、第九开关元件T9的第十八通路端、第十开关元件T10的第二十通路端、第十一开关元件T11的第二十二通路端、第十二开关元件T12的第二十四通路端及第十三开关元件T13的第二十六通路端均为源级。

当然，本领域技术人员可以理解的是，第一至第十三开关元件T13也可以采用其他的开关元件而实现，例如P型晶体管。以下以N型晶体管为例来具体地介绍本发明的工作原理。

请参见图2，其为如图1所示的每组栅极驱动单元的时序示意图。如图2所示，第一时序信号CLKA至第四时序信号CLKD依次相差1/4周期，具体的，第三时序信号CLKC早于第四时序信号CLKD1/4周期、第四时序信号CLKD早于第一时序信号CLKA1/4周期、第一时序信号CLKA早于第二时序信号CLKB1/4周期，第二时序信号CLKB晚于第三时序信号CLKC3/4周期。

每组栅极驱动单元的工作过程分为7个阶段：

阶段1：当向上相差两级的栅极驱动单元所输出的上两级栅极驱动信号Gn-2为高电平时，第一开关元件T1导通，节点QB通过导通的第一开关元件T1被拉低到参考低电压VGL，且输入的第三时序信号CLKC为高电平时，第八开关元件T8导通，本级栅极驱动单元输出的本级栅极驱动信号Gn的电压通过导通的第八开关元件T8而被维持在参考低电压VGL。

阶段2：当向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号Gn-1的电平由低变高时，第二开关元件T2导通，节点Q被预充电。当第四时序信号CLKD的电平由低变高时，第十三开关元件T13导通，下一级栅极驱动单元输出的下一级栅极驱动信号Gn+1的电压通过导通的第十三开关元件T13被维持在参考低电压VGL。

阶段3：由于节点Q在第二阶段已经被预充电，因此当第一时序信号CLKA的电平由低到高时，第三开关元件T3导通，处于高电平的第一时序信号CLKA通过导通的第三开关元件T3对本级栅极驱动单元的输出端进行充电。此时由于第一电容C1的自举作用，随着本级栅极驱动单元输出端的电压的升高，其可以使Q点的电压被进一步拉高，节点Q处电压的进一步拉高，使得第三开关元件T3导通地更加充分，从而使得本级栅极驱动单元的输出端的电压变为高电平。值得注意的是，在本发明中，可以直接采用第三开关元件T3的第三控制端与第六通路端之间的寄生电容作为第一电容C1,或者为了提升上拉效果，还可以在第三开关元件T3的第三控制端与第六通路端之间设置独立存储电容，其中，该独立存储电容与第三开关元件T3的第三控制端与第六通路端之间的寄生电容并联并共同作为第一电容C1，即第一电容C1等于第三开关元件T3的第三控制端与第六通路端之间的寄生电容与独立存储电容之和。

阶段4：第一时序信号CLKA的电平由高到低，由于节点Q在阶段2-3时电压经过了两次拉升，因此第三开关元件T3导通，栅极驱动单元的输出端的电压Gn通过导通的第三开关元件T3被第一时序信号CLKA的低电平拉低，且由于第一电容C1的自举作用，节点Q的电压被拉低一部分。当第二时序信号CLKB由低变高时，第十一开关元件T11导通，下一级栅极驱动单元的输出端的电压Gn+1通过导通的第十一开关元件T11被拉高，且由于第二电容C2的自举作用，节点Q的电压被拉高，第十一开关元件T11导通得更充分，下一级栅极驱动单元输出的下一级栅极驱动信号Gn+1的电压被升到高电平。

阶段5：第二时序信号CLKB的电平由高变低，由于在阶段4，节点Q的电压被拉高且第十一开关元件T11导通，因此下一级栅极驱动单元的输出端的电压G被拉低到参考低电压VGL。此外，由于第二电容C2的自举作用，节点Q被拉低一部分。

阶段6：下拉信号输入端输入的下三级驱动信号Gn+3的电平由低到高，第四开关元件T4导通，节点Q的电压被拉低到参考低电压VGL。

阶段7：阶段7后为低电平维持阶段。在阶段5-6时，本级栅极驱动单元所输出的本级栅极驱动信号Gn及下一级栅极驱动单元输出的下一级栅极驱动信号Gn+1已经被拉低至低电平，因此，在后续的时间内，即阶段7，需要使本级栅极驱动信号Gn及下一级栅极驱动单元输出的下一级栅极驱动信号Gn+1维持在低电平，从而获得理想的波形。

但是，由于第一时序信号CLKA及第二时序信号CLKC为时钟信号，其在后续的时间内（即阶段7之后）还会不停地产生脉冲，会对本级栅极驱动单元输出的栅极驱动信号及合并栅极驱动单元输出的下一级栅极驱动信号Gn+1产生影响，为了消除这些影响，本发明实施例利用开关元件T5、T7、T9、T10及T12来进行改善。

具体地，在后续的时间内，当第一时序信号CLKA由低变高时（即图2所示的第二个及后续的脉冲内），第九开关元件T9导通，节点QB通过导通的第九开关元件T9被充电。受节点QB处电压的影响，第五开关元件T5、第七开关元件T7及第十二开关元件T12导通，本级栅极驱动单元输出的本级栅极驱动信号Gn的电压通过导通的第五开关元件T5及导通的第七开关元件T7而被维持到参考低电压VGL，且下一级栅极驱动单元输出的下一级栅极驱动信号Gn+1的电压通过导通的第十二开关元件T12被维持在参考低电压VGL。

同理，当第二时序信号CLKB由低变高时（即图2所示的第二个及后续的脉冲内），第十开关元件T10导通，节点QB通过导通的第十开关元件T10被充电。受节点QB处电压的影响，第五开关元件T5、第七开关元件T7及第十二开关元件T12导通，本级栅极驱动信号Gn的电压通过导通的第五开关元件T5及导通的第七开关元件T7而被维持到参考低电压VGL，且下一级栅极驱动单元输出的下一级栅极驱动信号Gn+1的电压通过导通的第十二开关元件T12被维持在参考低电压VGL。

通过对本实施例时序控制的描述可以看到，本实施例的每组栅极驱动单元利用第一开关元件T1至第十三开关元件T13输出稳定的本级栅极驱动信号Gn及下一级栅极驱动信号Gn+1，相较于现有技术中输出两级栅极驱动信号则需要单独的两级栅极驱动单元，本实施例中只要一组栅极驱动单元就可以输出两级栅极驱动信号，且每组栅极驱动单元可以共用多个开关元件，将开关元件减少到了13个，功耗低并有利于实现窄边框的设计。

本实施例每组栅极驱动单元接收向上相差两级的栅极驱动单元所输出的上两级栅极驱动信号Gn-2、向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号Gn-1、以及向下相差三级的栅极驱动单元所输出的下三级栅极驱动信号Gn+3。即假设本实施例每组栅极驱动单元中的本级栅极驱动单元是第n级栅极驱动单元及合并栅极驱动单元是第n+1级栅极驱动单元，其中，n≥3，其输出的栅极驱动信号为Gn及Gn+1，则向上相差两级的栅极驱动单元所输出的上两级栅极驱动信号为Gn-2，向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号为Gn-1、以及向下相差三级的栅极驱动单元所输出的下三级栅极驱动信号为Gn+3。

值得注意的是，在这种连接方式下，第一组栅极驱动单元没有向上相差一级的栅极驱动单元，第一组栅极驱动单元没有向上相差两级的栅极驱动单元，最后一组栅极驱动单元没有向下相差三级的栅极驱动单元，第一组栅极驱动单元的上一级栅极驱动信号Gn-1，第一组栅极驱动单元的上两级栅极驱动信号Gn-2，最后一组栅极驱动单元的下三级栅极驱动信号Gn+3均要由外部信号电路提供。

图3为如图1所示的每组栅极驱动单元在环境温度为27℃时的输出模拟结果示意图。如图3所示，在环境温度为27℃时，本发明的每组栅极驱动单元能输出稳定的本级栅极驱动信号Gn及下一级栅极驱动信号Gn+1。

如图4所示，以四组栅极驱动单元为例，对于如图1所示的用于输出本级栅极驱动信号Gn及下一级栅极驱动信号Gn+1的每组栅极驱动单元，M端口接收上两级栅极驱动信号Gn-2，N端口接收上一级栅极驱动信号Gn-1，P端口接收下三级栅极驱动信号Gn+3。而第一组栅极驱动单元没有向上相差两级或一级的栅极驱动单元，因此第一组栅极驱动单元的M端口接收第一外部信号源STV1提供的信号，第一组栅极驱动单元的N端口接收第二外部信号源STV2提供的信号；同时，第四组栅极驱动单元没有向下相差三级的栅极驱动单元，所以第四组栅极驱动单元的P端口接收第四外部信号源STV3提供的信号。

其中，第一组至第四组栅极驱动单元均接收时序产生电路输出的四个时序信号。

图5为如图4所示的四组栅极驱动单元的在环境温度为27℃时的输出模拟结果示意图。如图5所示，在环境温度为27℃时，本发明的八级栅极驱动单元能输出稳定的八级栅极驱动信号。

图6为不同环境温度下本发明与现有技术中两级栅极驱动单元功耗对比示意图。如图6所示，其中假设负载电阻Rload的阻值为1200Ω，负载电容Cload的容值为60pf。在20℃、27℃及80℃本发明中320级栅极驱动单元功耗均明显小于现有技术中320级栅极驱动单元功耗。可以看出，本发明的两级栅极驱动单元在不同的环境温度均比现有技术中的两级栅极驱动单元的功耗低。

图7为本发明第二实施例的栅极驱动电路中的每组栅极驱动单元的电路结构示意图。如图7所示的每组栅极驱动电路与图1所示每组栅极驱动电路的架构基本相同，不同之处仅仅在于：每组栅极驱动单元中具有两个合并栅极驱动单元，每个合并栅极驱动单元用于输出一级栅极驱动信号，每组栅极驱动单元用以输出三级栅极驱动信号。具体的，每组栅极驱动单元还包括：第十四开关元件T14、第十五开关元件T15、第十六开关元件T16、第十七开关元件T17。其中，第一开关元件至第九开关元件T1-T9构成本级栅极驱动单元，第十开关元件至第十三开关元件构成第一个合并栅极驱动单元，第十四开关元件至第十七开关元件构成第二个合并栅极驱动单元，本级栅极驱动单元用于输出本级栅极驱动信号Gn，第一个合并栅极驱动单元用于输出下一级栅极驱动信号Gn+1，第二个合并栅极驱动单元用于输出下两级栅极驱动信号Gn+2。

具体的，第十四开关元件T14包括第二十七通路端、第二十八通路端及第十四控制端，第二十七通路端与第十四控制端相连并接收第三时序信号CLKC，第二十八通路端与第五开关元件T5的第五控制端相连。第十五开关元件T15包括第二十九通路端、第三十通路端及第十五控制端，第二十九通路端接收第三时序信号CLKC，第十五控制端与第二开关元件T2的第四通路端相连，第三十通路端作为下两级栅极驱动单元的输出端通过第三电容C3与第十五控制端相连。第十六开关元件T16包括第三十一通路端、第三十二通路端及第十六控制端，第三十一通路端与下两级栅极驱动单元的输出端相连，第十六控制端与第五开元件T5的第五控制端相连，第三十二通路端接收参考低电压VGL。第十七开关元件T17包括第三十三通路端、第三十四通路端及第十七控制端，第三十三通路端与下两级栅极驱动单元的输出端相连，第十七控制端接收第一时序信号CLKA，第三十四通路端接收参考低电压VGL。

其中，第三电容C3为第十五开关元件T15的第十五控制端与第三十通路端之间的寄生电容。当然本领域的技术人员可以理解的是，也可以在第十六开关元件T15的第十五控制端与第三十通路端之间设置有独立存储电容，此时，第三电容C3为第十五开关元件T15的第十五控制端与第三十通路端之间的寄生电容与独立存储电容之和。

本实施例的第十四开关元件至第十七开关元件T14-T17与图1中的第十开关元件至第十三开关元件T10-T13的工作原理相同，在此不再赘述。

图8为如图7所示的每组栅极驱动单元的时序示意图。如图8所示的时序示意图与图3基本相同，不同之处仅仅在于：图7所示的每组栅极驱动单元用于输出本级栅极驱动信号Gn，下一级栅极驱动信号Gn+1及下两级栅极驱动信号Gn+2。

图9为本发明第三实施例的栅极驱动电路中的每组栅极驱动单元的电路结构示意图。如图9所示的每组栅极驱动电路与图7所示每组栅极驱动电路的工作架构及原理基本相同，不同之处仅仅在于：每组栅极驱动单元具有三个合并栅极驱动单元，每个合并栅极驱动单元用于输出一级栅极驱动信号，每组栅极驱动单元用以输出三级栅极驱动信号。具体的，每组栅极驱动单元还包括：第十八开关元件T18、第十九开关元件T19、第二十开关元件T20、第二十一开关元件T21。其中，第一开关元件至第九开关元件T1-T9构成本级栅极驱动单元，第十开关元件至第十三开关元件构成第一个合并栅极驱动单元，第十四开关元件至第十七开关元件构成第二个合并栅极驱动单元，第十八开关元件至第二十一开关元件构成第三个合并栅极驱动单元，本级栅极驱动单元用于输出本级栅极驱动信号Gn，第一个合并栅极驱动单元用于输出下一级栅极驱动信号Gn+1，第二个合并栅极驱动单元用于输出下两级栅极驱动信号Gn+2，第三个合并栅极驱动单元用于输出下三级栅极驱动信号Gn+3。

具体的，第十八开关元件T18包括第三十五通路端、三十六通路端及第十八控制端，第三十五通路端与第十八控制端相连并接收第四时序信号CLKD，第三十六通路端与第五开关元件T5的第五控制端相连。第十九开关元件T19包括第三十七通路端、第三十八通路端及第十九控制端，第三十七通路端接收第四时序信号CLKD，第十九控制端与第二开关元件T2的第四通路端相连，第三十八通路端作为下两级栅极驱动单元的输出端通过第四电容C4与第十九控制端相连。第二十开关元件T20包括第三十九通路端、第四十通路端及第二十控制端，第三十九通路端与下三级栅极驱动单元的输出端相连，第二十控制端与第五开元件T5的第五控制端相连，第四十通路端接收参考低电压VGL。第二十一开关元件T21包括第四十一通路端、第四十二通路端及第二十一控制端，第四十一通路端与下三级栅极驱动单元的输出端相连，第二十一控制端接收第二时序信号CLKB，第四十二通路端接收参考低电压VGL。

其中，第四电容C4为第十九开关元件T19的第十九控制端与第三十八通路端之间的寄生电容。当然本领域的技术人员可以理解的是，也可以在第十九开关元件T19的第十九控制端与第三十八通路端之间设置有独立存储电容，此时，第四电容C4为第十九开关元件T19的第十九控制端与第三十八通路端之间的寄生电容与独立存储电容之和。

图10为如图9所示的四级栅极驱动单元的时序示意图。如图10所示的时序示意图与图8基本相同，不同之处仅仅在于：图10所示的每组栅极驱动单元用于输出本级栅极驱动信号Gn，下一级栅极驱动信号Gn+1、下两级栅极驱动信号Gn+2及下三级栅极驱动信号Gn+3。

综上所述，本发明的栅极驱动电路的每组栅极驱动单元共用多个开关元件，以减少开关元件的数目，功耗低并有利于实现窄边框的设计。

以上，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，例如每组栅极驱动单元还可以用于输出四级或四级以上的栅极驱动信号。但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

本文中应用了具体个例对本发明的栅极驱动电路及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括至少一组栅极驱动单元，其中每组栅极驱动单元包括本级栅极驱动单元及至少一个合并栅极驱动单元，每组栅极驱动单元用于输出至少两级栅极驱动信号，以分别驱动显示面板上的一条对应的栅极线，每组栅极驱动单元包括：

第一开关元件，其包括第一通路端、第二通路端和第一控制端，所述第一通路端接收参考低电压，所述第一控制端接收上两级栅极驱动信号；

第二开关元件，其包括第三通路端、第四通路端和第二控制端，所述第三通路端与所述第二控制端相连，并接收上一级栅极驱动信号；

第三开关元件，其包括第五通路端、第六通路端和第三控制端，所述第五通路端接收第一时序信号，所述第三控制端与所述第二开关元件的第四通路端相连，所述第六通路端作为本级栅极驱动单元的输出端通过第一电容与所述第三控制端相连；

第四开关元件，其包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第二开关元件的第四通路端相连，所述第四控制端接收下三级栅极驱动信号，所述第八通路端接收所述参考低电压；

第五开关元件，其包括第九通路端、第十通路端及第五控制端，所述第九通路端与所述第二开关元件的第四通路端相连，所述第十通路端接收所述参考低电压；

第六开关元件，其包括第十一通路端、第十二通路端及第六控制端，所述第十一通路端接收所述参考低电压，所述第六控制端与所述第二开关元件的第四通路端相连，所述第十二通路端与所述第五开关元件的第五控制端相连；

第七开关元件，其包括第十三通路端、第十四通路端及第七控制端，所述第十三通路端与所述本级栅极驱动单元的输出端相连，所述第七控制端与所述第五开关元件的第五控制端相连，所述第十四通路端接收所述参考低电压；

第八开关元件，其包括第十五通路端、第十六通路端及第八控制端，所述第十五通路端与所述本级栅极驱动单元的输出端相连，所述第八控制端接收第三时序信号，所述第十六通路端接收所述参考低电压；

第九开关元件，其包括第十七通路端、第十八通路端及第九控制端，所述第十七通路端与所述第九控制端相连并接收所述第一时序信号，所述第十八通路端端与所述第五开关元件的第五控制端相连；

第十开关元件，其包括第十九通路端、第二十通路端及第十控制端，所述第十九通路端与所述第十控制端相连并接收第二时序信号，所述第二十通路端与所述第五开关元件的第五控制端相连；

第十一开关元件，其包括第二十一通路端、第二十二通路端及第十一控制端，所述第二十一通路端接收所述第二时序信号，所述第十一控制端与所述第二开关元件的第四通路端相连，所述第二十二通路端作为下一级栅极驱动单元的输出端通过第二电容与所述第十一控制端相连；

第十二开关元件，其包括第二十三通路端、第二十四通路端及第十二控制端，所述第二十三通路端与所述下一级栅极驱动单元的输出端相连，所述第十二控制端与所述第五开元件的第五控制端相连，所述第二十四通路端接收所述参考低电压；及

第十三开关元件，其包括第二十五通路端、第二十六通路端及第十三控制端，所述第二十五通路端与所述下一级栅极驱动单元的输出端相连，所述第十三控制端接收第四时序信号，所述第二十六通路端接收所述参考低电压；

其中，第一开关元件至第九开关元件构成本级栅极驱动单元，第十开关元件至第十三开关元件构成合并栅极驱动单元，所述本级栅极驱动单元用于输出本级栅极驱动信号，所述合并栅极驱动单元用于输出下一级栅极驱动信号。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述每组栅极驱动单元包括两个合并栅极驱动单元，所述每组栅极驱动单元用于输出三级栅极驱动信号，所述每组栅极驱动单元还包括：

第十四开关元件，其包括第二十七通路端、第二十八通路端及第十四控制端，所述第二十七通路端与所述第十四控制端相连并接收第三时序信号，所述第二十八通路端与所述第五开关元件的第五控制端相连；

第十五开关元件，其包括第二十九通路端、第三十通路端及第十五控制端，所述第二十九通路端接收所述第三时序信号，所述第十五控制端与所述第二开关元件的第四通路端相连，所述第三十通路端作为下两级栅极驱动单元的输出端通过第三电容与所述第十五控制端相连；

第十六开关元件，其包括第三十一通路端、第三十二通路端及第十六控制端，所述第三十一通路端与所述下两级栅极驱动单元的输出端相连，所述第十六控制端与所述第五开元件的第五控制端相连，所述第三十二通路端接收所述参考低电压；及

至少一个第十七开关元件，其包括第三十三通路端、第三十四通路端及第十七控制端，所述第三十三通路端与所述下两级栅极驱动单元的输出端相连，所述第十七控制端接收所述第一时序信号，所述第三十四通路端接收所述参考低电压，

其中，所述第十开关元件至所述第十三开关元件构成第一个合并栅极驱动单元，所述第十四开关元件至所述第十七开关元件构成第二个合并栅极驱动单元,所述第一个合并栅极驱动单元用于输出下一级栅极驱动信号，所述第二个合并栅极驱动单元用于输出下两级栅极驱动信号。

3.如权利要求2所述的栅极驱动电路，其特征在于，所述第三电容为第十五开关元件的所述第三十通路端与所述第十五控制端之间的寄生电容。

4.如权利要求2所述的栅极驱动电路，其特征在于，每个第十五开关元件的所述第三十通路端与所述第十五控制端之间设置有独立存储电容，所述第三电容为第十五开关元件的所述第三十通路端与所述第十五控制端之间的寄生电容与所述独立存储电容之和。

5.如权利要求2所述的栅极驱动电路，其特征在于，所述每组栅极驱动单元用于输出四级栅极驱动信号，所述每组栅极驱动单元还包括：

第十八开关元件，其包括第三十五通路端、第三十六通路端及第十八控制端，所述第三十五通路端与所述第十八控制端相连并接收第四时序信号，所述第三十六通路端与所述第五开关元件的第五控制端相连；

第十九开关元件，其包括第三十七通路端、第三十八路端及第十九控制端，所述第三十七通路端接收所述第四时序信号，所述第十九控制端与所述第二开关元件的第四通路端相连，所述第三十八通路端作为下三级栅极驱动单元的输出端通过第四电容与所述第十九控制端相连；

第二十开关元件，其包括第三十九通路端、第四十通路端及第二十控制端，所述第三十九通路端与所述下三级栅极驱动单元的输出端相连，所述第二十控制端与所述第五开关元件的第五控制端相连，所述第四十通路端接收所述参考低电压；及

第二十一开关元件，其包括第四十一通路端、第四十二通路端及第二十一控制端，所述第四十一通路端与所述下三级栅极驱动单元的输出端相连，所述第二十一控制端接收所述第二时序信号，所述第四十二通路端接收所述参考低电压，

其中，所述第十八开关元件至所述第二十一开关元件构成第三个合并栅极驱动单元，所述第三个合并栅极驱动单元用于输出下三级栅极驱动信号。

6.如权利要求1所述的栅极驱动电路，其特征在于，所述第一电容为所述第三开关元件的所述第三控制端与所述第六通路端之间的寄生电容。

7.如权利要求1中所述的栅极驱动电路，其特征在于，所述第三开关元件的第三控制端与第六通路端之间设置有独立存储电容，所述第一电容为所述第三开关元件的所述第三控制端与所述第六通路端之间的寄生电容与所述独立存储电容之和。

8.如权利要求1所述的栅极驱动电路，其特征在于，所述第二电容为所述第十一开关元件的所述第二十二通路端与所述第十一控制端之间的寄生电容。

9.如权利要求1所述的栅极驱动电路，其特征在于，所述第十一开关元件的所述第二十二通路端与所述第十一控制端之间设置有独立存储电容，所述第二电容为所述第十一开关元件的所述第二十二通路端与所述第十一控制端之间的寄生电容与所述独立存储电容之和。

10.如权利要求1所述的栅极驱动电路，其特征在于，所述第一开关元件至所述第十三开关元件均为N型晶体管或者P型晶体管。

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