CN104050943B - 一种栅极驱动电路及使用其的显示装置 - Google Patents

Abstract

本发明提供了一种栅极驱动电路，其包括多级栅极驱动单元，每级栅极驱动单元包括第一至第九开关元件。其中各级栅极驱动单元接收外部信号，第一至第二时钟信号、第一至第二稳定信号、向上相差两级的栅极驱动单元输出的第一栅极驱动信号及向下相差两级的栅极驱动单元输出的第二栅极驱动信号。本发明的栅极驱动电路通过第一稳定信号与第二稳定信号控制第六开关元件与第九开关元件间歇性工作，在减小输出级由于时钟跳变引起的噪声的同时，减少了第六开关元件与第九开关元件对栅极驱动信号的稳定性的影响，从而能输出稳定的栅极驱动信号，可靠性高，且设计简单。

Description

一种栅极驱动电路及使用其的显示装置

技术领域

本发明涉及一种驱动电路，特别涉及一种栅极驱动电路及使用其的显示装置。

背景技术

液晶显示装置(LiquidCrystalDisplay，LCD)具备轻薄、节能、无辐射等诸多优点，因此已经逐渐取代传统的阴极射线管(CRT)显示器。目前液晶显示器被广泛地应用于高清晰数字电视、台式计算机、个人数字助理(PDA)、笔记本电脑、移动电话、数码相机等电子设备中。

以薄膜晶体管(ThinFilmTransistor，TFT)液晶显示装置为例，其包括：液晶显示面板和驱动电路，其中，液晶显示面板包括多条栅极线与多条数据线，且相邻的两条栅极线与相邻的两条数据线交叉形成一个像素单元，每个像素单元至少包括一个薄膜晶体管。而驱动电路包括：栅极驱动电路(gatedrivecircuit)和源极驱动电路(sourcedrivecircuit)。

液晶显示面板与驱动电路的基本工作原理为：栅极驱动电路通过与栅极线电性连接的上拉晶体管向栅极线送出栅极驱动信号，依序将每一行的TFT打开，然后由源极驱动电路同时将一整行的像素单元充电到各自所需的电压，以显示不同的灰阶。即首先由第一行的栅极驱动电路通过其上拉晶体管(输出级薄膜晶体管)将第一行的薄膜晶体管打开，然后由源极驱动电路对第一行的像素单元进行充电。第一行的像素单元充好电时，栅极驱动电路便将该行薄膜晶体管关闭，然后第二行的栅极驱动电路通过其上拉晶体管将第二行的薄膜晶体管打开，再由源极驱动电路对第二行的像素单元进行充放电。如此依序下去，当充好了最后一行的像素单元，便又重新从第一行开始充电。

但是随着液晶技术的发展以及人们对液晶面板的需求，窄边框液晶面板设计已经成为必然，并且随着电路所驱动负载的增大，电路级数增大，栅极驱动电路面临很大挑战。在栅极驱动电路中，用以输出栅极驱动信号的输出薄膜晶体管在时钟跳变过程中，由于时钟馈通作用，输出薄膜晶体管栅极会产生一定电荷，此时输出薄膜晶体管出现漏电，栅线上会出现噪声电压，因此需要一个稳定单元在输出级薄膜晶体管时钟跳变的时候去下拉输出级薄膜晶体管栅极噪声电荷及栅线上的噪声电荷。然而如图1所示，在图1中，晶体管T1与T2共同控制晶体管T3的导通与否，晶体管T4、T5、T6、T7及其各自漏极和源极两端的电容共同作用，控制栅极驱动单元的栅极驱动信号Gn的稳定性，因此现有技术中为了保证输出级电路正常工作，采用大量的电子元器件作为稳定电路，这样会增加设计难度并影响电路的可靠性。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

本发明要解决的主要技术问题是提供一种栅极驱动电路，其能输出稳定的栅极驱动信号，可靠性高，且设计简单。

本发明还提供一种使用上述栅极驱动电路的显示装置。

为解决上述技术问题，本发明提供了一种栅极驱动电路，其包括多级栅极驱动单元，其中每级栅极驱动单元用于分别驱动显示面板上的一条对应的栅极线，每级栅极驱动单元包括第一至第九开关元件。所述第一开关元件包括第一通路端、第二通路端及第一控制端，所述第一通路端及所述第一控制端均接收向上相差两级的栅极驱动单元输出的第一栅极驱动信号。所述第二开关元件，包括第三通路端、第四通路端及第二控制端，所述第三通路端与所述第一开关元件的第二通路端相连，所述第四通路端接收参考低电压，所述第二控制端接收向下相差两级的栅极驱动单元输出的第二栅极驱动信号。所述第三开关元件，包括第五通路端、第六通路端及第三控制端，所述第五通路端接收所述参考低电压，所述第三控制端接收第二稳定信号。所述第四开关元件，包括第七通路端、第八通路端及第四控制端，所述第七通路端与所述第三开关元件的第六通路端相连，所述第八通路端接收外部信号，所述外部信号为第一稳定信号或直流高电压，所述第四控制端接收第一稳定信号。所述第五开关元件，包括第九通路端、第十通路端及第五控制端，所述第九通路端与所述第三开关元件的第六通路端相连，所述第十通路端接收所述参考低电压，所述第五控制端与所述第一开关元件的第二通路端相连。所述第六开关元件，包括第十一通路端、第十二通路端及第六控制端，所述第十一通路端与所述第五开关元件的第五控制端相连，所述第十二通路端接收所述参考低电压，所述第六控制端与所述第五开关元的第九通路端相连。所述第七开关元件，包括第十三通路端、第十四通路端及第七控制端，所述第十三通路端接收第一时钟信号，所述第十四通路端输出本级栅极驱动信号，且通过第一电容与所述第七开关元件的第七控制端相连，所述第七控制端与所述第六开关元件的第十一通路端相连。所述第八开关元件，包括第十五通路端、第十六通路端及第八控制端，所述第十五通路端与第七开关元件的第十四通路端相连，所述第十六通路端接收所述参考低电压，所述第八控制端接收第二时钟信号。所述第九开关元件，包括第十七通路端、第十八通路端及第九控制端，所述第十七通路端与所述第七开关元件的第十四通路端相连，所述第十八通路端接收所述参考低电压，所述第九控制端与所述第三开关元件的第六通路端相连。其中，所述第一时钟信号的上跳沿和下跳沿时所述第一稳定信号均为高电平，且所述第一稳定信号与所述第二稳定信号反相。

在本发明的一个优选实施例中，上述第一电容为上述述第七开关元件的第七控制端与第十四通路端之间的寄生电容。

在本发明的一个优选实施例中，上述第七开关元件的第七控制端与第十四通路端之间设置有独立存储电容，上述第一电容为上述第七开关元件的第十四通路端与第七控制端之间的寄生电容与上述独立存储电容之和。

在本发明的一个优选实施例中，上述外部信号为上述第一稳定信号，上述第一稳定信号由外部信号电路提供。

在本发明的一个优选实施例中，上述外部信号为直流高电压，所述直流高电压由外部信号电路提供。

在本发明的一个优选实施例中，上述第一稳定信号及上述第二稳定信号的周期是上述第一时钟信号及上述第二时钟信号周期的一半。

在本发明的一个优选实施例中，上述第一开关元件至上述第九开关元件均为N型晶体管。

在本发明的一个优选实施例中，上述第一稳定信号与上述第二稳定信号的占空比均为百分之五十。

在本发明的一个优选实施例中，上述第一稳定信号与上述第二稳定信号的占空比均小于百分之五十。

本发明还提供一种显示装置，所述显示装置包括栅极驱动电路，所述栅极驱动电路包括多级栅极驱动单元，其中每级栅极驱动单元用于分别驱动显示面板上的一条对应的栅极线，每级栅极驱动单元包括第一至第九开关元件。第一开关元件包括第一通路端、第二通路端及第一控制端，所述第一通路端及所述第一控制端均接收向上相差两级的栅极驱动单元输出的第一栅极驱动信号。所述第二开关元件，包括第三通路端、第四通路端及第二控制端，所述第三通路端与所述第一开关元件的第二通路端相连，所述第四通路端接收参考低电压，所述第二控制端接收向下相差两级的栅极驱动单元输出的第二栅极驱动信号。所述第三开关元件，包括第五通路端、第六通路端及第三控制端，所述第五通路端接收所述参考低电压，所述第三控制端接收第二稳定信号。所述第四开关元件，包括第七通路端、第八通路端及第四控制端，所述第七通路端与所述第三开关元件的第六通路端相连，所述第八通路端接收外部信号，所述外部信号为第一稳定信号或直流高电压，所述第四控制端接收第一稳定信号。所述第五开关元件，包括第九通路端、第十通路端及第五控制端，所述第九通路端与所述第三开关元件的第六通路端相连，所述第十通路端接收所述参考低电压，所述第五控制端与所述第一开关元件的第二通路端相连。所述第六开关元件，包括第十一通路端、第十二通路端及第六控制端，所述第十一通路端与所述第五开关元件的第五控制端相连，所述第十二通路端接收所述参考低电压，所述第六控制端与所述第五开关元的第九通路端相连。所述第七开关元件，包括第十三通路端、第十四通路端及第七控制端，所述第十三通路端接收第一时钟信号，所述第十四通路端输出本级栅极驱动信号，且通过第一电容与所述第七开关元件的第七控制端相连，所述第七控制端与所述第六开关元件的第十一通路端相连。所述第八开关元件，包括第十五通路端、第十六通路端及第八控制端，所述第十五通路端与第七开关元件的第十四通路端相连，所述第十六通路端接收所述参考低电压，所述第八控制端接收第二时钟信号。所述第九开关元件，包括第十七通路端、第十八通路端及第九控制端，所述第十七通路端与所述第七开关元件的第十四通路端相连，所述第十八通路端接收所述参考低电压，所述第九控制端与所述第三开关元件的第六通路端相连。其中，所述第一时钟信号的上跳沿和下跳沿时所述第一稳定信号均为高电平，且所述第一稳定信号与所述第二稳定信号反相。

本发明的栅极驱动电路及显示装置通过第一稳定信号与第二稳定信号控制第六开关元件与第九开关元件间歇性工作，减少了第六开关元件与第九开关元件在工作时的阈值电压漂移，此外，第一时钟信号时钟跳变时第一稳定信号均为高电平，减小了输出级由于时钟跳变引起的噪声，从而能输出稳定的栅极驱动信号，可靠性高，且设计简单。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

图1为现有技术的栅极驱动电路中的每一级栅极驱动单元的电路结构示意图。

图2为本发明的第一实施例栅极驱动电路中的每一级栅极驱动单元的电路结构示意图。

图3为本发明第一实施例的栅极驱动电路中的每一级栅极驱动单元的时序示意图。

图4为本发明第二实施例的栅极驱动电路中的每一级栅极驱动单元的时序示意图。

图5为本发明第三实施例的栅极驱动电路中的每一级栅极驱动单元的电路结构示意图。

图6a为现有技术的每一级栅极驱动单元的节点QB的稳定性示意图。

图6b为本发明一实施例的每一级栅极驱动单元的节点QB的稳定性示意图。

图7为本发明的每一级栅极驱动单元与现有技术中节点Q在相同时间点噪声对比示意图。

图8为本发明每一级栅极驱动单元与现有技术中栅极驱动单元输出端的栅极驱动信号Gn的噪声对比示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

尽管本发明使用第一、第二、第三等术语来描述不同的元件、信号、端口、组件或部分，但是这些元件、信号、端口、组件或部分并不受这些术语的限制。这些术语仅是用来将一个元件、信号、端口、组件或部分与另一个元件、信号、端口、组件或部分区分开来。在本发明中，一个元件、端口、组件或部分与另一个元件、端口、组件或部分“相连”、“连接”，可以理解为直接电性连接，或者也可以理解为存在中间元件的间接电性连接。除非另有定义，否则本发明所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思。

本发明的栅极驱动电路(也称为移位寄存器)包括多级栅极驱动单元(也称为移位寄存单元)，每一级的栅极驱动单元分别与显示面板上的每一行栅极线对应电性连接，从而将栅极驱动信号Gn依序逐次施加到每行栅极线上，栅极驱动单元之间的连接关系将在下文中做详细阐述。

图2为本发明的第一实施例栅极驱动电路中的每一级栅极驱动单元的电路结构示意图。本实施例栅极驱动电路，包括多级如图2所示的栅极驱动单元，每级栅极驱动单元用于输出一级栅极驱动信号，以分别驱动显示面板上的一条对应的栅极线。每级栅极驱动单元包括第一开关元件M1、第二开关元件M2、第三开关元件M3、第四开关元件M4、第五开关元件M5、第六开关元件M6、第七开关元件M7、第八开关元件M8和第九开关元件M9。

为便于描述，在此以第n级栅极驱动单元为例，其用于输出栅极驱动信号Gn，以驱动显示面板上的一条对应的栅极线。具体地，在第n级栅极驱动单元中，第一开关元件M1包括第一通路端、第二通路端和第一控制端，第一通路端及第一控制端接收向上相差两级的第(n-2)级栅极驱动单元输出的第一栅极驱动信号Gn-2。第二开关元件M2包括第三通路端、第四通路端和第二控制端，第三通路端与第一开关元件M1的第二通路端相连，第四通路端接收参考低电压VGL，第二控制端接收向下相差两级的第(n+2)级栅极驱动单元输出的第二栅极驱动信号Gn+2。第三开关元件M3包括第五通路端、第六通路端和第三控制端，第五通路端接收参考低电压VGL，第三控制端接收第二稳定信号CLK_Bx。第四开关元件M4包括第七通路端、第八通路端和第四控制端，第七通路端与第三开关元件M3的第六通路端相连，第八通路端与第四控制端均接收第一稳定信号CLK_Ax，第一稳定信号CLK_Ax与第二稳定信号CLK_Bx均由外部信号电路提供。

第五开关元件M5包括第九通路端、第十通路端及第五控制端，第九通路端与第三开关元件M3的第六通路端相连，第十通路端接收参考低电压VGL，第五控制端与第一开关元件M1的第二通路端相连。第六开关元件M6包括第十一通路端、第十二通路端及第六控制端，第十一通路端与第五开关元件M5的第五控制端相连，第六控制端与第五开关元件M5的第九通路端相连，第十二通路端接收参考低电压VGL。第七开关元件M7包括第十三通路端，第十四通路端及第七控制端，第十三通路端接收第一时钟信号CLKA，第十四通路端用于输出本级栅极驱动信号Gn，以驱动负载电阻RL及负载电容CL，且通过第一电容C1与所述第七开关元件M7的第七控制端相连，第七控制端与第六开关元件M6的第十一通路端相连。

第八开关元件M8包括第十五通路端、第十六通路端和第八控制端，第十五通路端与第七开关元件M7的第十四通路端相连，第十六通路端接收参考低电压VGL，第八控制端接收第二时钟信号CLKB。第九开关元件M9包括第十七通路端、第十八通路端及第九控制端，第十七通路端与第七开关元件M7的第十四通路端相连，第十八通路端接收参考低电压VGL，第九控制端与第三开关元件M3的第六通路端相连。

其中，在本实施例中，第一电容C1为第七开关元件M7的第七控制端与第十四通路端之间的寄生电容。在其他实施方式中，也可以在第二开关元件M7的第七控制端与第十四通路端之间设置独立存储电容，此时，第一电容C1为第七开关元件M7的第七控制端与第十四通路端之间的寄生电容与独立存储电容之和。

在本实施例中，栅极驱动单元接收向上相差两级的栅极驱动单元所输出的第一栅极驱动信号Gn-2、以及向下相差两级的栅极驱动单元输出的第二栅极驱动信号Gn+2。即假设本实施例中栅极驱动单元是第n级栅极驱动单元，其中，n≥3，其输出的栅极驱动信号为Gn，则向上相差两级的栅极驱动单元所输出的第一栅极驱动信号为Gn-2，以及向下相差两级的栅极驱动单元所输出的第二栅极驱动信号为Gn+2。

在这种连接方式下，由于第一级栅极驱动单元及第二级栅极驱动单元没有向上相差两级的栅极驱动单元，最后一级栅极驱动单元及倒数第二级栅极驱动单元没有向下相差两级的栅极驱动单元，所以第一级栅极驱动单元及第二级栅极驱动单元向上相差两级的栅极驱动信号Gn-2要由外部信号电路提供，最后一级栅极驱动单元级倒数第二级栅极驱动单元向下相差两级的栅极驱动信号Gn+2也要由外部信号电路提供。

在本实施例中，第一开关元件至第九开关元件M1～M9为N型晶体管。第一控制端至第九控制端为栅极。第一开关元件M1的第一通路端、第二开关元件M2的第三通路端、第三开关元件M3的第五通路端、第四开关元件M4的第七通路端、第五开关元件M5的第九通路端、第六开关元件M6的第十一通路端、第七开关元件M7的第十三通路端、第八开关元件M8的第十五通路端、第九开关元件M9的第十七通路端均为漏极。第一开关元件M1的第二通路端、第二开关元件M2的第四通路端、第三开关元件M3的第六通路端、第四开关元件M4的第八通路端、第五开关元件M5的第十通路端、第六开关元件M6的第十二通路端、第七开关元件M7的第十四通路端、第八开关元件M8的第十六通路端、第九开关元件M9的第十八通路端均为源极。

在其它实施方式中，第一开关元件至第九开关元件M1～M9也可以采用其他的开关元件而实现，例如P型晶体管。

以下以第一开关元件M1至第九开关元件M1～M9为N型晶体管为例来具体地介绍本实施例的工作原理。

请参见图3，其为本发明第一实施例的栅极驱动电路中的每一级栅极驱动单元的时序示意图。如图3所示，第一稳定信号CLK_Ax与第二稳定信号CLK_Bx的周期分别为第一时钟信号CLKA及第二时钟信号CLKB的一半，且第一稳定信号CLK_Ax超前于第一时钟信号CLKA，且超前的时间相当于第一时钟信号CLKA的八分之一个周期。第一时钟信号CLKA与第二时钟信号CLKB反相，第一稳定信号CLK_Ax与第二稳定信号CLK_Bx反相，且第一稳定信号CLK_Ax与第二稳定信号CLK_Bx占空比均为百分之五十，即第一稳定信号CLK_Ax与第二稳定信号CLK_Bx处于高电平的时间占其周期时间的百分之五十。向上相差两级的栅极驱动单元输出的第一栅极驱动信号Gn-2超前于第一时钟信号CLKA，且超前的时间相当于第一时钟信号CLKA的二分之一个周期，向下相差两级的栅极驱动单元输出的第二栅极驱动信号Gn+2比向上相差两级的栅极驱动单元输出的第一栅极驱动信号Gn-2晚一个周期。

请同时参考图2与图3，每一级栅极驱动单元的工作过程分为预充电阶段、上拉阶段、下拉阶段、稳定阶段4个阶段：

预充电阶段：向上相差两级的栅极驱动单元输出的第一栅极驱动信号Gn-2为起始信号，Gn-2为高电平时，第一开关元件M1导通，节点Q通过导通的第一开关元件M1被预充电。而且，由于节点Q被预充电，第七开关元件M7及第五开关元件M5均导通，节点QB处的电压通过导通的第五开关元件M5被拉低到参考低电压VGL，第六开关元件M6与第九开关元件M9关闭，且由于第一时钟信号CLKA为低电平，本级栅极驱动单元输出端的栅极驱动信号Gn通过导通的第七开关元件M7被第一时钟信号CLKA拉低。

上拉阶段：第一时序信号CLKA的电平由低变高时，由于在预充电阶段节点Q已经被预充电，因此，第七开关元件M7导通，由于第七开关元件M7的导通，且由于第一电容C1的自举作用，节点Q处的电压被进一步拉高，且节点Q处电压的进一步拉高，使得第二开关元件M7导通地更加充分，从而使得本级栅极驱动单元输出端的栅极驱动信号Gn被拉高至参考高电压。由于Q点被进一步拉高，同预充电阶段，第五开关元件M5导通，QB点的电荷继续保持参考低电压VGL，第六开关元件M6与第九开关元件M9继续保持关闭状态。

在本发明中，可以直接采用第七开关元件M7的第十四通路端与第七控制端之间的寄生电容作为第一电容C1,或者为了提升上拉效果，还可以在第七开关元件M7的第七控制端与第十四通路端之间设置独立存储电容，其中，该独立存储电容与第七开关元件M7的寄生电容并联并共同作为第一电容C1，即第一电容C1等于第七开关元件M7的寄生电容与独立的存储电容之和。

下拉阶段：第二时序信号CLKB的电平由低变高时，第八开关元件M8导通，从而使得本级栅极驱动单元输出端的栅极驱动信号Gn被拉低至参考低电压VGL。随后向下相差两级的栅极驱动单元输出的第二栅极驱动信号Gn+2由低到高，第二开关元件M2导通，节点Q的电压通过导通的第二开关元件M2被拉低到参考低电压VGL。

稳定阶段：在下拉阶段时，节点Q的电压通过导通的第二开关元件M2被拉低到参考低电压VGL，且本级栅极驱动单元输出端的栅极驱动信号Gn通过导通的第八开关元件M8被拉低到参考低电压VGL，因此，在后续的时间内，即稳定阶段，需要使节点Q、本级栅极驱动单元的栅极驱动信号Gn的输出端维持在低电平，从而获得理想的波形。

但是，由于第一时序信号CLKA为时钟信号，其在后续的时间内(即稳定阶段之后)还会不停地产生脉冲，将会对本级栅极驱动单元输出端的栅极驱动信号Gn产生影响，为了消除这些影响，本实施例利用第一稳定信号CLK_Ax与第二稳定信号CLK_Bx来进行改善。

具体地，在后续的时间内，当第一时序信号CLKA由低变高时，第七开关元件M7导通，第七开关元件M7的寄生电容即第一电容C1的自举作用使得节点Q由于耦合而产生噪声，但此时第一稳定信号CLK_Ax为高电平，第四开关元件M4导通，节点QB通过导通的第四开关元件M4被充电，因此，第六开关元件M6与第九开关元件M9均导通。节点Q的电压通过导通的第六开关元件M6维持在参考低电压VGL，且本级栅极驱动单元的栅极驱动信号Gn的输出端通过导通的第九开关元件M9维持在参考低电压VGL，消除第一时序信号CLKA的脉冲信号对本级栅极驱动单元输出端的栅极驱动信号Gn的影响。

在栅极驱动电路中，稳定电路长时间工作会导致栅极驱动电路中稳定晶体管的阈值电压的漂移，进而影响栅极驱动电路的稳定性，因此，本实施例通过第一稳定信号CLK_Ax和第二稳定信号CLK_Bx共同作用来消除阈值电压的漂移。具体的，当第二稳定信号CLK_Bx为高电平，由于与第一稳定信号CLK_Ax与第二稳定信号CLK_Bx反相，因此第一稳定信号CLK_Ax此时为低电平，故第三开关元件M3导通，第四开关元件M4关闭，节点QB处的电压通过导通的第三开关元件M3被拉低至参考低电压VGL，第六开关元件M6与第九开关元件M9均关闭，节点Q处的电压及本级栅极驱动单元的栅极驱动信号Gn均维持在参考低电压VGL；当第二稳定信号CLK_Bx为低电平，由于与第二稳定信号CLK_Bx反相，因此第一稳定信号CLK_Ax此时为高电平，故第三开关元件M3关闭，第四开关元件M4导通，节点QB处的电压通过导通的第四开关元件M4被拉高至高电平，第六开关元件M6与第九开关元件M9均导通，节点Q处的电压及本级栅极驱动单元的栅极驱动信号Gn通过导通的第六开关元件M6与第九开关元件M9被拉低至参考低电压VGL，因此由于第一稳定信号CLK_Ax与第二稳定信号CLK_Bx共同作用使得第三开关元件M3、第四开关元件M4、第六开关元件M6及第九开关元件M9间歇性工作，进而减小了本级栅极驱动单元的栅极驱动信号Gn的电压漂移。

因此，尽管受第一时序信号CLKA高电平的影响，节点Q及本级栅极驱动单元的栅极驱动信号Gn的输出端电平会被拉升，但是，由于第一稳定信号CLK_Ax和第二稳定信号CLK_Bx共同作用，其可以使节点Q及本级栅极驱动单元的栅极驱动信号Gn的输出端的电压均能够维持在低电平。

在本实施例中，由于第一稳定信号CLK_Ax在第一时钟信号CLKA与本级栅极驱动单元的栅极驱动信号Gn的上跳沿和下跳沿发生跳变时均为高电平，从而使得第四开关元件M4导通，节点QB处的电压通过导通的第四开关元件M4被拉高，第九开关元件M9导通，故本级栅极驱动单元的栅极驱动信号Gn的上跳沿和下跳沿发生跳变时产生的噪声电压通过导通的第九开关元件M9被拉低。

通过对本实施例时序控制的描述可以看到，本实施例的栅极驱动单元通过第一稳定信号CLK_Ax与第二稳定信号CLK_Bx控制第三开关元件M3与第四开关元件M4交替工作，从而控制第六开关元件M6与第九开关元件M9的间歇性工作，减少了第六开关元件M6与第九开关元件M9阈值电压的漂移，因此减小了对栅极驱动电路输出的栅极驱动信号的稳定性的影响，此外，第一时钟信号CLKA的上跳沿和下跳沿时第一稳定信号CLK_Ax均为高电平，减小了输出级由于时钟跳变引起的噪声，从而能输出稳定的栅极驱动信号，可靠性高，且设计简单。

图4为本发明第二实施例的栅极驱动电路中的每一级栅极驱动单元的时序示意图。本实施例中的每一级栅极驱动单元的结构与第一实施例中每一级栅极驱动单元的结构相同，但本实施例中的时序图与第一实施例中的时序图有所不同，如图4所示，在本实施例中第一稳定信号CLK_Ax与第二稳定信号CLK_Bx占空比小于百分之五十，其余信号的时序图和图3所示对应信号的时序图相同。在本实施例中，虽然第一稳定信号CLK_Ax与第二稳定信号CLK_Bx占空比均小于百分之五十使第一稳定信号CLK_Ax与第二稳定信号CLK_Bx具有一段同时处于低电平的时段，但同样可以实现通过第二稳定信号CLK_Bx使稳定电路中的第三开关元件M3、第四开关元件M4、第六开关元件M6与第九开关元件M9间歇性工作、减小本级栅极驱动单元的栅极驱动信号Gn的电压漂移的目的。在第一稳定信号CLK_Ax变为低电平之后到第二稳定信号CLK_Bx变为高电平之前的这一段时间内，第三开关元件M3与第四开关元件M4均关闭，节点QB维持在高电平，第六开关元件M6与第九开关元件M9均维持在导通状态，节点Q处的电压及本级栅极驱动单元的栅极驱动信号Gn均维持在参考低电压VGL，可以保证本级栅极驱动单元输出稳定的栅极驱动信号Gn。

进一步的，在本实施例中，由于第一稳定信号CLK_Ax与第二稳定信号CLK_Bx占空比小于百分之五十，使得第三开关元件M3和第四开关元件M4持续高电平时间减小，进一步减小了由第三开关元件M3、第四开关元件M4、第六开关元件M6及第九开关元件M9构成的稳定电路中各开关元件的阈值电压的漂移，进而使得栅极驱动电路的稳定性更好。

图5为本发明第三实施例的栅极驱动电路中的每一级栅极驱动单元的电路结构示意图。如图5所示，本发明一实施例元件的连接方式与图2所示的实施例相似，其区别主要在于第四开关元件M4的第八通路端接收直流高电压VDD，第三开关元件M3的第五通路端接收另一参考低电压VSS。由于第三开关元件M3在栅极施加电压的情况下会产生漏电，且随着输入的低电压越小会产生越小的漏电，使得栅极驱动单元输出的栅极驱动信号Gn发生很小的变化，因此在本实施例中，第三开关元件M3的第五通路端接收另一参考低电压VSS，其比参考低电压VGL小，进而使得第三开关元件M3产生的漏电小，且关态特性好，进而使得栅极驱动单元输出的栅极驱动信号Gn发生小的变化，使得画面正常显示，直流高电压VDD与另一参考低电压VSS均由外部信号电路提供。此外，由于第四开关元件M4的第八通路端接收直流高电压VDD，因此当第一稳定信号CLK_Ax为高电平时，节点QB的电压为直流高电压VDD，第六开关元件M6与第九开关元件M9均导通，因此，节点Q处的电压通过导通的第六开关元件M6被拉低至参考低电压VGL，本级栅极驱动单元的栅极驱动信号Gn通过导通的第九开关元件M9被拉低，进而输出稳定的栅极驱动信号Gn。

图6a为现有技术的每一级栅极驱动单元的节点QB的稳定性示意图，图6b为本实施例的每一级栅极驱动单元的节点QB的稳定性示意图。如图6a与图6b所示，现有技术的栅极驱动单元，在0.1ms时，节点QB的高电位为4.84V，低电位为-10.9V；在12.8ms时，节点QB的高电位为7.16V，低电位为-7.99V。而本发明的栅极驱动单元，在0.1ms时，节点QB的高电位为12.303V，低电位为-10.028V；在12.8ms时，节点QB的高电位为12.272V，低电位为-9.9968V。因此,由以上结果可以看出，本发明的每一级栅极驱动单元中节点QB处在相同时间内电位高于现有发明，使得第三开关元件M3、第四开关元件M4、第六开关元件M6及第九开关元件M9的耦合作用小，进而由第三开关元件M3、第四开关元件M4、第六开关元件M6及第九开关元件M9构成的稳定电路可以工作更长时间，因此比现有发明更稳定，不会向高电位漂移。

图7为本发明的每一级栅极驱动单元与现有技术中节点Q在相同时间点噪声对比示意图。以第三实施例的模拟结果为例，如图7所示，a1代表现有技术中节点Q在不同时间的噪声曲线示意图，b1代表本发明第三实施例的栅极驱动单元中节点Q在不同时间的噪声曲线示意图。在150us时，现有技术节点Q的噪声电压为12.84V，本发明节点Q的噪声电压为12.24V；在200us时，现有技术节点Q的噪声电压为-16.00V，本发明节点Q的噪声电压为-12.00V。因此由以上结果可以看出，本发明的每一级栅极驱动单元节点Q电位噪声明显小于现有发明且噪声恢复时间更短，更稳定。

图8为本发明每一级栅极驱动单元与现有技术中栅极驱动单元输出端的栅极驱动信号Gn的噪声对比示意图。以第三实施例的模拟结果为例，如图8所示，a2代表现有技术中栅极驱动单元的栅极驱动信号输出端的栅极驱动信号Gn的噪声示意图，b2代表本发明第三实施例的栅极驱动单元的栅极驱动信号输出端的栅极驱动信号Gn噪声示意图。在图8中，现有技术中栅极驱动单元的栅极驱动信号输出端的栅极驱动信号Gn的噪声大于本发明栅极驱动单元的栅极驱动信号输出端的栅极驱动信号Gn的噪声，进而从图中明显可以看出本发明的栅极驱动单元稳定性比现有发明栅极驱动单元稳定性好。

本发明的栅极驱动电路及显示装置通过第一稳定信号CLK_Ax与第二稳定信号CLK_Bx控制第三开关元件M3与第四开关元件M4交替工作，从而控制第六开关元件M6与第九开关元件M9的间歇性工作，减少了第六开关元件M6与第九开关元件M9对栅极驱动电路输出的栅极驱动信号的稳定性的影响，此外，第一时钟信号CLKA的上跳沿和下跳沿时第一稳定信号CLK_Ax为高电平，减小了输出级由于时钟跳变引起的噪声，从而能输出稳定的栅极驱动信号，可靠性高，且设计简单。

本文中应用了具体个例对本发明的栅极驱动电路及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (10)

1.一种栅极驱动电路，包括多级栅极驱动单元，每级栅极驱动单元用于分别驱动显示面板上的一条对应的栅极线，其特征在于，所述每级栅极驱动单元包括:

第一开关元件，包括第一通路端、第二通路端及第一控制端，所述第一通路端及所述第一控制端均接收向上相差两级的栅极驱动单元输出的第一栅极驱动信号；

第二开关元件，包括第三通路端、第四通路端及第二控制端，所述第三通路端与所述第一开关元件的第二通路端相连，所述第四通路端接收参考低电压，所述第二控制端接收向下相差两级的栅极驱动单元输出的第二栅极驱动信号；

第三开关元件，包括第五通路端、第六通路端及第三控制端，所述第五通路端接收所述参考低电压，所述第三控制端接收第二稳定信号；

第四开关元件，包括第七通路端、第八通路端及第四控制端，所述第七通路端与所述第三开关元件的第六通路端相连，所述第八通路端接收外部信号，所述外部信号为第一稳定信号或直流高电压，所述第四控制端接收第一稳定信号；

第五开关元件，包括第九通路端、第十通路端及第五控制端，所述第九通路端与所述第三开关元件的第六通路端相连，所述第十通路端接收所述参考低电压，所述第五控制端与所述第一开关元件的第二通路端相连；

第六开关元件，包括第十一通路端、第十二通路端及第六控制端，所述第十一通路端与所述第五开关元件的第五控制端相连，所述第十二通路端接收所述参考低电压，所述第六控制端与所述第五开关元的第九通路端相连；

第七开关元件，包括第十三通路端、第十四通路端及第七控制端，所述第十三通路端接收第一时钟信号，所述第十四通路端输出本级栅极驱动信号，且通过第一电容与所述第七开关元件的第七控制端相连，所述第七控制端与所述第六开关元件的第十一通路端相连；

第八开关元件，包括第十五通路端、第十六通路端及第八控制端，所述第十五通路端与第七开关元件的第十四通路端相连，所述第十六通路端接收所述参考低电压，所述第八控制端接收第二时钟信号；及

第九开关元件，包括第十七通路端、第十八通路端及第九控制端，所述第十七通路端与所述第七开关元件的第十四通路端相连，所述第十八通路端接收所述参考低电压，所述第九控制端与所述第三开关元件的第六通路端相连；

其中，所述第一时钟信号的上跳沿和下跳沿时所述第一稳定信号均为高电平，且所述第一稳定信号与所述第二稳定信号反相。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述第一电容为所述第七开关元件的第七控制端与第十四通路端之间的寄生电容。

3.如权利要求1所述的栅极驱动电路，其特征在于，所述第七开关元件的第七控制端与第十四通路端之间设置有独立存储电容，所述第一电容为所述第七开关元件的第十四通路端与第七控制端之间的寄生电容与所述独立存储电容之和。

4.如权利要求1所述的栅极驱动电路，其特征在于，所述外部信号为所述第一稳定信号，所述第一稳定信号由外部信号电路提供。

5.如权利要求1所述的栅极驱动电路，其特征在于，所述外部信号为直流高电压，所述直流高电压由外部信号电路提供。

6.如权利要求1所述的栅极驱动电路，其特征在于，所述第一稳定信号及所述第二稳定信号的周期是所述第一时钟信号及所述第二时钟信号周期的一半。

7.如权利要求1所述的栅极驱动电路，其特征在于，所述第一开关元件至所述第九开关元件均为N型晶体管。

8.如权利要求1所述的栅极驱动电路，其特征在于，所述第一稳定信号与所述第二稳定信号的占空比均为百分之五十。

9.如权利要求1所述的栅极驱动电路，其特征在于，所述第一稳定信号与所述第二稳定信号的占空比均小于百分之五十。

10.一种显示装置，其特征在于，包括如权利要求1～9任意一项所述的栅极驱动电路。