CN102402936A - 栅极驱动电路单元、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明公开了一种栅极驱动电路单元、栅极驱动电路以及带有栅极驱动电路的显示装置，其中栅极驱动电路单元包括：分别用于输入第一、第二脉冲信号的两个信号输入端、信号输出端、第一时钟信号输入端和驱动电路单元，其中，当第一时钟信号变为下一周期的低电平时，第二脉冲信号到来，且第二脉冲信号相比于第一时钟信号的低电平具有时间上的延迟。与现有技术相比，本发明实施例通过减少栅极驱动电路单元中晶体管的数量，节省了电路的面积，使得栅极驱动电路结构精简，从而更有效利用了显示装置面板的面积，使得该栅极驱动电路能够满足更高应用条件的使用。

Description

栅极驱动电路单元、栅极驱动电路和显示装置

技术领域

本发明属于电子显示领域，具体涉及一种栅极驱动电路以及具有该栅极驱动电路的显示装置。

背景技术

液晶显示(Liquid Crystal Display)具有重量轻、厚度薄和功耗低等优点，广泛应用于显示领域中。栅极驱动电路是液晶显示装置的重要构成部件之一，通常以外部芯片(Integrated Circuit，IC)的形式安装在显示装置上。近年来，集成栅极驱动地电路成为显示技术的研究热点。所谓集成栅极电路是指栅极驱动电路由薄膜晶体管(TFT)构成，并且与面板中的像素TFT同时制作并形成于显示基板之上的栅极驱动电路。采用集成栅极驱动电路的显示装置不仅能减少外围栅极驱动芯片的数量和相应的压封工艺，而且能使显示模组更紧凑，显示装置的机械和电学可靠性也得以加强。另外，驱动电路的集成化设计能让显示面板的厚度减薄、边框变窄、质量减轻。因此显示装置的成本降低，外观更美观。

由于非晶硅TFT工艺具有加工温度低、器件性能均匀、成本低和适用于大面积显示的特点，人们进行了非晶硅TFT集成栅极驱动电路的研究。但是非晶硅TFT存在载流子迁移率低的问题，它的迁移率往往不到1cm²/V·s。虽然采用自举(Bootstrap)的方式能提高非晶硅TFT的驱动能力，但是电路中的TFT仍具有较大的尺寸。特别地，用于栅线充、放电的TFT的栅宽在几千微米尺度。这正是先前的栅极驱动电路设计采用了较多的器件、较复杂的电路结构的原因。这些栅极驱动电路不仅占据了较大的版图面积，还影响到电路的成品率，因而制约了集成栅极驱动电路在显示面板上的应用。特别是随着显示面板分辨率的提高，显示面板中驱动负载也相应增大，这就要求驱动电路TFT的尺寸也要增大。另一方面，面板为了能获得更高的成品率和更好的视觉体验，则要求集成栅极驱动电路在完成驱动功能的同时，具有更精简的电路结构和更小的电路面积。尤其在中小尺寸的显示面板中，驱动电路面积的限制更加苛刻。

因此，如何减少晶体管数量、降低集成栅极驱动电路复杂程度，从而在窄边框显示面板上实现面积小、成品率高的集成栅极驱动电路是一个亟待解决的问题。

发明内容

本发明要解决的主要技术问题是提供一种结构精简的栅极驱动电路单元，从而简化了栅极驱动电路，有效利用了面板的面积。

根据本发明的第一方面，提供一种栅极驱动电路单元，包括：

第一信号输入端，用于接收输入第一脉冲信号；

第二信号输入端，用于接收输入第二脉冲信号；

信号输出端，用于输出栅极驱动信号；

第一时钟信号输入端，用于接收输入第一时钟信号；

驱动部分，用于在栅极驱动电路单元处于选中阶段时向像素区域栅线输出驱动信号；所述驱动部分包括第一晶体管、第二晶体管、第三晶体管和电容，其中所述第一晶体管的控制端和第一端耦接于所述第一信号输入端，第二端耦接于所述第二晶体管的控制端；所述第二晶体管的第一端耦接于所述第一时钟信号输入端，第二端耦接于信号输出端，控制端耦接于所述第一晶体管的第二端；所述第三晶体管的第一端耦接于所述第二晶体管的控制端，第二端耦接到地，控制端耦接于第二信号输入端；所述电容的一端耦接于所述第二晶体管的控制端，另一端耦接于信号输出端；

所述第一时钟信号输入端、第一信号输入端和第二信号输入端被配置为：当第一脉冲信号到来时，第一时钟信号为低电平，使得第二晶体管在第一时钟信号变为高电平之前导通，将信号输出端耦合到第一时钟信号输入端，随第一时钟信号输出低电平；当第一时钟信号变为高电平时，继续导通的第二晶体管将信号输出端耦合到第一时钟信号输入端，输出高电平的驱动信号；当第一时钟信号变为下一周期的低电平时，第二脉冲信号到来，且第二脉冲信号相比于第一时钟信号的低电平具有时间上的延迟。

本发明还提供一种栅极驱动电路，包括n+1级如上述的栅极驱动电路单元、第一时钟线、第二时钟线以及启动信号线，其中n为自然数，所述第一时钟线和第二时钟线提供周期相同且互补的两个时钟信号，所述启动信号线分别连接到第一级栅极驱动电路单元的第一信号输入端和第n+1级栅极驱动电路单元的第二信号输入端输入，所述每一级栅极驱动电路单元的信号输出端输出的驱动信号经过像素区域的栅线延迟后输入到前一级栅极驱动电路单元的第二信号输入端和后一级栅极驱动电路单元的第一信号输入端，所述奇数级栅极驱动电路单元的第一时钟信号输入端耦接到第一时钟线，第二时钟信号输入端耦接到第二时钟线，所述偶数级栅极驱动电路单元的第一时钟信号输入端耦接到第二时钟线，第二时钟信号输入端耦接到第一时钟线。

根据本发明的第二方面，提供一种栅极驱动电路单元，包括：

第一信号输入端，用于接收输入第一脉冲信号；

第二信号输入端，用于接收输入第二脉冲信号；

信号输出端，用于输出栅极驱动信号；

第一时钟信号输入端，用于接收输入第一时钟信号；

第三时钟信号输入端，用于接收输入第三时钟信号；

驱动部分，用于在栅极驱动电路单元处于选中阶段时向像素区域栅线输出驱动信号；所述驱动部分包括第一晶体管、第二晶体管、第三晶体管和电容，其中所述第一晶体管的控制端和第一端耦接于所述第一信号输入端，第二端耦接于所述第二晶体管的控制端；所述第二晶体管的第一端耦接于所述第一时钟信号输入端，第二端耦接于信号输出端，控制端耦接于所述第一晶体管的第二端；所述第三晶体管的第一端耦接于所述第二晶体管的控制端，第二端耦接到第三时钟信号输入端，控制端耦接于第二信号输入端；所述电容的一端耦接于所述第二晶体管的控制端，另一端耦接于信号输出端；

所述第一时钟信号输入端、第三时钟信号输入端、第一信号输入端和第二信号输入端被配置为：当第一脉冲信号到来时，第一时钟信号为低电平，使得第二晶体管在第一时钟信号变为高电平之前导通，将信号输出端耦合到第一时钟信号输入端，随第一时钟信号输出低电平；当第一时钟信号变为高电平时，继续导通的第二晶体管将信号输出端耦合到第一时钟信号输入端，输出高电平的驱动信号；当第一时钟信号变为下一周期的低电平时，第二脉冲信号到来，且第三时钟信号的低电平相比于第二脉冲信号具有时间上的延迟。

本发明还提供一种栅极驱动电路，包括n+1级如上述的栅极驱动电路单元、第一时钟线、第二时钟线、第三时钟线以及启动信号线，其中n为自然数，所述第一时钟线和第二时钟线提供周期相同且互补的第一时钟信号和第二时钟信号，第三时钟线提供的第三时钟信号的周期不同于第一时钟线提供的第一时钟信号的周期，所述启动信号线分别连接到第一级栅极驱动电路单元的第一信号输入端和第n+1级栅极驱动电路单元的第二信号输入端输入，所述每一级栅极驱动电路单元的信号输出端连接到前一级栅极驱动电路单元的第二信号输入端和后一级栅极驱动电路单元的第一信号输入端，所述奇数级栅极驱动电路单元的第一时钟信号输入端耦接到第一时钟线，第二时钟信号输入端耦接到第二时钟线，所述偶数级栅极驱动电路单元的第一时钟信号输入端耦接到第二时钟线，第二时钟信号输入端耦接到第一时钟线，所述第三时钟信号输入端耦接到第三时钟线。

在一实施例中，栅极驱动电路单元还包括保持部分，其用于在栅极驱动电路单元处于非选中阶段时将信号输出端保持在低电平。

在一具体实施例中，栅极驱动电路单元还包括第二时钟信号输入端，其用于接收输入第二时钟信号，所述第二时钟信号和第一时钟信号为周期相同的互补时钟信号；所述保持电路单元包括第一保持电路和第二保持电路，其中第一保持部包括第五晶体管、第六晶体管和第九晶体管，第五晶体管的第一端耦接于第一时钟信号输入端，第二端耦接于第六晶体管的控制端，控制端耦接于第一时钟信号输入端；第六晶体管的第一端耦接于信号输出端，第二端耦接到地，控制端耦接于第五晶体管的第二端；第七晶体管的第一端耦接于第六晶体管的控制端，第二端耦接到地，控制端耦接于信号输出端；第九晶体管的第一端耦接于第二晶体管的控制端，第二端耦接于该信号输出端，控制端耦接于第一时钟信号输入端；所述第二保持电路包括第四晶体管，所述第四晶体管的第一端耦接于信号输出端，第二端耦接到地，控制端耦接于第二时钟信号输入端；所述第一保持电路还包括第七晶体管，所述第七晶体管的第一端耦接于第六晶体管的控制端，第二端耦接到地，控制端耦接于信号输出端；所述第二保持电路还包括第八晶体管，所述第八晶体管的第一端耦接于第六晶体管的控制端，第二端耦接到地，控制端耦接于第二时钟信号输入端。

本发明还提供一种显示装置，包括：

面板，所述面板包括由多个像素构成的二维像素阵列、以及与每个像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；

数据驱动电路，用于给所述数据线提供图像信号；和

上述任一栅极驱动电路，所述栅极驱动电路的每一级栅极驱动电路单元的信号输出端耦接到对应的栅极扫描线。

与现有技术相比，本发明实施例通过减少栅极驱动电路单元中晶体管的数量，节省了电路的面积，使得栅极驱动电路结构精简，从而更有效利用了显示装置面板的面积，使得该栅极驱动电路能够满足更高应用条件的使用。

附图说明

图1为本发明实施例一提供的一种栅极驱动电路单元的电路图；

图2为图1栅极驱动电路单元工作的时序图；

图3为像素区域中近端远端信号时间延迟差异示意图；

图4本发明实施例一提供的一种栅极驱动电路的电路图；

图5为图4栅极驱动电路工作的时序图；

图6为本发明实施例二提供的一种栅极驱动单元电路图；

图7为图6栅极驱动电路单元工作的时序图；

图8为本发明实施例二提供的一种栅极驱动电路的电路图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图和实施例对本发明作进一步的详细描述。

首先对本申请中用到的术语进行解释。

本申请中的晶体管为三端子晶体管，其三个端子为第一端、第二端和控制端，对于MOS晶体管，第一端指MOS晶体管的源级或漏极，第二端相应地指MOS晶体管的漏极或源级，控制端指MOS晶体管的栅极。

本申请实施例的发明构思是：在栅极驱动电路的各级单元电路中，通过延迟充电晶体管的工作时间，使用同一路径为一行/列像素开关进行充电和放电，从而移除单元电路中用于为单元电路信号输出端VO放电的晶体管，实现精简电路结构和节省电路面积的目的。

下面以晶体管为MOS晶体管为例对电路进行说明。

实施例一：

请参阅图1所示，图1为本发明实施例提供的一种栅极驱动电路单元，本发明第一实施例以延迟VI2的输入信号为出发点。电路单元输出端所输出的信号通过面板中像素区域的栅线负载传递至后一级电路单元时，后一级电路单元第二信号输入端VI2所输入信号较前一级电路单元输出端VO所输出的信号有时间上的延迟，以此可以延缓Q点电荷的释放。该栅极驱动电路单元包括：

两个信号输入端，第一信号输入端VI1和第二信号输入端VI2；

两个时钟信号输入端，第一时钟信号输入端VA和第二时钟信号输入端VB，两个时钟信号输入端输入两列占空比50％的方波时钟信号，而两列时钟信号是互补信号；

一个信号输出端VO，用作单元电路输出栅极驱动信号，同时也用作前一级和后一级的信号输入端输入信号；

一个公共地端VSS；

晶体管M2的栅极节点Q。

图1所示栅极驱动电路单元包括驱动部分(Drive)和保持部分(Hold)。

驱动部分是在选中阶段向栅线输出栅极驱动信号的电路部分，它包括三个晶体管：第一晶体管M1、第二晶体管M2、第三晶体管M3和电容C。

保持部分是在单元电路处于非选中阶段时将信号输出端(即栅线)保持在低电平的电路部分。它包括六个晶体管M4～M9。本发明单元电路较现有技术的栅极驱动电路的单元电路，延缓了节点Q的放电过程，充分利用晶体管M2为单元电路信号输出端VO进行放电，可省去单元电路中用于为单元电路信号输出端V0放电的晶体管，从而减少了晶体管的数量，节省了电路面积。

驱动部分(Drive)中：

晶体管M1栅极和漏极耦接于上述第一信号输入端VI1，源极耦接于上述节点Q；晶体管M2栅极节点Q耦接于晶体管M1源极，漏极耦接于上述第一时钟信号输入端VA，源极耦接于上述电源电路输出端VO；晶体管M3栅极耦接于上述第二时钟信号输入端VI2，漏极耦接于上述节点Q，源极耦接于上述公共地端VSS；电容C一端耦接于上述节点Q，另一端耦接于上述单元电路输出端VO。

晶体管M1以二极管连接方式，以第一信号输入端VI1所提供的信号为驱动信号，为单元电路内的节点Q充电，更具体地，当第一信号输入端VI1输入高电平信号时，第一信号输入端VI1通过晶体管M1为节点Q充电至高电位，并将该电位存储在电容C和晶体管M2的寄生电容上。处于高电平的节点Q保证了晶体管M2处于导通状态，从而单元电路的输出端VO可以通过晶体管M2向已经处于低电平的第一时钟信号输出端放电。在保证单元电路输出所需驱动信号后，第二信号输入端VI2输入高电平信号，节点Q电位通过导通的晶体管M3放电至低电位以关断晶体管M2。

本实施例调整了栅极驱动电路单元电路驱动部分，通过延迟上述第三晶体管的导通时间，更长时间保持上述第二晶体管栅极节点电位处在高电位，从而延长了上述第二晶体管的导通时间，完全利用上述第二晶体管对单元电路输出端放电。

保持部分(Hold)包括交替工作的两部，第一保持电路(H1)和第二保持电路(H2)。

第一保持电路(H1)中：

晶体管M5栅极和第一端耦接于上述第一时钟信号输入端VA，第二端耦接于晶体管M6的栅极和晶体管M7、M8的第一端；

晶体管M6的栅极耦接于晶体管M5的第二端，晶体管M6第一端耦接于上述单元电路信号输出端VO，晶体管M6第二端耦接于上述公共地端VSS；

晶体管M7栅极耦接于上述单元电路输出端VO，第一端耦接于晶体管M6的栅极，第二端耦接于上述公共地端VSS；

晶体管M9栅极耦接于上述第一时钟信号输入端VA，第一端耦接于上述节点Q，第二端耦接于上述单元电路信号输出端VO。

第二保持电路(H2)中：

晶体管M4栅极耦接于上述第二时钟信号输入端VB，第一端耦接于上述单元电路信号输出端VO，第二端耦接于上述公共地端VSS；

晶体管M8栅极耦接于上述第二时钟信号输入端VB，第一端耦接于晶体管M6的栅极，第二端耦接于上述单元电路信号输出端VSS。

两保持部H1和H2，分别在两个时钟信号输入端VA和VB输入的高电平控制下交替工作。其中第一保持部(H1)在第一时钟信号输入端VA输入的高电平控制下，打开晶体管M5、M6和M9，用于将单元电路输出端VO和节点Q电位保持在低电位。特别地，在驱动部分(Drive)向单元电路输出端VO充电至高电平时，第一保持部(H1)中的晶体管M7处于导通状态以关闭晶体管M6，从而确保单元电路输出端VO在此时可以输出高电平。第二保持部(H2)在第二时钟信号输入端VB输入的高电平控制下，打开晶体管M4，用于将单元电路输出端VO保持在低电位。同时晶体管M8也处于导通状态以截止晶体管M6，从而实现保持部H1和H2的交替工作。这样可以避免用于保持栅线低电平的晶体管处于长期的直流偏置状态，以抑制这些晶体管的阈值漂移效应。

请参考图2，图2为本发明第一实施例栅极驱动电路单元电路的时序示意图。单元电路工作时序可分作两个大的阶段：驱动阶段(Driving)和保持阶段(Holding)。

驱动阶段(Driving)又可以更细致地划分成t1、t2和t3三个阶段。驱动阶段是单元电路输出端VO跟随第一时钟信号输入端VA所输入信号的阶段。

在t1阶段，第一时钟信号输入端VA输入低电平信号，第一保持部(H1)处于关闭状态。第一信号输入端VI1输入高电平信号，使得晶体管M1处于导通状态，第一信号输入端VI1通过晶体管M1为节点Q充电至高电位，并将该电位存储在电容Cs和晶体管M2的寄生电容上。此时晶体管M2也处于导通状态，单元电路输出端VO跟随第一时钟信号输入端VA输入的低电平。同时由于第二时钟信号输入端VB输入高电平信号，第二保持部(H2)处于打开状态。

在t2阶段，第一时钟信号输入端VA输入高电平信号，由于在t1阶段晶体管M2已经处在导通状态，所以单元电路输出端VO将被第一时钟信号输入端VA输入的高电位充电。另外晶体管M2的栅极节点Q电位成为浮置状态，晶体管M2的栅极电位将因为自举效应随着输出端VO的电位提高而上升。因此单元电路输出端VO的电位能够被较快地拉升到高电平。而且因为输出端VO的电位快速上升，第一保持部(H1)将会关闭，特别地，当晶体管M9栅极电压和源极电压的差值Vgs小于晶体管M9阈值电压Vth时，晶体管M9会关断。公式表达如下：

VA-VO＝Vgs(M9)＜Vth(M9)

同样地，导通的晶体管M7也将晶体管M6的栅极电压拉低，从而保证输出端VO的电压处于高电位。第二时钟信号输入端VB输入低电平，则晶体管M4和M8也关断，第二保持部(H2)也将处在关闭状态。

在t3阶段，第一时钟信号输入端VA输入低电平信号，虽然晶体管M2的栅极节点Q电位将因为第一时钟信号输入端VA输入低电平信号而下降，但是第二信号输入端VI2输入的高电平信号相对VA输入的低电平信号有时间上的延迟，同时晶体管M10的尺寸较小，节点Q电位仍能够保持晶体管M2处于导通状态，另外由于晶体管M2尺寸巨大，单元电路输出端VO电位将通过晶体管M2被快速放电至地电位。另外第二时钟信号输入端VB处于高电位，则第二保持部(H2)处于打开状态，单元电路输出端VO也会通过晶体管M4放电。第一保持部(H1)因为第一时钟信号输入端VA输入低电平而处于关闭状态。

保持阶段(Holding)也可以更细致划分为t4和t5两个阶段。在保持阶段，驱动部分(Drive)中第一信号输入端VI1和第二信号输入端VI2均输入低电平信号，而晶体管M2的栅极节点Q电压处在低电位，所以晶体管M1、M2和M10均处于关断状态，则驱动部分(Drive)处在关闭状态。而随着第一时钟信号输入端VA和第二信号输入端VB依次输出高电平信号，第一保持部(H1)和第二保持部(H2)交替打开，使得单元电路输出端VO电位保持在低电位。

在t4阶段，第一时钟信号输入端VA输入高电平信号，第一保持部(H1)中晶体管M5、M6和M9导通，将节点Q电位和单元电路输出端VO电位保持在低电位。第二时钟信号输入端VB输入低电平信号，第二保持部(H2)中晶体管M4和M8关断，第二保持部(H2)处于关闭状态。

在t5阶段，第二时钟信号输入端VA输入高电平信号，第二保持部(H2)中晶体管M4导通，将单元电路输出端VO电位保持在低电位，同时晶体管M8导通以释放掉晶体管M6栅极电压。第二保持部(H2)处于打开状态，第一保持部(H1)处于关闭状态。

为使驱动阶段的t3阶段中第二信号输入端VI2输入的高电平信号相对VA输入的低电平信号有时间上的延迟，在一种实施例中，第二信号输入端VI2耦接于距栅极驱动电路远端的信号，请参考图3，图3示例性描述了像素区域中距栅极驱动电路近端和远端信号的时间延迟。图中Pixel代表一个像素，N-Point代表像素区域中栅极驱动电路的近端，F-Point代表像素区域中距栅极驱动电路的远端。栅极驱动电路输出的栅极驱动信号在F-Point较N-Point有时间上的延迟。

请参考图4，图4示例性描述了本发明第一实施例的栅极驱动电路框图，栅极驱动电路包括n+1级栅极驱动电路单元、第一时钟线CK1、第二时钟线CK2、公共接地线VSS以及启动信号线STV，其中n为自然数，n+1级栅极驱动电路单元包括第一时钟信号输入端VA和第二时钟信号输入端VB，第1～第n级栅极驱动电路单元输出栅极驱动信号给所述像素电路，第n+1级栅极驱动电路单元为复位级；奇数级栅极驱动电路单元的第一时钟信号输入端VA与第一时钟线CK1连接，第二时钟信号输入端VB与第二时钟线CK2连接；偶数级的第一时钟信号输入端VA与第二时钟线CK2连接，第二时钟信号端VB与第一时钟线CK1连接；第一级栅极驱动电路单元的第一信号输入端VI1、第n+1级栅极驱动电路单元的第二信号输入端VI2均与启动信号线STV连接；第二级至第n级每个栅极驱动电路单元的第一信号输入端VI1输入的信号是前一级栅极驱动电路单元输出端VO输出的信号进过像素电路后的信号，第二信号输入端VI2输入的信号是后一级栅极驱动电路单元输出端VO输出的信号进过像素电路后的信号；第n+1级栅极驱动电路单元即复位级的第一信号输入端VI1经过像素电路与第n级栅极驱动电路单元的信号输出端连接，复位级的第二信号输入端VI2与启动信号线STV连接，并且复位级的信号输出端VO输出的信号经过像素电路后输入到第n级栅极驱动电路单元的第二信号输入端VI2；n+1级所有栅极驱动电路单元的公共地端与公共接地线VSS连接。

以VGA显示格式的面板为例，其栅极驱动电路共有480级，加上Reset级，其栅极驱动电路由481个电路单元构成。

本发明将栅极驱动电路的单元电路所组成的驱动电路的级分成奇数行和偶数行，分布在显示面板的两端。更具体地，SR1、SR3等奇数级作为奇数行(Odd-Row)放置于面板的一端，而SR2、SR4等偶数级作为偶数行(Even-Row)放置在区别于奇数行(Odd-Row)位置的另一端。

在面板两端均分布有第一时钟信号线CK1，第二时钟信号线CK2和公共地线VSS，另外启动信号线STV分布在奇数行(Odd-Row)的同一端。

本实施例中，栅极驱动电路中的单元电路第一信号输入端VI1接入前一级输出信号经过一行/列像素电路延迟之后的信号，第二信号输入端VI2接入后一级输出信号经过一行/列像素电路延迟之后的信号。而单元电路的输出端VO所输出的信号，经过一行/列像素电路，同时接入前一级单元电路的第二信号输入端VI2和后一级单元电路的第一信号输入端VI1。特别地，第一级单元电路SR1的第一信号输入端VI1和最后一级单元电路SR(n+1)的第二信号输入端均接入启动信号STV。

以栅极驱动电路的第n级SRn为例，它的第一信号输入端VI1所输入的信号就是前一级--第(n-1)级SR(n-1)输出端VO输出信号经过面板的像素电路传递至VI1端的信号。同样的，第n级SRn的第二信号输入端VI2所输入的信号是后一级--第(n+1)级SR(n+1)输出端VO输出信号经过面板的像素电路传递至VI2端的信号。经过延迟的输出信号接入前一级的第二信号输入端VI2，可以延迟导通每级单元电路的晶体管M3，同时本发明中晶体管M3采用小尺寸设计，从而前一级单元电路的晶体管M2栅极节点Q电位可以保持更长时间，以保证晶体管M2可以导通更长时间。这样，单元电路就可以充分利用晶体管M2完成对单元电路输出端VO的放电。

本实施例中，栅极驱动电路每一级输出的信号都经过像素区域栅线延迟后，耦接到前一级单元的第二信号输入端和后一级单元的第一信号输入端。每一级单元电路的第十晶体管均以此延迟打开，以保持第二晶体管栅极节点电位。相比于现有技术栅极驱动电路，本发明实施例完全移除了由后一级输出端信号栅控的专门用于放电的晶体管。因此本发明实施例就获得了更精简的单元电路结构，同时本发明实施例将栅极驱动电路分布在面板两侧，更优地调整了面板布局，也更高效利用了面板的面积。

图5示出了本发明第一实施例的栅极驱动电路工作的时序。栅极驱动电路在两列互补时钟信号线CK1和CK2的控制下工作。具体地，在t1阶段第一时钟信号CK1为低电平信号，第二时钟信号CK2为高电平信号，栅极驱动电路第一级SR1的第一信号输入端接入启动信号STV，栅极驱动电路第一级SR1完成预充电功能。在t2阶段第一时钟信号CK1为高电平信号，第二时钟信号CK2为低电平信号，栅极驱动电路第一级SR1的输出端VO输出VO1高电平信号用作本级栅极驱动信号，同时该信号经过面板栅线向栅极驱动电路第二级SR2的第一信号输入端VI1输入高电平信号，使得栅极驱动电路第二级SR2完成预充电功能。在t3阶段第一时钟信号CK1为低电平信号，第二时钟信号CK2为高电平信号，栅极驱动电路第二级SR2的输出端VO输出高电平信号VO2用作本级栅极驱动信号。同时该输出信号经过面板栅线向第一级SR1的第二信号输入端VI2输入高电平信号，使得第一级SR1输出端VO放电。栅极驱动电路第二级SR2的输出端VO输出高电平信号此时也向栅极驱动电路第三级SR3的第一信号输入端VI1输入高电平信号，使得栅极驱动电路第三级SR3完成预充电功能。以此类推，SR1到SRn的各级将依次输出高电平信号，实现栅极驱动电路的功能。

实施例二：

请参考图6，图6为本发明第二实施例的栅极驱动电路单元示意图。对比本发明第一实施例的栅极驱动电路单元电路，第二实施例的单元电路调整了驱动部分(Drive)的结构：增加了一个第三时钟信号输入端VC，将第一实施例中晶体管M3耦接于公共地端VSS的源极，改为耦接于第三时钟信号输入端VC。第三时钟信号输入端VC所输入的时钟信号，频率二倍于第一时钟信号输入端VA和第二时钟信号输入端VB所输入的信号，即第三时钟信号的周期为第一时钟信号周期的1/2。本实施例的目的仍然是延迟单元电路节点Q电位的下降，以晶体管M2作为单元电路输出端VO的主要放电途径。

请参考图7，本发明第二实施例的栅极驱动电路单元的时序示意图。和第一实施例一样，第二实施例栅极驱动电路的单元电路工作时序也分作两个大的阶段：驱动阶段(Driving)和保持阶段(Holding)。同样地，两大阶段可以细分成五个小的阶段。为避免重复，只详细说明驱动阶段(Driving)的t3阶段的工作原理。在t3阶段，单元电路第一时钟信号输入端VA输入低电平信号，第二时钟信号输入端VB输入高电平信号。第二信号输入端VI2输入高电平信号，打开晶体管M3，在第三时钟信号输入端VC输入信号从高电平跳变到低电平之前，节点Q电位保持在高电平，使得晶体管M2充分导通，这单元电路输出端VO通过晶体管M2放电至低电平。然后第三时钟信号输入端VC输入信号跳变为低电平，节点Q通过晶体管M3放电至低电平，晶体管M2截止。

请参考图8，本发明第二实施例的栅极驱动电路框图。图8所示栅极驱动电路是由相同结构的单元电路重复级联构成其中每一级均采用如图6所示的第二实施例栅极驱动电路单元的结构。本发明第二实施例的栅极驱动电路第1级SR1至第n级SRn输出各级的栅极驱动信号，第(n+1)级SR(n+1)是复位级，即ResetStage。每一级单元电路的第一信号输入端VI1所输入信号为前一级单元电路的输出信号VO，第二信号输入端VI2所输入信号为后一级单元电路的输出信号VO。特别地，在单元电路用作栅极驱动电路第一级SR1时，向栅极驱动电路第一级SR1的第一信号输入端VI1输入启动信号STV，而在单元电路用作栅极驱动电路最后一级(Reset级)时，向栅极驱动电路最后一级(Reset级)第二信号输入端VI2输入启动信号STV。

本发明第二实施例还包括第三时钟信号CK3。具体地，奇数级SR1、SR3等在其第一时钟输入端VA处接收第一时钟信号CK1，同时在第二时钟输入端VB处接收与第一时钟信号CK1互补的第二时钟信号CK2。偶数级SR2、SR4等在第一时钟信号输入端VA处接收第二时钟信号CK2，同时在其第二时钟信号输入端VB处接收与该第二时钟信号CK2互补的第一时钟信号CK1。每一级的公共地端VSS接收公共地信号VSS，第三时钟信号端VC接收第三时钟信号CK3。

第二实施例在栅极驱动电路单元增加了第三时钟信号输入端，且单元电路中第三晶体管的第二端耦接该第三时钟信号输入端。以上述第二实施例中的单元电路级联构成的栅极驱动电路有第三时钟信号，该第三时钟信号频率二倍于第一和第二时钟信号，并且第一和第二时钟的每个相位中均对应一个完整的第三时钟信号的周期。栅极驱动电路包括多个级和一个复位级(Reset Stage)，逐级交替输出栅极驱动信号。

实施例三：

根据以上实施例，本发明还公开了一种显示装置，包括：面板，所述面板包括由多个像素构成的二维像素阵列，以及与每个像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；还包括实施例一、二中的栅极驱动电路，用于给所述栅极扫描线提供驱动信号。像素阵列形成在透明衬底上，且包括多条栅线、数据线和多个开关晶体管。开关晶体管分别耦合至每一条栅线和每一条数据线。数据驱动电路和数据线耦合，并向数据线提供数据信号。栅极驱动电路和栅线耦合，并驱动开关晶体管。

优选实施例中，栅极驱动电路可由非晶硅薄膜晶体管或者其他类型的薄膜晶体管构成，并且可被集成在显示装置的面板上，与像素阵列一起完成。奇数级栅极驱动电路单元和偶数级栅极驱动电路单元分别位于所述面板的两边。

本发明通过更精简的电路设计，单元电路中使用的晶体管数量更少，而且本发明在面板两端合理分布栅极驱动电路，电路拓扑结构得到简化，使用更少晶体管减小单元结构和单元面积，从而可减小电路的版图面积，使得这种栅极驱动电路能够在更多的应用条件下被采用。因为使用更少晶体管，因此也增加了面板的成品率。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种栅极驱动电路单元，其特征在于，包括：

第一信号输入端，用于接收输入第一脉冲信号；

第二信号输入端，用于接收输入第二脉冲信号；

信号输出端，用于输出栅极驱动信号；

第一时钟信号输入端，用于接收输入第一时钟信号；

驱动部分，用于在栅极驱动电路单元处于选中阶段时向像素区域栅线输出驱动信号；所述驱动部分包括第一晶体管、第二晶体管、第三晶体管和电容，其中所述第一晶体管的控制端和第一端耦接于所述第一信号输入端，第二端耦接于所述第二晶体管的控制端；所述第二晶体管的第一端耦接于所述第一时钟信号输入端，第二端耦接于信号输出端，控制端耦接于所述第一晶体管的第二端；所述第三晶体管的第一端耦接于所述第二晶体管的控制端，第二端耦接到地，控制端耦接于第二信号输入端；所述电容的一端耦接于所述第二晶体管的控制端，另一端耦接于信号输出端；

所述第一时钟信号输入端、第一信号输入端和第二信号输入端被配置为：当第一脉冲信号到来时，第一时钟信号为低电平，使得第二晶体管在第一时钟信号变为高电平之前导通，将信号输出端耦合到第一时钟信号输入端，随第一时钟信号输出低电平；当第一时钟信号变为高电平时，继续导通的第二晶体管将信号输出端耦合到第一时钟信号输入端，输出高电平的驱动信号；当第一时钟信号变为下一周期的低电平时，第二脉冲信号到来，且第二脉冲信号相比于第一时钟信号的低电平具有时间上的延迟。

2.根据权利要求1所述的栅极驱动电路单元，其特征在于，还包括保持部分，其用于在栅极驱动电路单元处于非选中阶段时将信号输出端保持在低电平。

3.根据权利要求2所述的栅极驱动电路单元，其特征在于，还包括第二时钟信号输入端，其用于接收输入第二时钟信号，所述第二时钟信号和第一时钟信号为周期相同的互补时钟信号；所述保持电路单元包括第一保持电路和第二保持电路，其中第一保持部包括第五晶体管、第六晶体管和第九晶体管，第五晶体管的第一端耦接于第一时钟信号输入端，第二端耦接于第六晶体管的控制端，控制端耦接于第一时钟信号输入端；第六晶体管的第一端耦接于信号输出端，第二端耦接到地，控制端耦接于第五晶体管的第二端；第七晶体管的第一端耦接于第六晶体管的控制端，第二端耦接到地，控制端耦接于信号输出端；第九晶体管的第一端耦接于第二晶体管的控制端，第二端耦接于该信号输出端，控制端耦接于第一时钟信号输入端；所述第二保持电路包括第四晶体管，所述第四晶体管的第一端耦接于信号输出端，第二端耦接到地，控制端耦接于第二时钟信号输入端；所述第一保持电路还包括第七晶体管，所述第七晶体管的第一端耦接于第六晶体管的控制端，第二端耦接到地，控制端耦接于信号输出端；所述第二保持电路还包括第八晶体管，所述第八晶体管的第一端耦接于第六晶体管的控制端，第二端耦接到地，控制端耦接于第二时钟信号输入端。

4.一种栅极驱动电路单元，其特征在于，包括：

第一信号输入端，用于接收输入第一脉冲信号；

第二信号输入端，用于接收输入第二脉冲信号；

信号输出端，用于输出栅极驱动信号；

第一时钟信号输入端，用于接收输入第一时钟信号；

第三时钟信号输入端，用于接收输入第三时钟信号；

驱动部分，用于在栅极驱动电路单元处于选中阶段时向像素区域栅线输出驱动信号；所述驱动部分包括第一晶体管、第二晶体管、第三晶体管和电容，其中所述第一晶体管的控制端和第一端耦接于所述第一信号输入端，第二端耦接于所述第二晶体管的控制端；所述第二晶体管的第一端耦接于所述第一时钟信号输入端，第二端耦接于信号输出端，控制端耦接于所述第一晶体管的第二端；所述第三晶体管的第一端耦接于所述第二晶体管的控制端，第二端耦接到第三时钟信号输入端，控制端耦接于第二信号输入端；所述电容的一端耦接于所述第二晶体管的控制端，另一端耦接于信号输出端；

所述第一时钟信号输入端、第三时钟信号输入端、第一信号输入端和第二信号输入端被配置为：当第一脉冲信号到来时，第一时钟信号为低电平，使得第二晶体管在第一时钟信号变为高电平之前导通，将信号输出端耦合到第一时钟信号输入端，随第一时钟信号输出低电平；当第一时钟信号变为高电平时，继续导通的第二晶体管将信号输出端耦合到第一时钟信号输入端，输出高电平的驱动信号；当第一时钟信号变为下一周期的低电平时，第二脉冲信号到来，且第三时钟信号的低电平相比于第二脉冲信号具有时间上的延迟。

5.根据权利要求4所述的栅极驱动电路单元，其特征在于，还包括保持部分，其用于在栅极驱动电路单元处于非选中阶段时将信号输出端保持在低电平。

6.根据权利要求5所述的栅极驱动电路单元，其特征在于，还包括第二时钟信号输入端，其用于接收输入第二时钟信号，所述第二时钟信号和第一时钟信号为周期相同的互补时钟信号；所述保持电路单元包括第一保持电路和第二保持电路，其中第一保持部包括第五晶体管、第六晶体管和第九晶体管，第五晶体管的第一端耦接于第一时钟信号输入端，第二端耦接于第六晶体管的控制端，控制端耦接于第一时钟信号输入端；第六晶体管的第一端耦接于信号输出端，第二端耦接到地，控制端耦接于第五晶体管的第二端；第七晶体管的第一端耦接于第六晶体管的控制端，第二端耦接到地，控制端耦接于信号输出端；第九晶体管的第一端耦接于第二晶体管的控制端，第二端耦接于该信号输出端，控制端耦接于第一时钟信号输入端；所述第二保持电路包括第四晶体管，所述第四晶体管的第一端耦接于信号输出端，第二端耦接到地，控制端耦接于第二时钟信号输入端；所述第一保持电路还包括第七晶体管，所述第七晶体管的第一端耦接于第六晶体管的控制端，第二端耦接到地，控制端耦接于信号输出端；所述第二保持电路还包括第八晶体管，所述第八晶体管的第一端耦接于第六晶体管的控制端，第二端耦接到地，控制端耦接于第二时钟信号输入端。

7.一种栅极驱动电路，其特征在于，包括n+1级如权1-3中任一项所述的栅极驱动电路单元、第一时钟线、第二时钟线以及启动信号线，其中n为自然数，所述第一时钟线和第二时钟线提供周期相同且互补的两个时钟信号，所述启动信号线分别连接到第一级栅极驱动电路单元的第一信号输入端和第n+1级栅极驱动电路单元的第二信号输入端输入，所述每一级栅极驱动电路单元的信号输出端输出的驱动信号经过像素区域的栅线延迟后输入到前一级栅极驱动电路单元的第二信号输入端和后一级栅极驱动电路单元的第一信号输入端，所述奇数级栅极驱动电路单元的第一时钟信号输入端耦接到第一时钟线，第二时钟信号输入端耦接到第二时钟线，所述偶数级栅极驱动电路单元的第一时钟信号输入端耦接到第二时钟线，第二时钟信号输入端耦接到第一时钟线。

8.一种栅极驱动电路，其特征在于，包括n+1级如权4-6中任一项所述的栅极驱动电路单元、第一时钟线、第二时钟线、第三时钟线以及启动信号线，其中n为自然数，所述第一时钟线和第二时钟线提供周期相同且互补的第一时钟信号和第二时钟信号，第三时钟线提供的第三时钟信号的周期不同于第一时钟线提供的第一时钟信号的周期，所述启动信号线分别连接到第一级栅极驱动电路单元的第一信号输入端和第n+1级栅极驱动电路单元的第二信号输入端输入，所述每一级栅极驱动电路单元的信号输出端连接到前一级栅极驱动电路单元的第二信号输入端和后一级栅极驱动电路单元的第一信号输入端，所述奇数级栅极驱动电路单元的第一时钟信号输入端耦接到第一时钟线，第二时钟信号输入端耦接到第二时钟线，所述偶数级栅极驱动电路单元的第一时钟信号输入端耦接到第二时钟线，第二时钟信号输入端耦接到第一时钟线，所述第三时钟信号输入端耦接到第三时钟线。

9.一种显示装置，包括：

面板，所述面板包括由多个像素构成的二维像素阵列、以及与每个像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；

数据驱动电路，用于给所述数据线提供图像信号；

其特征在于还包括：

如权利要求7或8任一项所述的栅极驱动电路，所述栅极驱动电路的每一级栅极驱动电路单元的信号输出端耦接到对应的栅极扫描线。

10.根据权利要求9所述的栅极驱动电路，其特征在于，所述栅极驱动电路由薄膜晶体管构成，集成在所述面板上，且奇数级栅极驱动电路单元和偶数级栅极驱动电路单元分别位于所述面板的两边。

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