KR20100073294A - 게이트 구동회로 및 이의 구동 방법 - Google Patents

게이트 구동회로 및 이의 구동 방법 Download PDF

Info

Publication number
KR20100073294A
KR20100073294A KR1020080131926A KR20080131926A KR20100073294A KR 20100073294 A KR20100073294 A KR 20100073294A KR 1020080131926 A KR1020080131926 A KR 1020080131926A KR 20080131926 A KR20080131926 A KR 20080131926A KR 20100073294 A KR20100073294 A KR 20100073294A
Authority
KR
South Korea
Prior art keywords
signal
clock
node
gate
terminal
Prior art date
Application number
KR1020080131926A
Other languages
English (en)
Other versions
KR101579082B1 (ko
Inventor
이홍우
김성만
이종혁
이종환
김현환
모상문
김정일
문연규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080131926A priority Critical patent/KR101579082B1/ko
Priority to US12/575,895 priority patent/US8306177B2/en
Publication of KR20100073294A publication Critical patent/KR20100073294A/ko
Priority to US13/612,532 priority patent/US8565370B2/en
Application granted granted Critical
Publication of KR101579082B1 publication Critical patent/KR101579082B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate

Abstract

버퍼부는 (m-1)번째 캐리 신호 또는 수직 개시신호에 응답하여 턴-온 전압을 인가받음으로써 제1 노드의 신호를 하이 레벨로 유지한다. 풀업부는 제1 노드의 신호에 응답하여 출력단자로 제1 클럭단자의 클럭 신호를 출력한다. 제1 홀딩부는 클럭 신호의 지연된 신호가 하이 레벨인 구간 동안 제1 노드의 신호가 로우 레벨이면 제2 노드의 신호를 하이 레벨로 유지하고, 제1 노드 신호가 하이 레벨이면 로우 레벨의 제2 노드 신호를 유지한다. 제2 홀딩부는 제2 노드의 신호 또는 클럭 신호의 지연된 신호가 반전된 신호에 응답하여 제1 노드의 신호 및 출력단자의 신호를 접지 전압으로 유지한다. 풀다운부는 제m+1 스테이지의 출력신호 또는 수직 개시신호에 응답하여 출력단자로 접지 전압을 출력한다.
Figure P1020080131926
게이트 구동회로, 스테이지, 클럭신호

Description

게이트 구동회로 및 이의 구동 방법{GATE DRIVING CIRCUIT AND METHOD OF DRIVING THE SAME}
본 발명은 게이트 구동회로 및 이의 구동 방법에 관한 것으로, 보다 상세하게는 구동 신뢰성을 향상시키기 위한 게이트 구동회로 및 이의 구동 방법에 관한 것이다.
최근 들어, 표시장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여, 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 어몰퍼스 실리콘 게이트(Amorphous Silicon Gate; 이하 ASG) 기술이 적용되고 있다.
이러한 ASG는 지속적으로 위상이 변화하는 클럭 신호를 선택적으로 출력하여 게이트 신호를 생성하므로 비구동시에도 지속적으로 변하는 클럭 신호에 의해 노이즈가 발생하는 문제를 기본적으로 안고 있다. 따라서 비구동시 발생하는 노이즈를 최소화하기 위해 다양한 구조가 제시되어 왔다.
그러나 지금까지 제안된 ASG 구조는 장시간 동안의 구동으로 인하여 게이트 구동부가 고온으로 올라간 경우 발생하는 노이즈까지는 효과적으로 제어하지 못하 였다. 이러한 게이트 신호의 노이즈는 결과적으로 표시 품질을 떨어뜨리게 되므로 이의 개선이 요구된다.
이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 구동 신뢰성을 향상시켜 표시 품질을 향상시키기 위한 게이트 구동회로들을 제공하는 것이다
본 발명의 다른 목적은 상기 게이트 구동회로들을 구동하는 구동 방법들을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동회로는 종속 연결된 복수의 스테이지들로 이루어져, 게이트 라인을 순차적으로 액티브시킨다. 제m 스테이지는 버퍼부, 풀업부, 제1 홀딩부, 제2 홀딩부 및 풀다운부를 포함한다. 상기 버퍼부는 (m-1)번째 캐리 신호 또는 수직 개시신호에 응답하여 턴-온 전압을 인가받음으로써 하이 레벨로 유지한다. 상기 풀업부는 상기 제1 노드의 신호에 응답하여 출력단자로 제1 클럭단자의 클럭 신호를 출력한다. 상기 제1 홀딩부는 상기 클럭 신호의 지연된 신호가 하이 레벨인 구간 동안 상기 제1 노드의 신호가 로우 레벨이면 제2 노드의 신호를 하이 레벨로 유지하고, 상기 제1 노드 신호가 하이 레벨이면 로우 레벨의 제2 노드 신호를 유한다. 상기 제2 홀딩부는 상기 제2 노드의 신호 또는 상기 클럭 신호의 지연된 신호가 반전된 신호에 응답하여 상 기 제1 노드의 신호 및 상기 출력단자의 신호를 상기 접지 전압으로 유지한다. 상기 풀다운부는 제m+1 스테이지의 출력신호 또는 상기 수직 개시신호에 응답하여 상기 출력단자로 접지 전압을 출력한다.
본 발명의 실시예에서, 상기 풀업 구동부는 상기 턴-온 전압을 인가받고, 상기 제m-1 스테이지의 캐리 신호 또는 상기 수직 개시신호에 응답하여 상기 제1 노드에 제1 하이 레벨의 신호를 제공하는 버퍼부와, 상기 출력단자의 신호에 동기되어 상기 제1 하이 레벨의 신호를 제2 하이 레벨의 신호로 부스팅 시키는 충전부를 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 홀딩부는 드레인과 게이트가 공통으로 제3 클럭단자에 연결되어 상기 클럭 신호의 지연된 신호를 인가받는 제1 트랜지스터와, 드레인이 상기 제1 트랜지스터의 소스에 연결되고, 게이트가 상기 제1 노드에 연결되며, 소스가 상기 접지 전압이 인가되는 제2 트랜지스터와, 드레인이 상기 제3 클럭단자에 연결되고, 게이트가 상기 제1 트랜지스터의 소스에 연결되는 제3 트랜지스터와, 드레인이 상기 제3 트랜지스터의 소스와 연결되어 상기 제2 노드를 이루고, 게이트가 상기 제3 트랜지스터의 게이트와 공통하여 제1 노드에 연결되며, 소스가 상기 접지 전압이 인가되는 제4 트랜지스터와, 상기 제3 트랜지스터의 드레인과 게이트 사이에 연결되는 제1 커패시터와, 상기 제3 트랜지스터의 게이트와 소스 사이에 연결되는 제2 커패시터를 포함할 수 있다.
본 발명의 실시예에서, 상기 제3 클럭단자의 신호가 하이 레벨인 구간 동안, 상기 제4 트랜지스터는 상기 제1 노드의 신호가 하이 레벨이면 상기 제2 노드의 신 호를 로우 레벨로 유지할 수 있다.
본 발명의 실시예에서, 상기 제2 홀딩부는 드레인이 상기 제1 노드에 연결되고, 게이트가 상기 제2 노드에 연결되며, 소스가 상기 접지 전압이 인가되는 제5 트랜지스터와, 드레인이 상기 출력단자에 연결되고, 게이트가 상기 제2 노드에 연결되며, 소스가 상기 접지 전압이 인가되는 제6 트랜지스터와, 드레인이 상기 제1 입력단자에 연결되고, 게이트가 제2 클럭단자에 연결되어 상기 클럭 신호의 지연된 신호가 반전된 신호를 인가받으며, 소스가 상기 제1 노드에 연결되는 제7 트랜지스터와, 드레인이 상기 출력단자에 연결되고, 게이트가 상기 제7 트랜지스터의 게이트와 공통하여 상기 제2 클럭단자에 연결되며, 소스가 상기 접지 전압이 인가되는 제8 트랜지스터를 포함할 수 있다.
본 발명의 실시예에서, 상기 제3 클럭단자의 신호가 하이 레벨인 구간 동안, 상기 제5 트랜지스터는 상기 제2 노드의 신호에 응답하여 상기 제1 노드의 신호를 상기 접지 전압으로 유지시킬 수 있다.
본 발명의 실시예에서, 상기 제3 클럭단자의 신호가 하이 레벨인 구간 동안, 상기 제6 트랜지스터는 상기 제2 노드의 신호에 응답하여 상기 출력단자의 신호를 상기 접지 전압으로 유지시킬 수 있다.
본 발명의 실시예에서, 상기 제3 클럭단자의 신호와 위상이 반대인 상기 제2 클럭단자의 신호가 하이 레벨인 구간 동안, 상기 제7 트랜지스터는 상기 제2 클럭단자의 신호에 응답하여 상기 제1 노드를 상기 접지 전압으로 유지시킬 수 있다.
본 발명의 실시예에서, 상기 제2 클럭단자의 신호가 하이 레벨인 구간 동안, 상기 제8트랜지스터는 상기 제2 클럭단자의 신호에 응답하여 상기 출력단자를 접지 전압으로 유지시킬 수 있다.
본 발명의 실시예에서, 상기 제1 노드의 신호에 응답하여 캐리단자로 상기 제1 클럭단자의 신호를 상기 캐리 신호로서 출력하는 캐리부와, 상기 제2 클럭단자의 신호에 응답하여 상기 캐리단자로 상기 접지 전압을 상기 캐리 신호로서 출력하는 캐리 홀딩부를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 수직 개시신호의 위상은 상기 제3 클럭단자에 인가되는 신호의 위상과 동기되고, 상기 수직 개시신호의 펄스폭은 상기 제3 클럭단자의 신호의 펄스폭의 1/2일 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예 따른 게이트 구동 방법에 따라 종속 연결된 복수의 게이트 라인들이 순차적으로 액티브된다. m번째 게이트 라인(여기서, m은 2보다 큰 자연수)을 액티브시키는 방법에서, (m-1)번째 캐리 신호 또는 수직 개시신호가에 응답하여 턴-온 전압을 인가받음으로써, 제1 노드 신호는 하이 레벨로 유지된다. 이어서, 상기 하이 레벨로 유지된 제1 노드 신호에 응답하여 상기 m번째 게이트 라인에 출력되는 m번째 게이트 신호로서 제m 클럭 신호가 출력된다. 이어서, 상기 제m 클럭 신호의 지연된 신호가 하이 레벨인 구간 동안, 상기 제1 노드 신호가 로우 레벨이면 하이 레벨의 제2 노드 신호가 유지되고, 상기 제1 노드 신호가 하이 레벨이면 로우 레벨의 제2 노드 신호가 유지된다. 이어서, 상기 제2 노드의 신호 또는 상기 제m 클럭 신호의 지연된 신호가 반전된 신호에 응답하여 상기 제1 노드 신호 및 상기 m번째 게이트 신호는 접지 전압으로 유지된다. 이어서, (m+1)번째 게이트 신호 또는 상기 수직 개시신호에 응답하여 상기 m번째 게이트 신호는 상기 접지 전압으로 유지된다.
본 발명의 실시예에서, 상기 제1 노드 신호는 상기 m번째 게이트 신호가 출력됨으로써 상기 제1 하이 레벨보다 높은 제2 하이 레벨로 부스팅될 수 있다. 또한, 상기 수직 개시신호의 위상은 상기 제m 클럭 신호의 3/4 주기만큼 지연된 신호의 위상과 동기되고, 상기 수직 개시신호의 펄스폭은 상기 제m 클럭 신호의 3/4 주기만큼 지연된 신호의 펄스폭의 1/2일 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예 따른 게이트 구동회로는 종속 연결된 복수의 스테이지들로 이루어져, 게이트 라인을 순차적으로 액티브시킨다. 제m 스테이지는 버퍼부, 풀업부, 제1 노드 홀딩부, 게이트 홀딩부 및 풀다운부를 포함한다. 상기 버퍼부는 제m-1 스테이지의 캐리 신호 또는 수직 개시신호에 의해 제1 노드를 하이 레벨로 충전시킨다. 상기 풀업부는 상기 제1 노드의 신호에 응답하여 출력단자로 제1 클럭단자의 제m 클럭 신호를 출력한다. 제m+1 클럭 신호 또는 제m+2 클럭 신호에 응답하여 상기 제1 노드를 접지 전압으로 유지시킨다. 상기 게이트 홀딩부는 상기 제m+1 클럭 신호 또는 제m+3 클럭 신호에 응답하여 상기 출력단자를 상기 접지 전압으로 유지시킨다. 상기 풀다운부는 제m+1 스테이지의 출력신호 또는 상기 수직 개시신호에 응답하여 상기 출력단자로 접지 전압을 출력한다.
본 발명의 실시예에서, 상기 제m+1 클럭 신호는 상기 제m 클럭 신호의 1/4 주기만큼 지연된 신호이고, 상기 제m+2 클럭 신호는 상기 제m 클럭 신호의 1/2 주 기만큼 지연된 신호이며, 상기 제m+3 클럭 신호는 상기 제m 클럭 신호의 3/4 주기만큼 지연된 신호일 수 있다.
본 발명의 실시예에서, 상기 수직 개시신호의 위상은 상기 제m 클럭 신호의 위상과 동기되고, 상기 수직 개시신호의 펄스폭은 상기 제m 클럭 신호의 펄스폭과 동일할 수 있다.
본 발명의 실시예에서, 상기 제1 노드 홀딩부는 상기 제m+2 클럭 신호에 응답하여 상기 제1 노드를 상기 접지 전압으로 유지시키는 제1 유지부와, 상기 제m+1 클럭 신호에 응답하여 상기 제1 노드를 상기 접지 전압으로 유지시키는 제2 유지부를 포함할 수 있다. 상기 게이트 홀딩부는 상기 제m+1 클럭 신호에 응답하여 상기 출력단자를 상기 접지 전압으로 유지시키는 제3 유지부와, 상기 제m+3 클럭 신호에 응답하여 상기 출력단자를 상기 접지 전압으로 유지시키는 제4 유지부를 포함할 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예 따른 게이트 구동 방법에 따라 종속 연결된 복수의 게이트 라인들이 순차적으로 액티브된다. m번째 게이트 라인(여기서, m은 2보다 큰 자연수)을 액티브시키는 방법에서, (m-1)번째 캐리 신호 또는 수직 개시신호가 인가되면, 제1 노드 신호는 제1 하이 레벨로 유지된다. 이어서, 상기 제1 하이 레벨로 인버티된 제1 노드 신호에 응답하여 상기 m번째 게이트 라인에 출력되는 m번째 게이트 신호로서 제m 클럭 신호가 출력된다. 이어서, 제m+1 클럭 신호 또는 제m+2 클럭 신호에 응답하여 상기 제1 노드 신호는 접지 전압으로 유지된다. 이어서, 상기 제m+1 클럭 신호 또는 제m+3 클럭 신호에 응답하여 상기 m번째 게이트 신호는 상기 접지 전압으로 유지된다. 이어서, (m+1)번째 게이트 신호 또는 상기 수직 개시신호에 응답하여 상기 m번째 게이트 신호는 상기 접지 전압으로 유지된다.
본 발명의 실시예에서, 상기 (m+1)번째 게이트 신호를 인에이블시키는 출력인에이블신호가 하이 레벨이면, 상기 m번째 게이트 신호를 인액티브시키는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 게이트 신호가 로우 전압을 유지하는 구간 동안, 접지 전압을 제1 노드에 인가하고, 상기 접지 전압에 대응하는 상기 게이트 신호을 출력하므로써, 전압 스트레스에 의한 특성 변화를 막을 수 있다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 경우, 이는 다른 부분 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 아래에 있다고 할 경우, 이는 다른 부분 바로 아래에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 표시 장치를 도시한 평면도이다.
도 1을 참조하면, 본 발명의 실시예 1에 따른 표시 장치는 표시 패널(100), 게이트 구동회로(200) 및 데이터 구동부(130)를 포함한다.
상기 표시 패널(100)은 소정간격 이격하여 대향하는 어레이 기판(110) 및 대향 기판(120)과, 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에 개재된 액정층을 포함하며, 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어진다.
상기 표시 영역(DA)에는 교차하는 게이트 라인(GL)들 및 데이터 라인(DL)들에 의해 복수개의 화소부가 형성된다. 각 화소부에는 스위칭 소자인 박막트랜지스터(TFT)와, 상기 박막트랜지스터(TFT)와 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 형성된다.
예를 들어, 상기 박막트랜지스터(TFT)의 게이트 전극 및 소스 전극은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 각각 전기적으로 연결되고, 드레인 전극에는 상기 액정 커패시터(CLC) 및 상기 스토리지 커패시터(CST)가 전기적으로 연결된다.
여기서, 상기 주변 영역(PA)은 상기 데이터 라인(DL)들의 일단부에 위치하는 제1 주변 영역(PA1)과 상기 게이트 라인(GL)들의 일단부에 위치하는 제2 주변 영역(PA2)을 포함한다.
상기 데이터 구동부(130)는 상기 게이트 라인(GL)으로 인가되는 게이트 신호에 동기하여 상기 데이터 라인(DL)들에 데이터 신호를 출력하며, 적어도 하나의 데이터 구동칩(132)으로 이루어진다.
상기 데이터 구동칩(132)은 연성회로기판(134) 상에 실장될 수 있다.
상기 연성회로기판(134)의 일단부는 상기 표시 패널(100)의 상기 제1 주변 영역(PA1)에 연결되고, 상기 연성회로기판(134)의 타단부는 인쇄회로기판(140)에 연결된다. 상기 연성회로기판(134)은 이방성 도전 필름으로써 상기 표시 패널(100)과 상기 인쇄회로기판(140)을 전기적으로 연결한다.
본 발명의 실시예에서는 상기 데이터 구동칩(132)이 상기 연성회로기판(134) 상에 실장되는 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식을 예로 들었지만, 상기 데이터 구동칩(132)는 상기 어레이 기판(110) 상에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수도 있다. 이에 따르면, 부품 실장 공간을 따로 확보할 필요가 없으므로, 표시 장치의 박형화가 가능하다.
상기 게이트 구동회로(200)는 상기 표시 패널(100)의 상기 제2 주변 영역(PA2)에 집적되는 집적회로이며, 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어져 상기 게이트 라인(GL)들에 상기 게이트 신호를 순차적으로 출력한다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 1 및 도 2를 참조하면, 상기 게이트 구동회로(200)는 종속적으로 연결된 복수의 스테이지(SRC1~SRCm+1)로 이루어진 쉬프트 레지스터(CS)를 포함하며, 상기 복수의 스테이지(SRC1~SRCm+1)의 일측에 일방향으로 연장 형성되어 복수의 스테이지(SRC1~SRCm+1)에 동기신호 및 구동전압을 인가하기 위한 라인부(LS)를 더 포함한다. 여기서, m은 2보다 큰 자연수이다.
상기 쉬프트 레지스터(CS)는 m+1개의 스테이지(SRC1~SRCm+1)를 포함하며, 상기 m+1개의 스테이지(SRC1~SRCm+1)는 m개의 구동 스테이지(SRC1~SRCm)와 1개의 더 미(dummy) 스테이지(SRCm+1)로 이루어져 제1 내지 제m 게이트 신호들(GOUT1~GOUTm)을 순차적으로 출력한다.
각 스테이지는 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제3 클럭단자(CK3),제1 입력단자(IN1), 제2 입력단자(IN2), 제1 전원단자(V1), 제2 전원단자(V2), 리셋단자(RE), 캐리단자(CR) 및 출력단자(OUT)를 포함한다.
스테이지에 따라 상기 제1 클럭단자(CK1), 상기 제2 클럭단자(CK2) 및 상기 제3 클럭단자(CK3)에는 제1 클럭 신호(CKV), 제2 클럭 신호(CKV2), 제3 클럭 신호(CKV1B) 및 제4 클럭 신호(CKV2B)가 번갈아가며 인가된다. 여기서, 상기 제1 클럭 신호(CKV)가 1/4 주기만큼 지연된 신호가 상기 제2 클럭 신호(CKV2)이고, 상기 제1 클럭 신호(CKV)가 반전된 신호가 상기 제3 클럭 신호(CKV1B)이며, 상기 제2 클럭 신호(CKV2)가 반전된 신호가 상기 제4 클럭 신호(CKV2B)이다.
예를 들어, 상기 복수의 스테이지(SRC1~SRCm+1) 중에서 제1 스테이지(SRC1)의 제1 클럭단자(CK1)에는 상기 제1 클럭 신호(CKV1)가 인가되고, 제2 클럭단자(CK2)에는 상기 제2 클럭 신호(CKV2)가 인가된다. 또한, 제3 클럭단자(CK3)에는 상기 제4 클럭 신호(CKV2B)가 인가된다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 제2 스테이지(SRC2)의 제1 클럭단자(CK1)에는 상기 제2 클럭 신호(CKV2)가 인가되고, 제2 클럭단자(CK2)에는 상기 제3 클럭 신호(CKV1B)가 인가된다. 또한, 제3 클럭단자(CK3)에는 상기 제1 클럭 신호(CKV1)가 인가된다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 제3 스테이지(SRC3)의 제1 클럭 단자(CK1)에는 상기 제3 클럭 신호(CKV1B)가 인가되고, 제2 클럭단자(CK2)에는 상기 제4 클럭 신호(CKV2B)가 인가된다. 또한, 제3 클럭단자(CK3)에는 상기 제2 클럭 신호(CKV2)가 인가된다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 제4 스테이지(SRC4)의 제1 클럭단자(CK1)에는 상기 제4 클럭 신호(CKV2B)가 인가되고, 제2 클럭단자(CK2)에는 상기 제1 클럭 신호(CKV1)가 인가된다. 또한, 제3 클럭단자(CK3)에는 상기 제3 클럭 신호(CKV1B)가 인가된다.
이와 같이, 상기 제1 내지 제4 스테이지들(SRC1 내지 SRC4) 각각의 제1 내지 제3 클럭 단자들(CK1 내지 CK3)에 인가되는 상기 제1 클럭 신호(CKV), 상기 제2 클럭 신호(CKV2), 상기 제3 클럭 신호(CKV1B) 및 상기 제4 클럭 신호(CKV2B)의 순서는 제5 내지 제m+1 스테이지들(SRC5~SRCm+1)에 반복적으로 적용될 수 있다.
여기서, 상기 제1 클럭 신호(CKV1)와 상기 제3 클럭 신호(CKV1B)는 위상이 서로 반대이고, 상기 제2 클럭 신호(CKV2)와 상기 제4 클럭 신호(CKV2B)는 위상이 서로 반대이다.
제1 입력단자(IN1)는 수직 개시신호(STV) 또는 전단 스테이지의 캐리 신호를 인가 받는다.
예를 들어, 전단 스테이지가 존재하지 않는 상기 제1 스테이지(SRC1)의 제1 입력단자(IN1)에는 외부에서 제공되는 상기 수직 개시신호(STV)가 인가되고, 상기 제1 스테이지(SRC1) 이외의 스테이지(SRC2~SRCm+1)의 제1 입력단자(IN1)에는 전단 스테이지의 캐리단자(CR)에서 출력되는 캐리 신호가 인가된다.
즉, 제2 내지 제m+1 스테이지(SRC2~SRCm+1)의 제1 입력단자(IN1)에는 제1 내지 제m 스테이지(SRC1~SRCm)에서 출력되는 캐리 신호가 각각 인가된다.
제2 입력단자(IN2)는 다음 스테이지에서 출력되는 게이트 신호 또는 상기 수직 개시신호를 인가 받는다.
예를 들어, 다음 스테이지가 존재하지 않는 제m+1 스테이지(SRCm+1)의 제2 입력단자(IN2)에는 상기 수직 개시신호(STV)가 인가되고, 상기 제m+1 스테이지(SRCm+1)를 제외한 나머지 스테이지(SRC1~SRCm)의 제2 입력단자(IN2)에는 다음 스테이지에서 출력되는 게이트 신호가 인가된다.
즉, 상기 제1 내지 제m 스테이지(SRC1~SRCm)의 제2 입력단자(IN2)에는 상기 제2 내지 제m+1 스테이지(SRC2~SRCm+1)에서 출력되는 게이트 신호(GOUT2~GOUTm+1)가 인가된다.
상기 제1 전원단자(V1)에는 턴-온 전압(Von)이 인가되고, 상기 제2 전원단자(V2)에는 접지 전압(Vss)이 인가된다.
예를 들어, 상기 제1 전원단자(V1)에 인가되는 상기 턴-온 전압(Von)은 약 20V 일 수 있다.
상기 리셋단자(RE)에는 마지막 단 스테이지인 상기 제m+1 스테이지(SRCm+1)에서 출력된 캐리 신호가 인가된다. 즉, 상기 리셋단자(RE)에는 상기 제m+1 스테이지(SRCm+1)의 캐리단자(CR)에서 출력되는 상기 캐리 신호가 인가된다.
캐리단자(CR) 및 출력단자(OUT)는 제1 클럭단자(CK1)로 인가된 상기 제1 클럭 신호(CKV1), 상기 제2 클럭 신호(CKV2), 상기 제3 클럭 신호(CKV1B) 및 상기 제 4 클럭 신호(CKV2B)에 기초한 캐리 신호 및 게이트 신호(GOUT)가 각각 출력된다.
예를 들어, 상기 복수의 스테이지(SRC1~SRCm+1) 중에서 상기 제1 스테이지(SRC1)의 캐리단자(CR) 및 출력단자(OUT)는 상기 제1 클럭 신호(CKV1)에 기초하여 캐리 신호 및 제1 게이트 신호(GOUT1)가 출력된다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 상기 제2 스테이지(SRC2)의 캐리단자(CR) 및 출력단자(OUT)는 상기 제2 클럭 신호(CKV2)에 기초하여 캐리 신호 및 제2 게이트 신호(GOUT2)가 출력된다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 상기 제3 스테이지(SRC3)의 캐리단자(CR) 및 출력단자(OUT)는 상기 제3 클럭 신호(CKV1B)에 기초하여 캐리 신호 및 제3 게이트 신호(GOUT3)가 출력된다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 상기 제4 스테이지(SRC4)의 캐리단자(CR) 및 출력단자(OUT)는 상기 제4 클럭 신호(CKV2B)에 기초하여 캐리 신호 및 제4 게이트 신호(GOUT4)가 출력된다.
이와 같이, 상기 제5 내지 m+1 스테이지들(SRCm+1)의 캐리단자(CR) 및 출력단자(OUT)도 상기 제1 클럭 신호(CKV1), 상기 제2 클럭 신호(CKV2), 상기 제3 클럭 신호(CKV1B) 및 상기 제4 클럭 신호(CKV2B)에 반복적으로 기초하여 캐리 신호 및 제5 내지 제m+1 게이트 신호들(GOUT5 내지 GOUTm+1)를 출력시킨다.
복수의 스테이지(SRC1~SRCm+1)에 동기신호 및 구동전압을 제공하기 위한 라인부(LS)는 개시신호 라인(SL1), 제1 클럭 라인(SL2), 제2 클럭 라인(SL3), 제3 클럭 라인(SL4), 제4 클럭 라인(SL5), 제1 전원 라인(SL6), 제2 전원 라인(SL7) 및 리셋 라인(SL8)을 포함한다.
상기 개시신호 라인(SL1)은 외부로부터 수직 개시신호(STV)가 인가되며, 상기 수직 개시신호(STV)를 상기 제1 스테이지(SRC1)의 상기 제1 입력단자(IN1) 및 상기 제m+1 스테이지(SRCm+1)의 상기 제2 입력단자(IN2)에 인가한다.
상기 제1 클럭 라인(SL2)은 외부로부터 상기 제1 클럭 신호(CKV1)가 인가되며, 상기 제1 클럭 신호(CKV1)를 상기 제1 스테이지(SRC1) 및 (4p+1)번째 스테이지들의 제1 클럭단자들(CK1)에 인가한다. 여기서, p는 자연수이다.
또한, 상기 제1 클럭 라인(SL2)은 상기 제1 클럭 신호(CKV1)를 상기 제2 스테이지(SRC2) 및 (4p+2)번째 스테이지들의 제3 클럭단자들(CK3)에 인가하고, 4p번째 스테이지들의 제2 클럭단자들(CK2)에 인가한다.
상기 제2 클럭 라인(SL3)은 외부로부터 상기 제2 클럭 신호(CKV2)가 인가되며, 상기 제2 클럭 신호(CKV2)를 상기 제2 스테이지(SRC2) 및 상기 (4p+2)번째 스테이지들의 제1 클럭단자들(CK1)에 인가한다.
또한, 상기 제2 클럭 라인(SL3)은 상기 제2 클럭 신호(CKV2)를 상기 제3 스테이지(SRC3) 및 (4p+3)번째 스테이지들의 제3 클럭단자들(CK3)에 인가하고, 상기 제1 스테이지(SRC1) 및 상기 (4p+1)번째 스테이지들의 제2 클럭단자들(CK2)에 인가한다.
상기 제3 클럭 라인(SL4)은 외부로부터 상기 제3 클럭 신호(CKV1B)가 인가되며, 상기 제3 클럭 신호(CKV1B)를 상기 제3 스테이지(SRC3) 및 상기 (4p+3)번째 스테이지들의 제1 클럭단자들(CK1)에 인가한다.
또한, 상기 제3 클럭 라인(SL4)은 상기 제3 클럭 신호(CKV1B)를 상기 4p번째 스테이지들의 제3 클럭단자들(CK3)에 인가하고, 상기 제2 스테이지(SRC2) 및 상기 (4p+2)번째 스테이지들의 제2 클럭단자들(CK2)에 인가한다.
상기 제4 클럭 라인(SL5)은 외부로부터 상기 제4 클럭 신호(CKV2B)가 인가되며, 상기 제4 클럭 신호(CKV2B)를 상기 4p번째 스테이지들의 제1 클럭단자들(CK1)에 인가한다.
또한, 상기 제4 클럭 라인(SL5)은 상기 제4 클럭 신호(CKV2B)를 상기 제1 스테이지(SRC1) 및 상기 (4p+1)번째 스테이지들의 제3 클럭단자들(CK3)에 인가하고, 상기 제3 스테이지(SRC3) 및 상기 (4p+3)번째 스테이지들의 제2 클럭단자들(CK2)에 인가한다.
상기 제1 전원 라인(SL6) 및 상기 제2 전원 라인(SL7)은 외부로부터 상기 턴-온 전압(Von) 및 상기 접지 전압(Vss)이 각각 인가되며, 상기 턴-온 전압(Von) 및 상기 접지 전압(Vss)을 각 스테이지의 상기 제1 전원단자(V1) 및 상기 제2 전원단자(V2)에 각각 인가한다.
리셋 라인(SL8)은 마지막 스테이지인 상기 제m+1 스테이지(SRCm+1)에서 출력된 캐리 신호를 각 스테이지의 리셋단자(RE)에 인가한다.
도 3은 도 2에 도시된 스테이지의 회로도이고, 도 4는 도 3에 도시된 스테이지의 신호 파형도이다.
도 2 내지 도 4를 참조하면, 본 발명의 실시예에 따른 게이트 구동회로(200)의 제m 스테이지(SRCm)는 버퍼부(210), 충전부(220), 풀업부(230), 제1 홀딩 부(240), 제2 홀딩부(250), 풀다운부(260), 방전부(270), 캐리부(280) 및 캐리 홀딩부(290)를 포함한다. 여기서, 이전 스테이지를 제m-1 스테이지(SRCm-1)라 하고 다음 스테이지를 제m+1 스테이지(SRCm+1)이라 정의한다. 또한, m은 2보다 큰 자연수이다.
버퍼부(210)는 게이트(또는 제어 전극)가 제1 입력단자(IN1)에 연결되어 상기 제1 입력단자(IN1)의 신호(이하 제1 입력신호)를 인가 받고 상기 제1 입력신호에 따라 상기 턴-온 신호를 상기 제1 노드(N1)에 인가한다. 여기서, 상기 제m 스테이지의 상기 제1 노드(N1)에 인가되는 신호를 제1 노드 신호(N1Sm)이라 정의한다.
상기 버퍼부(210)의 드레인(또는 제1 전류 전극)이 제1 전원단자(V1)에 연결되어 상기 제1 전원단자(V1)의 신호(이하 턴-온 신호)를 인가 받는다. 상기 버퍼부(210)의 소스(또는 제2 전류 전극)는 상기 충전부(220)의 일단과 연결되어 제1 노드(N1)를 이루는 제1 트랜지스터(T1)를 포함한다.
여기서, 상기 턴-온 신호는 직류 신호로서 제1 내지 제3 클럭단자들(CK1 내지 CK3)으로 인가되는 클럭 신호들의 전압 변동에도 지연 없이 상기 턴-온 신호의 인가가 가능해 캐리 신호 출력 관점에서 유리해져 저온 마진 향상에 기여한다.
상기 버퍼부(210)는 다이오드로 동작하며, 상기 제1 입력신호에 따라 상기 턴-온 신호를 상기 제1 노드(N1)에 인가한다. 예를 들어, 상기 제1 입력신호가 하이 레벨 상태이면, 상기 제1 노드(N1)에 하이 레벨의 신호가 상기 제1 노드 신호(N1Sm)로서 인가된다.
즉, 상기 수직 개시신호(STV)에 동기하여 상기 제1 트랜지스터(T1)가 턴- 온(turn-on) 되어 상기 제1 노드(N1)에 하이 레벨의 신호를 인가한다. 한편, 상기 제2 내지 제m+1 스테이지(SRC2~SRCm+1)의 경우에 상기 버퍼부(210)는 상기 제1 입력신호로 전단 스테이지의 게이트 신호를 인가 받는다.
여기서, 상기 수직 개시신호(STV)의 위상은 상기 제3 클럭단자(CK3)에 인가되는 신호의 위상과 동기되고, 상기 수직 개시신호(STV)의 펄스폭은 상기 제3 클럭단자(CK3)의 신호의 펄스폭의 1/2이 될 수 있다.
예를 들어, 상기 제1 스테이지(SRC1)에서는 상기 제3 클럭단자(CK3)의 신호가 상기 제4 클럭 신호(CKV1B)이고, 상기 수직 개시신호(STV)는 상기 제1 클럭 신호(CKV1)를 동기시키는 신호이다.
상기 충전부(220)는 일단이 상기 제1 트랜지스터(T1)의 소스와 연결되어 상기 제1 노드(N1)를 이루고, 타단이 출력단자(OUT)에 연결된 제1 커패시터(C1)를 포함한다. 상기 충전부(220)는 상기 버퍼부(210)에서 인가된 상기 하이 레벨의 신호를 상기 제1 커패시터(C1)에 충전하여 상기 제1 노드(N1)를 하이 레벨로 유지한다.
이와 같이, 상기 버퍼부(210) 및 상기 충전부(220)는 풀업 구동부(205)로서 구현된다. 즉, 상기 풀업 구동부(205)는 상기 제1 노드(N1)를 제1 하이 레벨 또는 제2 하이 레벨을 포함하는 하이 레벨로 유지시킴으로써, 상기 풀업부(230)를 제어한다.
상기 풀업부(230)는 드레인이 제1 클럭단자(CK1)에 연결되고, 게이트는 상기제1 커패시터(C1)의 일단에 연결되어 상기 제1 노드(N1)를 이루며, 소스는 상기 제1 커패시터(C1)의 타단 및 상기 출력단자(OUT)와 연결되는 제2 트랜지스터(T2)를 포함한다.
상기 풀업부(230) 상기 제1 노드(N1)의 신호에 응답하여 상기 제1 클럭단자(CK1)로 인가되는 상기 제1 클럭 신호(CKV1), 상기 제2 클럭 신호(CKV2), 상기 제3 클럭 신호(CKV1B) 또는 상기 제4 클럭 신호(CKV2B)에 기초하여 상기 출력단자(OUT)로 하이 레벨의 게이트 신호(GOUT)를 출력한다.
즉, 상기 제1 스테이지(SRC1) 및 상기 (4p+1)번째 스테이지들은 상기 제1 클럭 신호(CKV1)에 기초하여 게이트 신호(GOUT)를 출력한다. 상기 제2 스테이지(SRC2) 및 상기 (4p+2)번째 스테이지들은 상기 제2 클럭 신호(CKV2)에 기초하여 게이트 신호(GOUT)를 출력한다.
상기 제3 스테이지(SRC3) 및 상기 (4p+3)번째 스테이지들은 상기 제3 클럭 신호(CKV1B)에 기초하여 게이트 신호(GOUT)를 출력한다.
상기 4p번째 스테이지들은 상기 제4 클럭 신호(CKV2B)에 기초하여 게이트 신호(GOUT)를 출력한다.
상기 제1 홀딩부(240)는 제3, 제4, 제5 및 제6 트랜지스터(T3, T4, T5, T6)와 제2 및 제3 커패시터(C2, C3)를 포함하고, 제3 클럭단자(CK3)의 신호가 하이 레벨인 구간 동안 상기 제1 노드(N1)의 신호가 로우 레벨이면 상기 제2 노드(N2)의 신호를 하이 레벨로 유지 시킨다. 여기서, 상기 제m 스테이지의 상기 제2 노드(N2)에 인가되는 신호를 제2 노드 신호(N2Sm)라 정의한다.
상기 제3 트랜지스터(T3)는 드레인과 게이트는 공통하여 상기 제3 클럭단자(CK3)에 연결되고, 소스는 상기 제4 트랜지스터(T4)의 드레인에 연결된다.
상기 제4 트랜지스터(T4)의 게이트는 상기 제1 노드(N1)에 연결되고, 소스는 상기 제2 전원단자(V2)에 연결된다.
상기 제5 트랜지스터(T5)의 드레인은 상기 제3 클럭단자(CK3)에 연결되고, 게이트는 상기 제3 트랜지스터(T3)의 소스 및 상기 제4 트랜지스터(T4)의 드레인과 연결된다.
상기 제5 트랜지스터(T5)의 드레인은 상기 제5 트랜지스터(T5)의 소스와 연결되어 제2 노드(N2)를 이루고, 게이트는 상기 제4 트랜지스터(T4)의 게이트와 공통하여 상기 제1 노드(N1)에 연결되며, 소스는 상기 제2 전원단자(V2)에 연결된다.
상기 제2 커패시터(C2)는 상기 제5 트랜지스터(T5)의 상기 드레인과 상기 게이트 사이에 연결되고, 상기 제3 커패시터(C3)는 상기 제5 트랜지스터(T5)의 상기 게이트와 상기 소스 사이에 연결된다.
상기 제1 홀딩부(240)는 상기 제2 노드(N2)의 상기 제2 노드 신호(N2Sm)를 통해 상기 제2 홀딩부(250)의 동작을 제어한다.
예를 들어, 상기 제3 클럭단자(CK3)의 신호와 동기되는 컨트롤 전압이 상기 제5 트랜지스터(T5)를 통해 상기 제2 노드(N2)에 인가된다. 따라서, 상기 제3 클럭단자(CK3)의 신호가 하이 레벨인 구간 동안 상기 제1 노드(N1)의 신호가 로우 레벨이면 상기 제2 노드(N2)의 신호는 하이 레벨로 유지된다. 반면, 상기 제1 노드(N1)의 신호가 하이 레벨일 경우에는 상기 제5 트랜지스터(T5)가 턴-온 동작하여 상기 제2 노드(N2)에는 로우 레벨의 신호가 인가된다.
즉, 상기 출력단자(OUT)의 신호가 하이 레벨인 경우를 제외하곤 상기 제3 클 럭단자(CK3)의 신호에 동기되는 신호가 상기 제2 노드(N2)에 인가되며, 상기 출력단자(OUT)의 신호가 하이 레벨인 경우에는 예외의 경우로 상기 제2 노드(N2)의 신호는 로우 레벨이 된다.
상기 제2 홀딩부(250)는 제7, 제8, 제9 및 제9 트랜지스터(T7, T8, T9, T10)를 포함하고, 제2 노드(N2)의 신호에 응답하여 상기 제1 노드(N1)의 신호 및 상기 출력단자(OUT)의 신호를 상기 접지 전압(Vss)으로 유지시키고, 제2 클럭단자(CK2)의 신호에 응답하여 상기 제1 노드(N1)의 신호를 상기 접지 전압(Vss)으로 유지시킨다.
예를 들어, 상기 제7 트랜지스터(T7)의 드레인은 상기 제1 노드(N1)에 연결되고, 게이트는 상기 제2 노드(N2)에 연결되어 상기 제1 홀딩부(240)와 연결되며, 소스는 상기 제2 전원단자(V2)에 연결되어 상기 접지 전압(Vss)이 인가된다.
상기 제8 트랜지스터(T8)의 드레인은 상기 출력단자(OUT)에 연결되고, 게이트는 상기 제2 노드(N2)에 연결되어 상기 제1 홀딩부(240)와 연결되며, 소스는 상기 제2 전원단자(V2)에 연결된다.
상기 제9 트랜지스터(T9)의 드레인은 상기 제1 입력단자(IN1)에 연결되어 상기 제1 입력신호를 인가 받고, 게이트는 상기 제2 클럭단자(CK2)에 연결되며, 소스는 상기 제1 노드(N1)에 연결된다.
상기 제10 트랜지스터(T10)의 드레인은 상기 출력단자(OUT)에 연결되고, 게이트는 상기 제9 트랜지스터(T9)의 상기 게이트와 공통하여 상기 제2 클럭단자(CK2)에 연결되며, 소스는 상기 제2 전원단자(V2)에 연결된다.
여기서, 상기 제2 클럭단자(CK2)의 신호는 상기 제1 클럭단자(CK1)의 신호의 1/4 주기만큼 지연된 신호이고, 상기 제3 클럭단자(CK3)의 신호는 상기 제1 클럭단자(CK1)의 신호의 3/4 주기만큼 지연된 신호이다.
예를 들어, 상기 제1 스테이지에서는 상기 제1 클럭단자(CK1)에 상기 제1 클럭 신호(CKV1)이 인가된다. 따라서, 상기 제2 클럭단자(CK2)에 인가되는 상기 제2 클럭 신호(CKV2)는 상기 제1 클럭 신호(CKV1)가 1/4 주기만큼 지연된 신호일 수 있다. 또한, 상기 제2 클럭단자(CK2)에 인가되는 상기 제2 클럭 신호(CKV2)과 상기 제3 클럭단자(CK3)에 인가되는 상기 제4 클럭 신호(CK2V)의 위상은 반대일 수 있다.
상기 제2 홀딩부(250)는 상기 풀다운부(260)의 동작 이후에 상기 출력단자(OUT)를 로우 레벨로 유지하는 기능을 수행한다. 즉, 게이트 신호의 로우 레벨 구간 동안 대응하여 상기 출력단자(OUT)로 상기 접지 전압(Vss)을 제공하고, 상기 제1 노드(N1)에 상기 접지 전압(Vss)을 인가하여 상기 풀업부(230)가 포함하는 상기 제2 트랜지스터(T2)의 턴-오프 동작을 유지하여 홀드 동작을 수행한다.
예를 들어, 상기 제3 클럭단자(CK3)의 신호가 하이 레벨인 경우에 상기 제2 노드(N2)에 하이 레벨의 신호가 인가되어, 상기 제7 및 제8 트랜지스터(T7, T8)는 턴-온 동작한다. 따라서 상기 접지 전압(Vss)이 상기 제8 트랜지스터(T8)를 통해 상기 출력단자(OUT)로 출력되고, 상기 접지 전압(Vss)이 상기 제7 트랜지스터(T7)를 통해 상기 제1 노드(N1)에 인가되어 상기 제2 트랜지스터(T2)는 턴-오프 동작한다.
또한, 상기 제3 클럭단자(CK3)의 신호가 로우 레벨인 경우에는 상기 제2 클럭단자(CK2)의 신호가 하이 레벨이므로, 상기 접지 전압(Vss)이 상기 제10 트랜지스터(T10)를 통해 상기 출력단자(OUT)로 출력되고, 상기 접지 전압(Vss)이 상기 제9 트랜지스터(T9)를 통해 상기 제1 노드(N1)로 출력된다. 즉, 게이트 신호의 로우 레벨 구간 동안 상기 제8 및 제10 트랜지스터(T8, T10)가 교대로 턴-온 동작하여 상기 출력단자(OUT)로 상기 접지 전압(Vss)을 출력하여 로우 레벨 상태로 유지한다.
즉, 상기 제2 클럭단자(CK2)의 신호의 하이 레벨 구간 및 상기 제2 클럭단자(CK2)의 신호와 반대 위상을 갖는 신호인 상기 제3 클럭단자(CK3)의 신호의 하이 레벨 구간 동안 상기 접지 전압을 상기 제1 노드(N1)에 공급할 수 있다.
따라서, 상기 제1 노드(N1)에 하이 레벨의 신호가 인가되는 않는 동안 상기 접지 전압을 상기 제1 노드(N1)에 공급할 수 있다. 따라서, 고온 노이즈 불량등이 제거될 수 있어, 고온 마진 향상에 기여한다.
또한, 상기 제2 홀딩부(250)에서는 상기 제1 클럭단자(CK1)의 신호에 기초하여 상기 제1 노드(N1)의 신호가 상기 출력단자(OUT)로 출력되도록 하는 트랜지스터가 존재하지 않으므로, 상기 충전부(220)가 부스팅 업 동작을 할 때, 누설 전류가 생기지 않을 수 있다. 따라서, 저온 마진 향상에 기여한다.
상기 풀다운부(260)는 드레인이 상기 출력단자(OUT)에 연결되고, 게이트는 제2 입력단자(IN2)에 연결되어 제2 입력신호를 인가 받으며, 소스는 제2 전원단자(V2)와 연결되어 접지 전압(Vss)이 인가되는 제15 트랜지스터(T15)를 포함한다.
상기 풀다운부(260)는 상기 제2 입력단자(IN2)의 신호(이하 제2 입력신호)에 응답하여 상기 출력단자(OUT)로 접지 전압(Vss)을 인가한다. 즉, 상기 제2 입력신호가 하이 레벨인 구간 동안 턴-온 동작하여 상기 접지 전압(Vss)을 상기 출력단자(OUT)로 출력한다.
상기 방전부(270)는 제16 트랜지스터(T16)와 제17 트랜지스터(T17)를 포함하며, 상기 제2 입력신호에 응답하여 상기 충전부(220)에 충전된 전하를 제2 전원단자(V2)로 제1 방전한다. 또한 마지막 스테이지인 상기 제m+1 스테이지(SRCm+1)에서 출력된 캐리 신호에 응답하여 상기 충전부(220)에 충전된 전하를 제2 전원단자(V2)로 제2 방전한다.
예를 들어, 상기 제16 트랜지스터(T16)의 드레인은 상기 제1 노드(N1)에 연결되고, 게이트는 리셋단자(RE)에 연결되어 상기 제m+1 스테이지(SRCm+1)의 캐리 신호를 인가 받으며, 소스는 상기 제2 전원단자(V2)에 연결된다.
상기 제17 트랜지스터(T17)의 드레인은 상기 제1 노드(N1)에 연결되고, 게이트는 상기 제2 입력단자(IN2)에 연결되어 상기 제2 입력신호를 인가 받으며, 소스는 상기 제2 전원단자(V2)에 연결된다.
상기 캐리부(280)는 제18 트랜지스터(T18) 및 제4 커패시터(C4)를 포함하여, 상기 제1 노드(N1)의 신호에 응답하여 상기 제1 클럭단자(CK1)의 신호에 기초한 캐리 신호를 상기 캐리단자(CR)로 출력한다. 여기서, 제m 스테이지의 캐리단자(CR)로부터 출력되는 캐시 신호를 제m 캐리 신호(CRm)이라 정의한다.
상기 제18 트랜지스터(T18)의 드레인은 상기 제1 클럭단자(CK1)에 연결되고, 게이트는 상기 제1 노드(N1)에 연결되며, 소스는 캐리단자(CR)에 연결된다. 상기 제4 커패시터(C4)는 상기 제18 트랜지스터(T18)의 게이트와 소스 사이에 연결된다.
여기서, 상기 출력단자(OUT)의 신호가 왜곡되어도 상기 캐리부(280)는 상기출력단자(OUT)와 전기적으로 분리된 상기 제1 클럭단자(CK1)의 신호에 기초하므로, 정상적인 캐리 신호를 출력하여 다음 스테이지인 제m+1 스테이지(SRCm+1)의 정상적인 동작을 유도한다.
상기 캐리 홀딩부(290)는 제15 트랜지스터(T15)를 포함한다. 상기 제15 트랜지스터(T15)의 드레인은 상기 캐리단자(CR)와 연결되고, 게이트는 상기 제2 클럭단자(CK2)에 연결되며, 소스는 상기 제2 전원단자(V2)에 연결된다.
따라서, 상기 제2 클럭단자(CK2)의 신호가 하이 레벨이면, 상기 캐리단자(CR)는 상기 캐리 신호로서 제2 전원단자(V2)로부터 인가되는 상기 접지 전압(Vss)을 출력하므로, 상기 캐리 신호를 안정적인 로우 레벨 상태로 유지한다.
도 5는 도 2에 도시된 게이트 구동회로의 구동 방법을 설명하기 위해 도시한 흐름도이다.
도 2 내지 도 5를 참조하면, m번째 게이트 라인을 액티브시키는 방법은 다음과 같다.
상기 버퍼부(210)는 상기 제m-1 스테이지의 상기 캐리단자(CR)로부터 출력되는 (m-1)번째 캐리 신호 또는 수직 개시신호를 인가받아 상기 제1 노드(N1)의 신호인 제1 노드 신호(N1Sm)를 제1 하이 레벨로 유지시킨다(단계 S110).
이때, 상기 입력 신호(IN1)에 응답하여 상기 턴-온 전압(V1)이 상기 제1 노 드(N1)에 인가되므로 상기 충전부(220)는 전하를 충전할 수 있다. 따라서, 상기 제1 노드 신호(N1Sm)가 제1 하이 레벨로 유지될 수 있다.
이어서, 상기 풀업부(230)는 상기 제1 노드 신호(N1Sm)에 응답하여 상기 m번째 게이트 라인에 출력되는 m번째 게이트 신호로서 제m 클럭 신호를 상기 출력단자(OUT)을 통해 출력한다(단계 S120). 여기서, 상기 제m 클럭 신호는 상기 제1 클럭 신호(CKV), 상기 제2 클럭 신호(CKV2), 상기 제3 클럭 신호(CKV1B) 및 상기 제4 클럭 신호(CKV2B)일 수 있다. 또한, 상기 제1 노드 신호(N1Sm)는 상기 m번째 게이트 신호가 출력됨으로써 상기 제1 하이 레벨보다 높은 제2 하이 레벨로 부스팅 될 수 있다.
이어서, 상기 제1 홀딩부(240)는 상기 제m 클럭 신호의 3/4 주기만큼 지연된 신호인 제m+3 클럭 신호가 하이 레벨인 구간 동안, 상기 제1 노드 신호(N1Sm)가 로우 레벨인지 판단한다(단계 S130).
만약, 상기 제1 노드 신호(N1Sm)가 로우 레벨 이면 제2 노드 신호(N2Sm)를 하이 레벨로 유지한다(단계 S131). 반면, 상기 제1 노드 신호(N1Sm)가 하이 레벨 이면 제2 노드 신호(N2Sm)를 로우 레벨로 유지한다(단계 S133).
다시 말하면, 상기 제1 홀딩부(240)는 상기 제m 클럭 신호의 3/4 주기만큼 지연된 신호인 제m+3 클럭 신호가 하이 레벨인 구간 동안, 상기 제1 노드 신호(N1Sm)가 하이 레벨이면 상기 제2 노드 신호(N2Sm)를 하이 레벨로 유지한다.
이는 상기 제1 노드 신호(N1Sm)가 하이 레벨인 구간 동안, 즉, 상기 m번째 게이트 신호로서 상기 제m 클럭 신호를 상기 출력단자(OUT)을 통해 출력하는 동안, 상기 출력단자(OUT)가 상기 접지 전압을 출력하는 것을 방지하는 역할을 한다. 따라서, 상기 제1 노드 신호(N1Sm)가 하이 레벨인 구간을 제외한 제m+3 클럭 신호가 하이 레벨인 구간 동안 상기 출력단자(OUT)는 상기 접지 전압을 출력할 수 있다.
이어서, 상기 제2 홀딩부(250)는 상기 제m 클럭 신호의 1/4 주기만큼 지연된 신호인 제m+1 클럭 신호 및 상기 제2 노드 신호(N2Sm)에 응답하여 상기 제1 노드 신호(N1Sm)는 접지 전압으로 유지되고 및 상기 m번째 게이트 신호로서 상기 접지 전압이 출력된다(단계 S140).
즉, 상기 제m 클럭 신호가 상기 출력단자(OUT)을 통해 출력되는 구간을 제외하고, 상기 제m+3 클럭 신호가 하이 레벨인 구간 동안, 제1 홀딩부(240)는 상기 제1 노드 신호(N1Sm)를 상기 접지 전압으로 유지하고 및 상기 m번째 게이트 신호로서 상기 접지 전압을 출력할 수 있다.
또한, 상기 제m+1 클럭 신호가 하이 레벨인 구간 동안, 제2 홀딩부(250)는 상기 제1 노드 신호(N1Sm)를 상기 접지 전압으로 유지하고 및 상기 m번째 게이트 신호로서 상기 접지 전압을 출력할 수 있다.
여기서, 상기 제m+1 클럭 신호의 위상 및 상기 제m+3 클럭 신호의 위상은 서로 반대이므로 상기 제1 노드(N1)에 하이 레벨의 신호가 인가되는 않는 동안 상기 접지 전압을 상기 제1 노드(N1)에 안정적으로 공급할 수 있다. 따라서, 고온 노이즈 불량등이 제거될 수 있어, 고온 마진 향상에 기여한다.
이어서, 상기 풀다운부(260)는 (m+1)번째 게이트 신호 또는 상기 수직 개시신호에 응답하여 상기 m번째 게이트 신호로서 상기 접지 전압을 출력한다(단계 S150).
상기 방전부(270)는 상기 제2 입력신호에 응답하여 상기 충전부(220)에 충전된 전하를 제2 전원단자(V2)로 제1 방전한다. 또한 마지막 스테이지인 상기 제m+1 스테이지(SRCm+1)에서 출력된 캐리 신호에 응답하여 상기 충전부(220)에 충전된 전하를 제2 전원단자(V2)로 제2 방전한다.
이어서, 상기 캐리부(280)는 상기 제1 노드 신호(N1Sm)에 응답하여 상기 제m 클럭 신호를 상기 캐리단자(CR)로 출력한다(단계 S160).
이때, 상기 캐리 홀딩부(290)에 의해, 상기 제m+1 클럭 신호가 하이 레벨이면, 상기 캐리단자(CR)는 상기 제m 클럭 신호로서 제2 전원단자(V2)로부터 인가되는 상기 접지 전압(Vss)을 출력하므로, 상기 제m 클럭 신호를 안정적인 로우 레벨 상태로 유지할 수 있다.
실시예 2
도 6는 실시예 2에 따른 게이트 구동회로의 블록도이다.
도 6의 게이트 구동회로를 포함하는 표시 장치의 평면도는 도 1에 도시된 표시 장치의 평면도와 실질적으로 동일하므로 생략한다.
도 1 및 도 6를 참조하면, 상기 게이트 구동회로(300)는 종속적으로 연결된 복수의 스테이지(SRC1~SRCm+1)로 이루어진 쉬프트 레지스터(CS)를 포함하며, 상기 복수의 스테이지(SRC1~SRCm+1)의 일측에 일방향으로 연장 형성되어 복수의 스테이지(SRC1~SRCm+1)에 동기신호 및 구동전압을 인가하기 위한 라인부(LS)를 더 포함한다. 여기서, m은 2보다 큰 자연수이다.
상기 쉬프트 레지스터(CS)는 m+1개의 스테이지(SRC1~SRCm+1)를 포함하며, 상기 m+1개의 스테이지(SRC1~SRCm+1)는 m개의 구동 스테이지(SRC1~SRCm)와 1개의 더미(dummy) 스테이지(SRCm+1)로 이루어져 제1 내지 제m 게이트 신호(GOUT1~GOUTm)를 순차적으로 출력한다.
각 스테이지는 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제3 클럭단자(CK3), 제4 클럭단자(CK4), 제1 입력단자(IN1), 제2 입력단자(IN2), 전원단자(V1), 인에이블단자(E), 리셋단자(RE), 캐리단자(CR), 출력인에이블단자(OUTE) 및 출력단자(OUT)를 포함한다.
스테이지에 따라 상기 제1 클럭단자(CK1), 상기 제2 클럭단자(CK2), 상기 제3 클럭단자(CK3) 및 제4 클럭단자(CK4)에는 제1 클럭 신호(CKV), 제2 클럭 신호(CKV2), 제3 클럭 신호(CKV1B) 및 제4 클럭 신호(CKV2B)가 번갈아가며 인가된다.
예를 들어, 상기 복수의 스테이지(SRC1~SRCm+1) 중에서 제1 스테이지(SRC1)의 제1 클럭단자(CK1)에는 상기 제1 클럭 신호(CKV1)가 인가되고, 제2 클럭단자(CK2)에는 상기 제2 클럭 신호(CKV2)가 인가된다. 또한, 제3 클럭단자(CK3)에는 상기 제3 클럭 신호(CKV1B)가 인가되고, 제4 클럭단자(CK4)에는 상기 제4 클럭 신호(CKV2B)가 인가된다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 제2 스테이지(SRC2)의 제1 클럭단자(CK1)에는 상기 제2 클럭 신호(CKV2)가 인가되고, 제2 클럭단자(CK2)에는 상기 제3 클럭 신호(CKV1B)가 인가된다. 또한, 제3 클럭단자(CK3)에는 상기 제4 클럭 신호(CKV2B)가 인가되고, 제4 클럭단자(CK4)에는 상기 제1 클럭 신호(CKV1)가 인가된 다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 제3 스테이지(SRC3)의 제1 클럭단자(CK1)에는 상기 제3 클럭 신호(CKV1B)가 인가되고, 제2 클럭단자(CK2)에는 상기 제4 클럭 신호(CKV2B)가 인가된다. 또한, 제3 클럭단자(CK3)에는 상기 제1 클럭 신호(CKV1)가 인가되고, 제4 클럭단자(CK4)에는 상기 제2 클럭 신호(CKV2)가 인가된다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 제4 스테이지(SRC4)의 제1 클럭단자(CK1)에는 상기 제4 클럭 신호(CKV2B)가 인가되고, 제2 클럭단자(CK2)에는 상기 제1 클럭 신호(CKV1)가 인가된다. 또한, 제3 클럭단자(CK3)에는 상기 제2 클럭 신호(CKV2)가 인가되고, 제4 클럭단자(CK4)에는 상기 제3 클럭 신호(CKV1B)가 인가된다.
이와 같이, 상기 제1 내지 제4 스테이지들(SRC1 내지 SRC4) 각각의 제1 내지 제4 클럭 단자들(CK1 내지 CK4)에 인가되는 상기 제1 클럭 신호(CKV), 상기 제2 클럭 신호(CKV2), 상기 제3 클럭 신호(CKV1B) 및 상기 제4 클럭 신호(CKV2B)의 순서는 제5 내지 제m+1 스테이지들(SRC5~SRCm+1)에 반복적으로 적용될 수 있다.
여기서 상기 제1 클럭 신호(CKV1)와 상기 제3 클럭 신호(CKV1B)는 위상이 서로 반대이고, 상기 제2 클럭 신호(CKV2)와 상기 제4 클럭 신호(CKV2B)는 위상이 서로 반대이다.
제1 입력단자(IN1)는 수직 개시신호(STV) 또는 전단 스테이지의 캐리 신호를 인가 받는다.
예를 들어, 전단 스테이지가 존재하지 않는 상기 제1 스테이지(SRC1)의 제1 입력단자(IN1)에는 외부에서 제공되는 상기 수직 개시신호(STV)가 인가되고, 상기 제1 스테이지(SRC1) 이외의 스테이지(SRC2~SRCm+1)의 제1 입력단자(IN1)에는 전단 스테이지의 캐리단자(CR)에서 출력되는 캐리 신호가 인가된다.
즉, 제2 내지 제m+1 스테이지(SRC2~SRCm+1)의 제1 입력단자(IN1)에는 제1 내지 제m 스테이지(SRC1~SRCm)에서 출력되는 캐리 신호가 각각 인가된다.
제2 입력단자(IN2)는 다음 스테이지에서 출력되는 게이트 신호 또는 상기 수직 개시신호를 인가 받는다.
예를 들어, 다음 스테이지가 존재하지 않는 제m+1 스테이지(SRCm+1)의 제2 입력단자(IN2)에는 상기 수직 개시신호(STV)가 인가되고, 상기 제m+1 스테이지(SRCm+1)를 제외한 나머지 스테이지(SRC1~SRCm)의 제2 입력단자(IN2)에는 다음 스테이지에서 출력되는 게이트 신호가 인가된다.
즉, 상기 제1 내지 제m 스테이지(SRC1~SRCm)의 제2 입력단자(IN2)에는 상기 제2 내지 제m+1 스테이지(SRC2~SRCm+1)에서 출력되는 게이트 신호(GOUT2~GOUTm+1)가 인가된다.
인에이블단자(E)는 다음 스테이지의 출력인에이블단자(OUTE)에서 출력되는 출력 인에이블 신호(OUTEV) 또는 상기 수직 개시신호(STV)를 인가 받는다.
예를 들어, 다음 스테이지가 존재하지 않는 제m+1 스테이지(SRCm+1)의 인에이블단자(E)에는 상기 수직 개시신호(STV)가 인가되고, 상기 제m+1 스테이지(SRCm+1)를 제외한 나머지 스테이지(SRC1~SRCm)의 인에이블단자(E)에는 다음 스 테이지에서 출력되는 출력 인에이블 신호(OUTEV)가 인가된다.
즉, 상기 제1 내지 제m 스테이지(SRC1~SRCm)의 인에이블단자(E)에는 상기 제2 내지 제m+1 스테이지(SRC2~SRCm+1)에서 출력되는 출력 인에이블 신호(OUTEV)가 인가된다.
상기 전원단자(V1)에는 접지 전압(Vss)이 인가된다.
상기 리셋단자(RE)에는 마지막 단 스테이지인 상기 제m+1 스테이지(SRCm+1)에서 출력된 캐리 신호가 인가된다. 즉, 상기 리셋단자(RE)에는 상기 제m+1 스테이지(SRCm+1)의 캐리단자(CR)에서 출력되는 상기 캐리 신호가 인가된다.
캐리단자(CR) 및 출력단자(OUT)는 제1 클럭단자(CK1)로 인가된 상기 제1 클럭 신호(CKV1), 상기 제2 클럭 신호(CKV2), 상기 제3 클럭 신호(CKV1B) 및 상기 제4 클럭 신호(CKV2B)에 기초한 캐리 신호 및 게이트 신호(GOUT)가 각각 출력된다.
예를 들어, 상기 복수의 스테이지(SRC1~SRCm+1) 중에서 상기 제1 스테이지(SRC1)의 캐리단자(CR) 및 출력단자(OUT)는 상기 제1 클럭 신호(CKV1)에 기초하여 캐리 신호 및 제1 게이트 신호(GOUT1)가 출력될 수 있다. 단, 인에이블단자(E)의 신호가 로우 레벨이면 상기 제1 게이트 신호(GOUT1)로서 상기 접지 전압이 출력될 수 있다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 상기 제2 스테이지(SRC2)의 캐리단자(CR) 및 출력단자(OUT)는 상기 제2 클럭 신호(CKV2)에 기초하여 캐리 신호 및 제2 게이트 신호(GOUT2)가 출력될 수 있다. 단, 인에이블단자(E)의 신호가 로우 레벨이면 상기 제2 게이트 신호(GOUT2)로서 상기 접지 전압이 출력될 수 있다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 상기 제3 스테이지(SRC3)의 캐리단자(CR) 및 출력단자(OUT)는 상기 제3 클럭 신호(CKV1B)에 기초하여 캐리 신호 및 제3 게이트 신호(GOUT3)가 출력될 수 있다. 단, 인에이블단자(E)의 신호가 로우 레벨이면 상기 제3 게이트 신호(GOUT3)로서 상기 접지 전압이 출력될 수 있다.
상기 복수의 스테이지(SRC1~SRCm+1) 중에서 상기 제4 스테이지(SRC4)의 캐리단자(CR) 및 출력단자(OUT)는 상기 제4 클럭 신호(CKV2B)에 기초하여 캐리 신호 및 제4 게이트 신호(GOUT4)가 출력될 수 있다. 단, 인에이블단자(E)의 신호가 로우 레벨이면 상기 제4 게이트 신호(GOUT4)로서 상기 접지 전압이 출력될 수 있다.
이와 같이, 상기 제5 내지 m+1 스테이지들(SRCm+1)의 캐리단자(CR) 및 출력단자(OUT)도 상기 제1 클럭 신호(CKV1), 상기 제2 클럭 신호(CKV2), 상기 제3 클럭 신호(CKV1B) 및 상기 제4 클럭 신호(CKV2B)에 반복적으로 기초하여 캐리 신호 및 제5 내지 제m+1 게이트 신호들(GOUT5 내지 GOUTm+1)를 출력시킨다.
또한, 본 실시예에서는 짝수 번째 스테이지들의 인에이블단자들에 하이 레벨의 신호가 인가되므로, 짝수 번째 스테이지들로부터 게이트 신호들이 출력될 수 있다.
복수의 스테이지(SRC1~SRCm+1)에 동기신호 및 구동전압을 제공하기 위한 라인부(LS)는 개시신호 라인(SL1), 제1 클럭 라인(SL2), 제2 클럭 라인(SL3), 제3 클럭 라인(SL4), 제4 클럭 라인(SL5), 전원 라인(SL6) 및 리셋 라인(SL7)을 포함한다.
상기 개시신호 라인(SL1)은 외부로부터 수직 개시신호(STV)가 인가되며, 상 기 수직 개시신호(STV)를 상기 제1 스테이지(SRC1)의 상기 제1 입력단자(IN1) 및 상기 제m+1 스테이지(SRCm+1)의 상기 제2 입력단자(IN2)에 인가한다.
상기 제1 클럭 라인(SL2)은 외부로부터 상기 제1 클럭 신호(CKV1)가 인가되며, 상기 제1 클럭 신호(CKV1)를 상기 제1 스테이지(SRC1) 및 (4p+1)번째 스테이지들의 제1 클럭단자들(CK1)에 인가한다. 또한, 상기 제1 클럭 라인(SL2)은 상기 제1 클럭 신호(CKV1)를 상기 제2 스테이지(SRC2) 및 (4p+2)번째 스테이지들의 제4 클럭단자들(CK4)에 인가하고, 상기 제3 스테이지(SRC3) 및 (4p+3)번째 스테이지들의 제3 클럭단자들(CK3)에 인가하며, 4p번째 스테이지들의 제2 클럭단자들(CK2)에 인가한다.
상기 제2 클럭 라인(SL3)은 외부로부터 상기 제2 클럭 신호(CKV2)가 인가되며, 상기 제2 클럭 신호(CKV2)를 상기 제2 스테이지(SRC2) 및 상기 (4p+2)번째 스테이지들의 제1 클럭단자들(CK1)에 인가한다.
또한, 상기 제2 클럭 라인(SL3)은 상기 제2 클럭 신호(CKV2)를 상기 제3 스테이지(SRC3) 및 (4p+3)번째 스테이지들의 제4 클럭단자들(CK4)에 인가하고, 상기 4p번째 스테이지들의 제3 클럭단자들(CK3)에 인가하며, 상기 제1 스테이지(SRC1) 및 상기 (4p+1)번째 스테이지들의 제2 클럭단자들(CK2)에 인가한다.
상기 제3 클럭 라인(SL4)은 외부로부터 상기 제3 클럭 신호(CKV1B)가 인가되며, 상기 제3 클럭 신호(CKV1B)를 상기 제3 스테이지(SRC3) 및 상기 (4p+3)번째 스테이지들의 제1 클럭단자들(CK1)에 인가한다. 또한, 상기 제3 클럭 라인(SL4)은 상기 제3 클럭 신호(CKV1B)를 상기 4p번째 스테이지들의 제4 클럭단자들(CK4)에 인가 하고, 상기 제1 스테이지(SRC1) 및 상기 (4p+1)번째 스테이지들의 제3 클럭단자들(CK3)에 인가하며, 상기 제2 스테이지(SRC2) 및 상기 (4p+2)번째 스테이지들의 제2 클럭단자들(CK2)에 인가한다.
상기 제4 클럭 라인(SL5)은 외부로부터 상기 제4 클럭 신호(CKV2B)가 인가되며, 상기 제4 클럭 신호(CKV2B)를 상기 4p번째 스테이지들의 제1 클럭단자들(CK1)에 인가한다. 또한, 상기 제4 클럭 라인(SL5)은 상기 제4 클럭 신호(CKV2B)를 상기 제1 스테이지(SRC1) 및 상기 (4p+1)번째 스테이지들의 제4 클럭단자들(CK4)에 인가하고, 상기 제2 스테이지(SRC2) 및 상기 (4p+2)번째 스테이지들의 제3 클럭단자들(CK3)에 인가하며, 상기 제3 스테이지(SRC3) 및 상기 (4p+3)번째 스테이지들의 제2 클럭단자들(CK2)에 인가한다.
상기 전원 라인(SL6)에는 외부로부터 접지 전압(Vss)이 인가되며, 상기 접지 전압(Vss)을 각 스테이지의 상기 전원단자(V1)에 인가한다.
리셋 라인(SL8)은 마지막 스테이지인 상기 제m+1 스테이지(SRCm+1)에서 출력된 캐리 신호를 각 스테이지의 리셋단자(RE)에 인가한다.
도 7은 도 6에 도시된 스테이지의 회로도이고, 도 8은 도 7에 도시된 스테이지의 신호 파형도이다.
도 6 내지 도 8을 참조하면, 본 발명의 실시예에 따른 게이트 구동회로(300)의 제m 스테이지(SRCm)는 버퍼부(310), 충전부(320), 풀업부(330), 제1 홀딩부(340), 제2 홀딩부(350), 제1 노드 홀딩부(360), 게이트 홀딩부(365), 풀다운부(370), 방전부(380), 캐리부(390) 및 인에이블부(395)를 포함한다. 여기서, 이전 스테이지를 제m-1 스테이지(SRCm-1)라 하고 다음 스테이지를 제m+1 스테이지(SRCm+1)이라 정의한다. 또한, m은 2보다 큰 자연수이다.
버퍼부(310)는 드레인(또는 제1 전류 전극)과 게이트(또는 제어 전극)가 공통으로 제1 입력단자(IN1)에 연결되어 상기 제1 입력단자(IN1)의 신호(이하 제1 입력신호)를 인가 받고 상기 제1 입력신호에 기초하여 상기 제1 노드(N1)에 하이 레벨의 신호를 인가한다. 여기서, 상기 제m 스테이지의 상기 제1 노드(N1)에 인가되는 신호를 제1 노드 신호(N1Sm)이라 정의한다.
상기 버퍼부(310)의 소스(또는 제2 전류 전극)는 상기 충전부(320)의 일단과 연결되어 제1 노드(N1)를 이루는 제1 트랜지스터(T1)를 포함한다.
즉, 상기 수직 개시신호(STV)에 동기하여 상기 제1 트랜지스터(T1)가 턴-온(turn-on) 되어 상기 제1 노드(N1)에 하이 레벨의 신호가 상기 제1 노드 신호(N1Sm)로서 인가된다. 한편, 상기 제2 내지 제m+1 스테이지(SRC2~SRCm+1)의 경우에 상기 버퍼부(310)는 상기 제1 입력신호로 전단 스테이지의 게이트 신호를 인가 받는다.
여기서, 상기 수직 개시신호(STV)의 위상은 상기 제1 클럭단자(CK1)에 인가되는 신호의 위상과 동기되고, 상기 수직 개시신호(STV)의 펄스폭은 상기 제1 클럭단자(CK1)의 신호의 펄스폭과 동일할 수 있다.
예를 들어, 상기 제1 스테이지(SRC1)에서는 상기 제1 클럭단자(CK1)의 신호가 상기 제1 클럭 신호(CKV1)이고, 상기 수직 개시신호(STV)는 상기 제1 클럭 신호(CKV1)를 동기시키는 신호이다.
상기 충전부(320)는 일단이 상기 제1 트랜지스터(T1)의 소스와 연결되어 상기 제1 노드(N1)를 이루고, 타단이 출력단자(OUT)에 연결된 제1 커패시터(C1)를 포함한다. 상기 충전부(320)는 상기 버퍼부(310)에서 인가된 상기 하이 레벨의 신호를 상기 제1 커패시터(C1)에 충전하여 상기 제1 노드(N1)를 하이 레벨로 유지한다.
상기 풀업부(330)는 드레인이 제1 클럭단자(CK1)에 연결되고, 게이트는 상기 제1 커패시터(C1)의 일단에 연결되어 상기 제1 노드(N1)를 이루며, 소스는 상기 제1 커패시터(C1)의 타단 및 상기 출력단자(OUT)와 연결되는 제2 트랜지스터(T2)를 포함한다.
상기 풀업부(330) 상기 제1 노드(N1)의 신호에 응답하여 상기 제1 클럭단자(CK1)로 인가되는 제1 클럭 신호(CKV1), 상기 제2 클럭 신호(CKV2), 상기 제3 클럭 신호(CKV1B) 또는 제4 클럭 신호(CKV2B)에 기초하여 상기 출력단자(OUT)로 하이 레벨의 게이트 신호(GOUT)를 출력한다.
즉, 상기 제1 스테이지(SRC1) 및 상기 (4p+1)번째 스테이지들은 상기 제1 클럭 신호(CKV1)에 기초하여 게이트 신호(GOUT)를 출력한다.
상기 제2 스테이지(SRC2) 및 상기 (4p+2)번째 스테이지들은 상기 제2 클럭 신호(CKV2)에 기초하여 게이트 신호(GOUT)를 출력한다.
상기 제3 스테이지(SRC3) 및 상기 (4p+3)번째 스테이지들은 상기 제3 클럭 신호(CKV1B)에 기초하여 게이트 신호(GOUT)를 출력한다.
상기 4p번째 스테이지들은 상기 제4 클럭 신호(CKV2B)에 기초하여 게이트 신호(GOUT)를 출력한다.
본 실시예에서는 짝수 번째 스테이지들의 인에이블단자들에 하이 레벨의 신호가 인가되므로, 짝수 번째 스테이지들로부터 게이트 신호들이 출력될 수 있다.
상기 제1 홀딩부(340)는 제3, 제4, 제5 및 제6 트랜지스터(T3, T4, T5, T6)와 제2 및 제3 커패시터(C2, C3)를 포함하고, 제1 클럭단자(CK1)의 신호가 하이 레벨인 구간 동안 상기 제1 노드(N1)의 신호가 로우 레벨이면 상기 제2 노드(N2)의 신호를 하이 레벨로 유지시킨다. 여기서, 상기 제m 스테이지의 상기 제2 노드(N2)에 인가되는 신호를 제2 노드 신호(N2Sm)라 정의한다.
상기 제3 트랜지스터(T3)는 드레인과 게이트는 공통하여 상기 제1 클럭단자(CK1)에 연결되고, 소스는 상기 제4 트랜지스터(T4)의 드레인에 연결된다.
상기 제4 트랜지스터(T4)의 게이트는 상기 제1 노드(N1)에 연결되고, 소스는 상기 전원단자(V1)에 연결된다.
상기 제5 트랜지스터(T5)의 드레인은 상기 제1 클럭단자(CK1)에 연결되고, 게이트는 상기 제3 트랜지스터(T3)의 소스 및 상기 제4 트랜지스터(T4)의 드레인과 연결된다.
상기 제6 트랜지스터(T6)의 드레인은 상기 제5 트랜지스터(T5)의 소스와 연결되어 제2 노드(N2)를 이루고, 게이트는 상기 제4 트랜지스터(T4)의 게이트와 공통하여 상기 제1 노드(N1)에 연결되며, 소스는 상기 전원단자(V1)에 연결된다.
상기 제2 커패시터(C2)는 상기 제5 트랜지스터(T5)의 상기 드레인과 상기 게이트 사이에 연결되고, 상기 제3 커패시터(C3)는 상기 제5 트랜지스터(T5)의 상기 게이트와 상기 소스 사이에 연결된다.
상기 제1 홀딩부(340)는 상기 제2 노드(N2)의 상기 제2 노드 신호(N2Sm)를 통해 상기 제2 홀딩부(350)의 동작을 제어한다.
예를 들어, 상기 제1 클럭단자(CK1)의 신호와 동기되는 컨트롤 전압이 상기 제5 트랜지스터(T5)를 통해 상기 제2 노드(N2)에 인가되며, 상기 출력단자(OUT)의 신호가 하이 레벨일 경우에는 상기 제6 트랜지스터(T6)가 턴-온 동작하여 상기 제2 노드(N2)에는 로우 레벨의 신호가 인가된다.
즉, 상기 출력단자(OUT)의 신호가 하이 레벨인 경우를 제외하곤 상기 제1 클럭단자(CK1)의 신호에 동기되는 신호가 상기 제2 노드(N2)에 인가되며, 상기 출력단자(OUT)의 신호가 하이 레벨인 경우에는 예외의 경우로 상기 제2 노드(N2)의 신호는 로우 레벨이 된다.
상기 제2 홀딩부(350)는 제7, 제8, 제9 및 제10 트랜지스터(T7, T8, T9, T10)를 포함하고, 상기 제3 클럭단자(CK3)에 인가되는 신호에 응답하여 상기 출력단자(OUT)를 상기 전원단자(V1) 신호로 유지시키며, 상기 제1 홀딩부(340)에 의해 턴-온 되어 상기 출력단자(OUT)를 상기 전원단자(V1) 신호로 유지시킨다.
예를 들어, 상기 제7 트랜지스터(T7)의 드레인은 상기 출력단자(OUT)에 연결되고, 게이트는 상기 제2 노드(N2)에 연결되어 상기 제1 홀딩부(340)와 연결되며, 소스는 상기 전원단자(V1)에 연결된다.
상기 제8 트랜지스터(T8)의 드레인은 상기 제1 입력단자(IN1)에 연결되어 상기 제1 입력신호를 인가 받고, 게이트는 상기 제3 클럭단자(CK3)에 연결되며, 소스는 상기 제1 노드(N1)에 연결된다.
상기 제9 트랜지스터(T9)의 드레인은 상기 제1 노드(N1)에 연결되고, 게이트는 상기 제1 클럭단자(CK1)에 연결되며, 소스는 상기 출력단자(OUT)에 연결된다.
예를 들어, 상기 제8 트랜지스터(T8)는 상기 제3 클럭단자(CK3)에 인가되는 신호에 응답하여 상기 제1 입력단자(IN1)으로 인가되는 신호를 상기 제1 노드(N1)에 제공하며, 상기 제9 트랜지스터(T9)는 상기 제1 클럭단자(CK1)에 인가되는 신호에 응답하여 상기 출력단자(OUT)의 신호를 상기 제1 노드(N1)에 제공한다.
상기 제10 트랜지스터(T10)의 드레인은 상기 출력단자(OUT)에 연결되고, 게이트는 상기 제8 트랜지스터(T8)의 상기 게이트와 공통하여 상기 제3 클럭단자(CK3)에 연결되며, 소스는 상기 전원단자(V1)에 연결된다.
예를 들어, 상기 제10 트랜지스터(T10)는 상기 제3 클럭단자(CK3)에 인가되는 신호에 응답하여 상기 출력단자(OUT)를 상기 전원단자(V1) 신호로 유지시키고, 상기 제7 트랜지스터(T7)는 상기 제1 홀딩부(340)에 의해 턴-온 되어 상기 출력단자(OUT)를 상기 전원단자(V1) 신호로 유지시킨다.
여기서, 상기 제2 클럭단자(CK2)의 신호는 상기 제1 클럭단자(CK1)의 신호의 1/4 주기만큼 지연된 신호이고, 상기 제3 클럭단자(CK3)의 신호는 상기 제1 클럭단자(CK1)의 신호의 3/4 주기만큼 지연된 신호이며, 상기 제4 클럭단자(CK4)의 신호는 상기 제1 클럭단자(CK1)의 신호의 1/2 주기만큼 지연된 신호이다.
예를 들어, 상기 제2 스테이지에서는 상기 제1 클럭단자(CK1)에 상기 제2 클럭 신호(CKV2)이 인가된다. 따라서, 상기 제2 클럭단자(CK2)에 인가되는 상기 제3클럭 신호(CKV1B)는 상기 제2 클럭 신호(CKV2)가 1/4 주기만큼 지연된 신호일 수 있다. 상기 제3 클럭단자(CK3)에 인가되는 상기 제4 클럭 신호(CKV2B)는 상기 제2 클럭 신호(CKV2)가 1/2 주기만큼 지연된 신호일 수 있다. 상기 제4 클럭단자(CK4)에 인가되는 상기 제1 클럭 신호(CKV1)는 상기 제2 클럭 신호(CKV2)가 3/4 주기만큼 지연된 신호일 수 있다.
상기 제2 홀딩부(350)는 상기 풀다운부(370)의 동작 이후에 상기 출력단자(OUT)를 로우 레벨로 유지하는 기능을 수행한다. 즉, 게이트 신호의 로우 레벨 구간 동안 대응하여 상기 출력단자(OUT)로 상기 접지 전압(Vss)을 제공하고, 상기 제1 노드(N1)에 상기 접지 전압(Vss)을 인가하여 상기 풀업부(330)가 포함하는 상기 제2 트랜지스터(T2)의 턴-오프 동작을 유지하여 홀드 동작을 수행한다.
예를 들어, 상기 제1 클럭단자(CK1)의 신호가 하이 레벨인 경우에 상기 제2 노드(N2)에 하이 레벨의 신호가 인가되어, 상기 제7 트랜지스터(T7)는 턴-온 동작한다. 따라서 상기 접지 전압(Vss)이 상기 제7 트랜지스터(T7)를 통해 상기 출력단자(OUT)로 출력되고, 상기 출력단자(OUT)의 전압인 상기 접지 전압(Vss)이 상기 제9 트랜지스터(T9)를 통해 상기 제1 노드(N1)에 인가되어 상기 제2 트랜지스터(T2)는 턴-오프 동작한다.
또한, 상기 제1 클럭단자(CK1)의 신호가 로우 레벨인 경우에는 상기 제3 클럭단자(CK3)의 신호가 하이 레벨이므로, 상기 접지 전압(Vss)이 상기 제10 트랜지스터(T10)를 통해 상기 출력단자(OUT)로 출력된다. 즉, 게이트 신호의 로우 레벨 구간 동안 상기 제7 및 제10 트랜지스터(T7, T10)가 교대로 턴-온 동작하여 상기 출력단자(OUT)로 상기 접지 전압(Vss)을 출력하여 로우 레벨 상태로 유지한다.
상기 풀다운부(370)는 드레인이 상기 출력단자(OUT)에 연결되고, 게이트는 제2 입력단자(IN2)에 연결되어 제2 입력신호를 인가 받으며, 소스는 전원단자(V1)와 연결되어 접지 전압(Vss)이 인가되는 제15 트랜지스터(T15)를 포함한다.
상기 풀다운부(370)는 상기 제2 입력단자(IN2)의 신호(이하 제2 입력신호)에 응답하여 상기 출력단자(OUT)로 접지 전압(Vss)을 인가한다. 즉, 상기 제2 입력신호가 하이 레벨인 구간 동안 턴-온 동작하여 상기 접지 전압(Vss)을 상기 출력단자(OUT)로 출력한다.
상기 방전부(380)는 제16 트랜지스터(T16)와 제17 트랜지스터(T17)를 포함하며, 상기 제2 입력신호에 응답하여 상기 충전부(320)에 충전된 전하를 상기 전원단자(V1)로 제1 방전한다. 또한 마지막 스테이지인 상기 제m+1 스테이지(SRCm+1)에서 출력된 캐리 신호에 응답하여 상기 충전부(320)에 충전된 전하를 상기 전원단자(V1)로 제2 방전한다.
예를 들어, 상기 제16 트랜지스터(T16)의 드레인은 상기 제1 노드(N1)에 연결되고, 게이트는 리셋단자(RE)에 연결되어 상기 제m+1 스테이지(SRCm+1)의 캐리 신호를 인가 받으며, 소스는 상기 전원단자(V1)에 연결된다.
상기 제17 트랜지스터(T17)의 드레인은 상기 제1 노드(N1)에 연결되고, 게이트는 상기 제2 입력단자(IN2)에 연결되어 상기 제2 입력신호를 인가 받으며, 소스는 상기 전원단자(V1)에 연결된다.
상기 캐리부(390)는 제18 트랜지스터(T18) 및 제4 커패시터(C4)를 포함한여, 상기 제1 노드(N1)의 신호에 응답하여 상기 제1 클럭단자(CK1)의 신호에 기초한 캐리 신호를 상기 캐리단자(CR)로 출력한다. 여기서, 제m 스테이지의 캐리단자(CR)로부터 출력되는 캐시 신호를 제m 캐리 신호(CRm)이라 정의한다.
상기 제18 트랜지스터(T18)의 드레인은 상기 제1 클럭단자(CK1)에 연결되고, 게이트는 상기 제1 노드(N1)에 연결되며, 소스는 캐리단자(CR)에 연결된다. 상기 제4 커패시터(C4)는 상기 제18 트랜지스터(T18)의 게이트와 소스 사이에 연결된다.
여기서, 상기 출력단자(OUT)의 신호가 왜곡되어도 상기 캐리부(390)는 상기 출력단자(OUT)와 전기적으로 분리된 상기 제1 클럭단자(CK1)의 신호에 기초하므로, 정상적인 캐리 신호를 출력하여 다음 스테이지인 제m+1 스테이지(SRCm+1)의 정상적인 동작을 유도한다.
상기 제1 노드 홀딩부(360)는 제1 유지부(10) 및 제2 유지부(20)을 포함하고, 상기 제3 클럭단자(CK3)에 인가되는 신호에 응답하여 상기 제1 노드(N1)를 상기 접지 전압(Vss)으로 유지시키고, 상기 제4 클럭단자(CK4)에 인가되는 신호에 응답하여 상기 제1 노드(N1)를 상기 접지 전압(Vss)으로 유지시킨다.
상기 제1 유지부(10)는 제11 트랜지스터(T11)를 포함하고, 상기 제2 유지부(20)는 제12 트랜지스터(T12)를 포함한다.
상기 제11 트랜지스터(T11)의 드레인은 상기 전원단자(V1)에 연결되고, 게이트는 상기 제3 클럭단자(CK3)에 연결되며, 소스는 상기 제1 노드(N1)에 연결된다.
상기 제12 트랜지스터(T12)의 드레인은 상기 제1 노드(N1)에 연결되고, 게이트는 제2 클럭단자(CK2)에 연결되며, 소스는 상기 전원단자(V1)에 연결된다.
예를 들어, 상기 제11 트랜지스터(T11)는 상기 제3 클럭단자(CK3)에 인가되 는 신호에 응답하여 상기 제1 노드(N1)를 상기 전원단자(V1) 신호로 유지시키고, 상기 제12 트랜지스터(T12)는 상기 제2 클럭단자(CK2)에 인가되는 신호에 응답하여 상기 제1 노드(N1)를 상기 전원단자(V1) 신호로 유지시킨다.
따라서, 상기 제1 노드(N1)에 상기 제2 클럭 신호(CKV2)의 주기의 3/4동안 상기 접지 전압을 공급할 수 있으므로, 안정적인 회로 구현이 가능하다. 즉, 상기 제1 노드(N1)에 하이 레벨의 신호가 인가되는 않는 동안 상기 접지 전압을 상기 제1 노드(N1)에 공급할 수 있다.
상기 게이트 홀딩부(365)는 제3 유지부(30) 및 제4 유지부(40)을 포함한고, 상기 제2 클럭단자(CK2)에 인가되는 신호에 응답하여 상기 출력단자(OUT)를 상기 접지전압(Vss)으로 유지시키고, 상기 제4 클럭단자(CK4)에 인가되는 신호에 응답하여 상기 출력단자(OUT)를 상기 접지 전압(Vss)으로 유지시킨다.
상기 제3 유지부(30)는 제13 트랜지스터(T13)를 포함하고, 상기 제4 유지부(20)는 제14 트랜지스터(T14)를 포함한다.
상기 제13 트랜지스터(T13)의 드레인은 전원단자(V1)에 연결되고, 게이트는 상기 제2 클럭단자(CK2)에 연결되며, 소스는 상기 제1 노드(N1)에 연결된다.
상기 제14 트랜지스터(T14)의 드레인은 상기 전원단자(V1)에 연결되고, 게이트는 제4 클럭단자(CK4)에 연결되며, 소스는 상기 출력단자(OUT)에 연결된다.
예를 들어, 상기 제13 트랜지스터(T13)는 상기 제2 클럭단자(CK2)에 인가되는 신호에 응답하여 상기 출력단자(OUT)를 상기 전원단자(V1) 신호로 유지시키고, 상기 제14 트랜지스터(T14)는 상기 제4 클럭단자(CK4)에 인가되는 신호에 응답하여 상기 출력단자(OUT)를 상기 전원단자(V1) 신호로 유지시킨다.
따라서, 상기 출력단자(OUT)에 상기 제2 클럭 신호(CKV2)의 주기동안 상기 접지 전압을 공급할 수 있으므로, 안정적인 회로 구현이 가능하다.
상기 인에이블부(395)는 제19 트랜지스터(T19), 제1, 제2 및 제3 저항들(R1, R2, R3), 제5, 제6 및 제7 커패시터들(C5, C6, C7)을 포함하여, 다음 스테이지의 출력인에이블단자(OUTE)가 하이 레벨이면 현재 스테이지의 출력을 로우 레벨로 유지시키는 역할을 한다.
상기 제1, 제2 및 제3 저항들(R1, R2, R3)은 상기 출력단자(OUT) 및 상기 출력인에이블단자(OUTE) 사이에 직렬로 배치된다. 상기 제5 커패시터(C5)는 상기 제1 및 제2 저항들(R1, R2) 사이에 일단이 연결되고, 타단이 접지된다. 상기 제6 커패시터(C6)는 상기 제2 및 제3 저항들(R2, R3) 사이에 일단이 연결되고, 타단이 접지된다. 상기 제7 커패시터(C6)는 상기 제3 저항(R3) 및 상기 출력인에이블단자(OUTE)사이에 일단이 연결되고, 타단이 접지된다.
상기 제19 트랜지스터(T19)의 드레인은 상기 출력인에이블단자(OUTE)에 연결되고, 게이트는 상기 인에이블단자(E)에 연결되며, 소스는 상기 전원단자(V1)에 연결된다.
예를 들어, 다음 스테이지인 제m+1 스테이지(SRCm+1)의 출력인에이블단자(OUTE)의 출력이 하이 레벨이면, 현재 스테이지의 인에이블단자(E)에 로우 레벨의 신호가 인가되어 상기 출력단자(OUT)의 출력은 로우 레벨로 유지된다.
또한, 다음 스테이지인 제m+1 스테이지(SRCm+1)의 출력인에이블단자(OUTE)의 출력이 로우 레벨이면, 현재 스테이지의 인에이블단자(E)에 하이 레벨의 신호가 인가되어 상기 출력단자(OUT)의 출력은 정상적으로 출력된다.
도 9a 및 도 9b는 도 6에 도시된 게이트 구동회로의 구동 방법을 설명하기 위해 도시한 흐름도이다.
도 6 내지 도 8을 참조하면, m번째 게이트 라인을 액티브시키는 방법은 다음과 같다.
우선, 상기 버퍼부(310)는 상기 제m-1 스테이지의 상기 캐리단자(CR)로부터 출력되는 (m-1)번째 캐리 신호 또는 수직 개시신호를 인가받아 상기 제1 노드(N1)의 신호인 제1 노드 신호(N1Sm)를 제1 하이 레벨로 유지시킨다(단계 S210).
이때, 상기 입력 신호(IN1)에 응답하여 제m 클럭 신호가 상기 제1 노드(N1)에 인가되므로 상기 충전부(320)는 전하를 충전할 수 있다. 따라서, 상기 제1 노드 신호(N1Sm)가 제1 하이 레벨로 유지될 수 있다.
이어서, 상기 풀업부(330)는 상기 제1 노드 신호(N1Sm)에 응답하여 상기 m번째 게이트 라인에 출력되는 m번째 게이트 신호로서 제m 클럭 신호를 상기 출력단자(OUT)을 통해 출력한다(단계 S220). 여기서, 상기 제m 클럭 신호는 상기 제1 클럭 신호(CKV), 상기 제2 클럭 신호(CKV2), 상기 제3 클럭 신호(CKV1B) 및 상기 제4 클럭 신호(CKV2B)일 수 있다. 또한, 상기 제1 노드 신호(N1Sm)는 상기 m번째 게이트 신호가 출력됨으로써 상기 제1 하이 레벨보다 높은 제2 하이 레벨로 부스팅 될 수 있다.
이어서, 상기 제1 홀딩부(340)는 상기 제m 클럭 신호가 하이 레벨인 구간 동 안, 상기 제1 노드 신호(N1Sm)가 로우 레벨인지 판단한다(단계 S230).
만약, 상기 제1 노드 신호(N1Sm)가 로우 레벨이면 제2 노드 신호(N2Sm)를 하이 레벨로 유지한다(단계 S231). 반면, 상기 제1 노드 신호(N1Sm)가 하이 레벨 이면 제2 노드 신호(N2Sm)를 로우 레벨로 유지한다(단계 S233).
다시 말하면, 상기 제1 홀딩부(340)는 상기 제m 클럭 신호의 3/4 주기만큼 지연된 신호인 제m+3 클럭 신호가 하이 레벨인 구간 동안, 상기 제1 노드 신호(N1Sm)가 하이 레벨이면 상기 제2 노드 신호(N2Sm)를 하이 레벨로 유지한다.
이는 상기 제1 노드 신호(N1Sm)가 하이 레벨인 구간 동안, 즉, 상기 m번째 게이트 신호로서 상기 제m 클럭 신호를 상기 출력단자(OUT)을 통해 출력하는 동안, 상기 출력단자(OUT)가 상기 접지 전압을 출력하는 것을 방지하는 역할을 한다. 따라서, 상기 제1 노드 신호(N1Sm)가 하이 레벨인 구간을 제외한 제m 클럭 신호가 하이 레벨인 구간 동안 상기 출력단자(OUT)는 상기 접지 전압을 출력할 수 있다.
이어서, 상기 제2 홀딩부(350)는 상기 제m 클럭 신호의 1/2 주기만큼 지연된 신호인 제m+2 클럭 신호 및 상기 제2 노드 신호(N2Sm)에 응답하여 상기 제1 노드 신호(N1Sm)를 접지 전압으로 유지하고 및 상기 m번째 게이트 신호로서 상기 접지 전압을 출력한다(단계 S240).
즉, 상기 제m 클럭 신호가 상기 출력단자(OUT)을 통해 출력되는 구간을 제외하고, 상기 제m 클럭 신호가 하이 레벨인 구간 동안, 제1 홀딩부(240)는 상기 제1 노드 신호(N1Sm)를 상기 접지 전압으로 유지하고 및 상기 m번째 게이트 신호로서 상기 접지 전압을 출력할 수 있다.
또한, 상기 제m+2 클럭 신호가 하이 레벨인 구간 동안, 제2 홀딩부(250)는 상기 제1 노드 신호(N1Sm)를 상기 접지 전압으로 유지하고 및 상기 m번째 게이트 신호로서 상기 접지 전압을 출력할 수 있다.
여기서, 상기 제m 클럭 신호의 위상 및 상기 제m+2 클럭 신호의 위상은 서로 반대이므로 상기 제1 노드(N1)에 하이 레벨의 신호가 인가되는 않는 동안 상기 접지 전압을 상기 제1 노드(N1)에 안정적으로 공급할 수 있다.
이어서, 상기 제1 노드 홀딩부(360)는 상기 제m 클럭 신호의 1/4 주기만큼 지연된 신호인 제m+1 클럭 신호에 응답하여 상기 제1 노드 신호(N1Sm)를 상기 접지 전압(Vss)으로 유지시키고, 상기 제m+2 클럭 신호에 응답하여 제1 노드 신호(N1Sm)를 상기 접지 전압(Vss)으로 유지시킨다(단계 S250).
이어서, 상기 게이트 홀딩부(365)는 상기 제m+1 클럭 신호에 응답하여 상기 m번째 게이트 신호를 상기 접지 전압(Vss)으로 유지시키고, 상기 제m 클럭 신호의 3/4 주기만큼 지연된 신호인 제m+3 클럭 신호에 응답하여 상기 m번째 게이트 신호를 상기 접지 전압(Vss)으로 유지시킨다(단계 S260).
이어서, 상기 풀다운부(370)는 (m+1)번째 게이트 신호 또는 상기 수직 개시신호에 응답하여 상기 m번째 게이트 신호로서 상기 접지 전압을 출력한다(단계 S270).
상기 방전부(380)는 상기 제m+1 클럭 신호에 응답하여 상기 충전부(220)에 충전된 전하를 제2 전원단자(V2)로 제1 방전한다. 또한 마지막 스테이지인 상기 제m+1 스테이지(SRCm+1)에서 출력된 캐리 신호에 응답하여 상기 충전부(220)에 충전 된 전하를 제2 전원단자(V2)로 제2 방전한다.
이어서, 상기 캐리부(390)는 상기 제1 노드 신호(N1Sm)에 응답하여 상기 제m 클럭 신호를 상기 캐리단자(CR)로 출력한다(단계 S280).
이어서, 상기 인에이블부(395)는 상기 (m+1)번째 게이트 신호를 인에이블시키는 출력인에이블신호가 하이 레벨인지 판단한다(단계 S290).
만약, 상기 출력인에이블신호가 하이 레벨이면 제m 스테이지의 출력인 상기 m번째 게이트 신호를 인액티브시킨다(단계 S291). 반면, 상기 출력인에이블신호가 로우 레벨이면 제m 스테이지의 출력인 상기 m번째 게이트 신호를 인에이블시킨다(단계 S293).
본 발명의 실시예들에 따르면, 제1 노드에 하이 레벨의 신호가 인가되는 않는 동안 접지 전압을 상기 제1 노드에 안정적으로 공급할 수 있다. 또한, 클럭 신호들의 전압이 변할 시에도 상기 턴-온 신호를 게이트 구동회로에 지연 없이 인가할 수 있다. 따라서 게이트 구동회로의 출력 신호인 게이트 신호의 신뢰성을 향상시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 표시 장치를 도시한 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 3은 도 2에 도시된 스테이지에 대한 회로도이다.
도 4는 도 3에 도시된 스테이지의 신호 파형도이다.
도 5는 도 2에 도시된 게이트 구동회로의 구동 방법을 설명하기 위해 도시한 흐름도이다.
도 6는 실시예 2에 따른 게이트 구동회로의 블록도이다.
도 7은 도 6에 도시된 스테이지의 회로도이다.
도 8은 도 7에 도시된 스테이지의 신호 파형도이다.
도 9a 및 도 9b는 도 6에 도시된 게이트 구동회로의 구동 방법을 설명하기 위해 도시한 흐름도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시 패널 130 : 데이터 구동부
200 : 게이트 구동회로 SRCm : 제m 스테이지
SRCm+1 : 제m+1 스테이지 205 : 풀업 구동부
210 : 버퍼부 220 : 충전부
230 : 풀업부 240 : 제1 홀딩부
250 : 제2 홀딩부 260 : 풀다운부
270 : 방전부 280 : 방전부
290 : 캐리부

Claims (20)

  1. 종속 연결된 복수의 스테이지들로 이루어져, 게이트 라인을 순차적으로 액티브시키는 게이트 구동 회로에서,
    제m 스테이지(여기서, m은 2보다 큰 자연수)는,
    (m-1)번째 캐리 신호 또는 수직 개시신호에 응답하여 턴-온 전압을 인가받음으로써 제1 노드의 신호를 하이 레벨로 유지시키는 풀업 구동부;
    상기 제1 노드의 신호에 응답하여 출력단자로 제1 클럭단자의 클럭 신호를 출력하는 풀업부;
    상기 클럭 신호의 지연된 신호가 하이 레벨인 구간 동안 상기 제1 노드의 신호가 로우 레벨이면 제2 노드의 신호를 하이 레벨로 유지하고, 상기 제1 노드 신호가 하이 레벨이면 로우 레벨의 제2 노드 신호를 유지하는 제1 홀딩부;
    상기 제2 노드의 신호 또는 상기 클럭 신호의 지연된 신호가 반전된 신호에 응답하여 상기 제1 노드의 신호 및 상기 출력단자의 신호를 상기 접지 전압으로 유지하는 제2 홀딩부; 및
    제m+1 스테이지의 출력신호 또는 상기 수직 개시신호에 응답하여 상기 출력단자로 접지 전압을 출력하는 풀다운부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  2. 제1항에 있어서, 상기 풀업 구동부는
    상기 턴-온 전압을 인가받고, 상기 제m-1 스테이지의 캐리 신호 또는 상기 수직 개시신호에 응답하여 상기 제1 노드에 제1 하이 레벨의 신호를 제공하는 버퍼부; 및
    상기 출력단자의 신호에 동기되어 상기 제1 하이 레벨의 신호를 제2 하이 레벨의 신호로 부스팅 시키는 충전부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  3. 제1항에 있어서, 상기 제1 홀딩부는
    드레인과 게이트가 공통으로 제3 클럭단자에 연결되어 상기 클럭 신호의 지연된 신호를 인가받는 제1 트랜지스터;
    드레인이 상기 제1 트랜지스터의 소스에 연결되고, 게이트가 상기 제1 노드에 연결되며, 소스가 상기 접지 전압이 인가되는 제2 트랜지스터;
    드레인이 상기 제3 클럭단자에 연결되고, 게이트가 상기 제1 트랜지스터의 소스에 연결되는 제3 트랜지스터;
    드레인이 상기 제3 트랜지스터의 소스와 연결되어 상기 제2 노드를 이루고, 게이트가 상기 제3 트랜지스터의 게이트와 공통하여 제1 노드에 연결되며, 소스가 상기 접지 전압이 인가되는 제4 트랜지스터;
    상기 제3 트랜지스터의 드레인과 게이트 사이에 연결되는 제1 커패시터; 및
    상기 제3 트랜지스터의 게이트와 소스 사이에 연결되는 제2 커패시터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  4. 제3항에 있어서, 상기 제3 클럭단자의 신호가 하이 레벨인 구간 동안, 상기 제4 트랜지스터는 상기 제1 노드의 신호가 하이 레벨이면 상기 제2 노드의 신호를 로우 레벨로 유지하는 것을 특징으로 하는 게이트 구동회로.
  5. 제1항에 있어서, 상기 제2 홀딩부는
    드레인이 상기 제1 노드에 연결되고, 게이트가 상기 제2 노드에 연결되며, 소스가 상기 접지 전압이 인가되는 제5 트랜지스터;
    드레인이 상기 출력단자에 연결되고, 게이트가 상기 제2 노드에 연결되며, 소스가 상기 접지 전압이 인가되는 제6 트랜지스터;
    드레인이 상기 제1 입력단자에 연결되고, 게이트가 제2 클럭단자에 연결되어 상기 클럭 신호의 지연된 신호가 반전된 신호를 인가받으며, 소스가 상기 제1 노드에 연결되는 제7 트랜지스터; 및
    드레인이 상기 출력단자에 연결되고, 게이트가 상기 제7 트랜지스터의 게이트와 공통하여 상기 제2 클럭단자에 연결되며, 소스가 상기 접지 전압이 인가되는 제8 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  6. 제5항에 있어서, 상기 제3 클럭단자의 신호가 하이 레벨인 구간 동안, 상기 제5 트랜지스터는 상기 제2 노드의 신호에 응답하여 상기 제1 노드의 신호를 상기 접지 전압으로 유지시키는 것을 특징으로 하는 게이트 구동회로.
  7. 제5항에 있어서, 상기 제3 클럭단자의 신호가 하이 레벨인 구간 동안, 상기 제6 트랜지스터는 상기 제2 노드의 신호에 응답하여 상기 출력단자의 신호를 상기 접지 전압으로 유지시키는 것을 특징으로 하는 게이트 구동회로.
  8. 제5항에 있어서, 상기 제3 클럭단자의 신호와 위상이 반대인 상기 제2 클럭단자의 신호가 하이 레벨인 구간 동안, 상기 제7 트랜지스터는 상기 제2 클럭단자의 신호에 응답하여 상기 제1 노드를 상기 접지 전압으로 유지시키는 것을 특징으로 하는 게이트 구동회로.
  9. 제5항에 있어서, 상기 제2 클럭단자의 신호가 하이 레벨인 구간 동안, 상기 제8트랜지스터는 상기 제2 클럭단자의 신호에 응답하여 상기 출력단자를 접지 전압으로 유지시키는 것을 특징으로 하는 게이트 구동회로.
  10. 제1항에 있어서, 상기 제1 노드의 신호에 응답하여 캐리단자로 상기 제1 클럭단자의 신호를 상기 캐리 신호로서 출력하는 캐리부; 및
    상기 제2 클럭단자의 신호에 응답하여 상기 캐리단자로 상기 접지 전압을 상기 캐리 신호로서 출력하는 캐리 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  11. 제1항에 있어서, 상기 수직 개시신호의 위상은 상기 제3 클럭단자에 인가되는 신호의 위상과 동기되고, 상기 수직 개시신호의 펄스폭은 상기 제3 클럭단자의 신호의 펄스폭의 1/2인 것을 특징으로 하는 게이트 구동회로.
  12. 종속 연결된 복수의 게이트 라인들을 순차적으로 액티브시키는 게이트 구동 방법에서,
    m번째 게이트 라인(여기서, m은 2보다 큰 자연수)을 액티브시키는 방법은,
    (m-1)번째 캐리 신호 또는 수직 개시신호에 응답하여 턴-온 전압을 인가받음으로써 제1 노드 신호를 하이 레벨로 유지하는 단계;
    상기 하이 레벨로 유지된 제1 노드 신호에 응답하여 상기 m번째 게이트 라인에 출력되는 m번째 게이트 신호로서 제m 클럭 신호를 출력하는 단계;
    상기 제m 클럭 신호의 지연된 신호가 하이 레벨인 구간 동안, 상기 제1 노드 신호가 로우 레벨이면 하이 레벨의 제2 노드 신호를 유지시키고, 상기 제1 노드 신호가 하이 레벨이면 로우 레벨의 제2 노드 신호를 유지시키는 단계;
    상기 제2 노드의 신호 또는 상기 제m 클럭 신호의 지연된 신호가 반전된 신호에 응답하여 상기 제1 노드 신호 및 상기 m번째 게이트 신호를 접지 전압으로 유지하는 단계; 및
    (m+1)번째 게이트 신호 또는 상기 수직 개시신호에 응답하여 상기 m번째 게이트 신호를 상기 접지 전압으로 유지시키는 단계를 포함하는 게이트 구동 방법.
  13. 제12항에 있어서, 단계 (b)에서 상기 제1 노드 신호는 상기 m번째 게이트 신호가 출력됨으로써 상기 제1 하이 레벨보다 높은 제2 하이 레벨로 부스팅 되는 것을 특징으로 하는 게이트 구동방법.
  14. 종속 연결된 복수의 스테이지들로 이루어져, 게이트 라인을 순차적으로 액티브시키는 게이트 구동 회로에서,
    제m 스테이지(여기서, m은 2보다 큰 자연수)는,
    제m-1 스테이지의 캐리 신호 또는 수직 개시신호에 의해 제1 노드의 신호를 하이 레벨로 충전하는 버퍼부;
    상기 제1 노드의 신호에 응답하여 출력단자로 제1 클럭단자의 제m 클럭 신호를 출력하는 풀업부;
    제m+1 클럭 신호 또는 제m+2 클럭 신호에 응답하여 상기 제1 노드를 접지 전압으로 유지시키는 제1 노드 홀딩부;
    상기 제m+1 클럭 신호 또는 제m+3 클럭 신호에 인가되는 신호에 응답하여 상기 출력단자를 상기 접지 전압으로 유지시키는 게이트 홀딩부; 및
    제m+1 스테이지의 출력신호 또는 상기 수직 개시신호에 응답하여 상기 출력단자로 접지 전압을 출력하는 풀다운부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  15. 제14항에 있어서, 상기 제m+1 클럭 신호는 상기 제m 클럭 신호의 1/4 주기만 큼 지연된 신호이고, 상기 제m+2 클럭 신호는 상기 제m 클럭 신호의 1/2 주기만큼 지연된 신호이며, 상기 제m+3 클럭 신호는 상기 제m 클럭 신호의 3/4 주기만큼 지연된 신호인 것을 특징으로 하는 게이트 구동회로.
  16. 제14항에 있어서, 상기 수직 개시신호의 위상은 상기 제m 클럭 신호의 위상과 동기되고, 상기 수직 개시신호의 펄스폭은 상기 제m 클럭 신호의 펄스폭과 동일한 것을 특징으로 하는 게이트 구동회로.
  17. 제14항에 있어서, 상기 제1 노드 홀딩부는
    상기 제m+2 클럭 신호에 응답하여 상기 제1 노드를 상기 접지 전압으로 유지시키는 제1 유지부; 및
    상기 제m+1 클럭 신호에 응답하여 상기 제1 노드를 상기 접지 전압으로 유지시키는 제2 유지부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  18. 제14항에 있어서, 상기 게이트 홀딩부는
    상기 제m+1 클럭 신호에 응답하여 상기 출력단자를 상기 접지 전압으로 유지시키는 제3 유지부; 및
    상기 제m+3 클럭 신호에 응답하여 상기 출력단자를 상기 접지 전압으로 유지시키는 제4 유지부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  19. 종속 연결된 복수의 스테이지들로 이루어져, 게이트 라인을 순차적으로 액티브시키는 게이트 구동 방법에서,
    m번째 게이트 라인(여기서, m은 2보다 큰 자연수)을 액티브시키는 방법은,
    (m-1)번째 캐리 신호 또는 수직 개시신호를 인가받아 제1 노드 신호를 제1 하이 레벨로 유지하는 단계;
    상기 제1 하이 레벨로 유지된 제1 노드 신호에 응답하여 상기 m번째 게이트 라인에 출력되는 m번째 게이트 신호로서 제m 클럭 신호를 출력하는 단계;
    제m+1 클럭 신호 또는 제m+2 클럭 신호에 응답하여 상기 제1 노드 신호를 접지 전압으로 유지시키는 단계;
    상기 제m+1 클럭 신호 또는 제m+3 클럭 신호에 응답하여 상기 m번째 게이트 신호를 상기 접지 전압으로 유지시키는 단계; 및
    (m+1)번째 게이트 신호 또는 상기 수직 개시신호에 응답하여 상기 m번째 게이트 신호를 상기 접지 전압으로 유지시키는 단계를 포함하는 게이트 구동 방법.
  20. 제19항에 있어서, 상기 (m+1)번째 게이트 신호를 인에이블시키는 출력인에이블신호가 하이 레벨이면, 상기 m번째 게이트 신호를 인액티브시키는 단계를 더 포함하는 것을 특징으로 하는 게이트 구동 방법.
KR1020080131926A 2008-12-23 2008-12-23 게이트 구동회로 및 이의 구동 방법 KR101579082B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080131926A KR101579082B1 (ko) 2008-12-23 2008-12-23 게이트 구동회로 및 이의 구동 방법
US12/575,895 US8306177B2 (en) 2008-12-23 2009-10-08 Method of driving a gate line and gate drive circuit for performing the method
US13/612,532 US8565370B2 (en) 2008-12-23 2012-09-12 Method of driving a gate line and gate drive circuit for performing the method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080131926A KR101579082B1 (ko) 2008-12-23 2008-12-23 게이트 구동회로 및 이의 구동 방법

Publications (2)

Publication Number Publication Date
KR20100073294A true KR20100073294A (ko) 2010-07-01
KR101579082B1 KR101579082B1 (ko) 2015-12-22

Family

ID=42266094

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080131926A KR101579082B1 (ko) 2008-12-23 2008-12-23 게이트 구동회로 및 이의 구동 방법

Country Status (2)

Country Link
US (2) US8306177B2 (ko)
KR (1) KR101579082B1 (ko)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130052973A (ko) * 2011-11-14 2013-05-23 삼성디스플레이 주식회사 주사 구동 장치 및 그 구동 방법
US8582715B2 (en) 2011-06-30 2013-11-12 Samsung Display Co., Ltd. Stage circuit and scan driver using the same
KR20140020391A (ko) * 2012-08-08 2014-02-19 엘지디스플레이 주식회사 쉬프트 레지스터
KR20140094882A (ko) * 2013-01-23 2014-07-31 삼성디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치
US8937489B2 (en) 2011-02-10 2015-01-20 Samsung Display Co., Ltd. Inverter and scan driver using the same
WO2015089917A1 (zh) * 2013-12-18 2015-06-25 深圳市华星光电技术有限公司 用于平板显示的goa电路及显示装置
KR20170051792A (ko) * 2015-10-30 2017-05-12 엘지디스플레이 주식회사 표시장치
US9978327B2 (en) 2015-01-21 2018-05-22 Samsung Display Co., Ltd. Gate driving circuit and a display device including the gate driving circuit
US10186198B2 (en) 2015-01-14 2019-01-22 Samsung Display Co., Ltd. Gate driving circuit
CN109326256A (zh) * 2018-11-20 2019-02-12 昆山龙腾光电有限公司 栅极驱动电路及显示装置

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153341B2 (en) * 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
CN102012591B (zh) * 2009-09-04 2012-05-30 北京京东方光电科技有限公司 移位寄存器单元及液晶显示器栅极驱动装置
JP5473686B2 (ja) * 2010-03-11 2014-04-16 三菱電機株式会社 走査線駆動回路
KR101094286B1 (ko) * 2010-05-10 2011-12-19 삼성모바일디스플레이주식회사 발광 제어 구동부, 이를 이용한 발광 표시 장치, 및 발광 제어 신호 구동 방법
CN102467890B (zh) * 2010-10-29 2014-05-07 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动装置及液晶显示器
KR101756667B1 (ko) * 2011-04-21 2017-07-11 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 포함하는 표시장치
JP5774911B2 (ja) 2011-06-01 2015-09-09 株式会社ジャパンディスプレイ 表示装置
KR101871425B1 (ko) * 2011-06-30 2018-06-28 삼성디스플레이 주식회사 주사구동부 및 이를 이용한 유기전계발광 표시장치
CN102629459A (zh) * 2011-10-26 2012-08-08 北京京东方光电科技有限公司 栅线驱动方法、移位寄存器及栅线驱动装置
CN102654969B (zh) 2011-12-31 2013-07-24 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器电路、阵列基板及显示器件
KR101881853B1 (ko) 2012-02-29 2018-07-26 삼성디스플레이 주식회사 에미션 구동 유닛, 에미션 구동부 및 이를 포함하는 유기 발광 표시 장치
US9159288B2 (en) * 2012-03-09 2015-10-13 Apple Inc. Gate line driver circuit for display element array
CN102779494B (zh) * 2012-03-29 2015-08-05 北京京东方光电科技有限公司 一种栅极驱动电路、方法及液晶显示器
TWI635501B (zh) * 2012-07-20 2018-09-11 半導體能源研究所股份有限公司 脈衝輸出電路、顯示裝置、及電子裝置
CN103680427A (zh) * 2012-09-07 2014-03-26 瀚宇彩晶股份有限公司 液晶显示器及其移位寄存装置
TWI505245B (zh) * 2012-10-12 2015-10-21 Au Optronics Corp 移位暫存器
CN103258495B (zh) * 2013-05-07 2015-08-05 京东方科技集团股份有限公司 移位寄存单元、移位寄存器和显示装置
CN103680451B (zh) * 2013-12-18 2015-12-30 深圳市华星光电技术有限公司 用于液晶显示的goa电路及显示装置
KR102174888B1 (ko) * 2014-02-12 2020-11-06 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 표시 장치
TWI512703B (zh) * 2014-03-06 2015-12-11 Au Optronics Corp 移位暫存電路及移位暫存器
TWI484495B (zh) * 2014-04-07 2015-05-11 Au Optronics Corp 移位暫存器電路
KR20160003364A (ko) * 2014-06-30 2016-01-11 삼성디스플레이 주식회사 스캔 구동 장치 및 이를 이용한 표시 장치
CN104217690B (zh) * 2014-08-20 2016-05-25 京东方科技集团股份有限公司 栅极驱动电路、阵列基板、显示装置
CN104464662B (zh) * 2014-11-03 2017-01-25 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN104809978B (zh) * 2015-05-21 2017-05-17 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN104952409B (zh) * 2015-07-07 2018-12-28 京东方科技集团股份有限公司 栅极驱动单元及其驱动方法、栅极驱动电路和显示装置
CN105405406B (zh) * 2015-12-29 2017-12-22 武汉华星光电技术有限公司 栅极驱动电路和使用栅极驱动电路的显示器
CN105448227B (zh) * 2016-01-12 2017-11-17 京东方科技集团股份有限公司 一种栅极驱动电路和显示装置
CN107025872B (zh) * 2016-01-29 2020-06-02 上海和辉光电有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN105489189B (zh) * 2016-02-01 2018-09-18 京东方科技集团股份有限公司 栅极驱动单元、栅极驱动电路及其驱动方法和显示装置
CN105632441B (zh) * 2016-02-26 2018-03-27 深圳市华星光电技术有限公司 栅极驱动电路
CN106531118A (zh) 2017-01-06 2017-03-22 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN107146589A (zh) * 2017-07-04 2017-09-08 深圳市华星光电技术有限公司 Goa电路及液晶显示装置
CN107403610B (zh) * 2017-09-21 2019-10-11 武汉华星光电半导体显示技术有限公司 一种扫描goa电路
KR102415379B1 (ko) 2018-03-29 2022-07-01 삼성디스플레이 주식회사 발광 구동부 및 이를 포함하는 유기 발광 표시 장치
KR20200066482A (ko) * 2018-11-30 2020-06-10 삼성디스플레이 주식회사 주사 구동부
CN112037728B (zh) * 2020-09-22 2022-03-15 成都中电熊猫显示科技有限公司 栅极驱动单元、栅极扫描驱动电路和液晶显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060034059A (ko) * 2004-10-18 2006-04-21 엘지.필립스 엘시디 주식회사 액정표시장치의 쉬프트 레지스터
KR20080000205A (ko) * 2006-06-27 2008-01-02 삼성전자주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR20080027620A (ko) * 2006-09-25 2008-03-28 삼성전자주식회사 게이트 구동회로 및 이를 갖는 표시장치
US20090058790A1 (en) * 2007-08-31 2009-03-05 Innolux Display Corp. Shift register and liquid crystal display using same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4480968B2 (ja) 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
KR101080352B1 (ko) * 2004-07-26 2011-11-04 삼성전자주식회사 표시 장치
US20060056267A1 (en) * 2004-09-13 2006-03-16 Samsung Electronics Co., Ltd. Driving unit and display apparatus having the same
KR101137880B1 (ko) * 2004-12-31 2012-04-20 엘지디스플레이 주식회사 쉬프트 레지스터 및 그 구동 방법
KR101157981B1 (ko) * 2005-06-30 2012-07-03 엘지디스플레이 주식회사 표시장치
KR20070017600A (ko) * 2005-08-08 2007-02-13 삼성전자주식회사 쉬프트 레지스터 및 이를 갖는 표시장치
TWI316219B (en) * 2005-08-11 2009-10-21 Au Optronics Corp A three-level driving shift register
KR101160836B1 (ko) * 2005-09-27 2012-06-29 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
KR101127219B1 (ko) 2005-10-20 2012-03-29 엘지디스플레이 주식회사 액정표시장치용 게이트 구동회로 및 이를 이용한액정표시장치
TW200735027A (en) 2006-01-05 2007-09-16 Mitsubishi Electric Corp Shift register and image display apparatus containing the same
KR101275248B1 (ko) * 2006-06-12 2013-06-14 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
US8174478B2 (en) * 2006-06-12 2012-05-08 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
TWI338275B (en) * 2006-08-24 2011-03-01 Au Optronics Corp Shift register with lower coupling effect and the related lcd
JP5079301B2 (ja) * 2006-10-26 2012-11-21 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR101281498B1 (ko) 2006-10-31 2013-07-02 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
TWI385624B (zh) * 2007-04-11 2013-02-11 Wintek Corp 移位暫存器及其位準控制器
TWI398852B (zh) * 2008-06-06 2013-06-11 Au Optronics Corp 可降低時脈偶合效應之移位暫存器及移位暫存器單元
TWI366194B (en) * 2008-06-06 2012-06-11 Au Optronics Corp Shift register
TWI380275B (en) * 2008-07-11 2012-12-21 Wintek Corp Shift register
KR101471553B1 (ko) * 2008-08-14 2014-12-10 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 갖는 표시 장치
US7817771B2 (en) * 2008-12-15 2010-10-19 Au Optronics Corporation Shift register
TWI400686B (zh) * 2009-04-08 2013-07-01 Au Optronics Corp 液晶顯示器之移位暫存器
TWI421881B (zh) * 2009-08-21 2014-01-01 Au Optronics Corp 移位暫存器
US8098792B2 (en) * 2009-12-30 2012-01-17 Au Optronics Corp. Shift register circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060034059A (ko) * 2004-10-18 2006-04-21 엘지.필립스 엘시디 주식회사 액정표시장치의 쉬프트 레지스터
KR20080000205A (ko) * 2006-06-27 2008-01-02 삼성전자주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR20080027620A (ko) * 2006-09-25 2008-03-28 삼성전자주식회사 게이트 구동회로 및 이를 갖는 표시장치
US20090058790A1 (en) * 2007-08-31 2009-03-05 Innolux Display Corp. Shift register and liquid crystal display using same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8937489B2 (en) 2011-02-10 2015-01-20 Samsung Display Co., Ltd. Inverter and scan driver using the same
US8582715B2 (en) 2011-06-30 2013-11-12 Samsung Display Co., Ltd. Stage circuit and scan driver using the same
KR20130052973A (ko) * 2011-11-14 2013-05-23 삼성디스플레이 주식회사 주사 구동 장치 및 그 구동 방법
KR20140020391A (ko) * 2012-08-08 2014-02-19 엘지디스플레이 주식회사 쉬프트 레지스터
KR20140094882A (ko) * 2013-01-23 2014-07-31 삼성디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치
US9530371B2 (en) 2013-12-18 2016-12-27 Shenzhen China Star Optoelectronics Technology Co., Ltd GOA circuit for tablet display and display device
WO2015089917A1 (zh) * 2013-12-18 2015-06-25 深圳市华星光电技术有限公司 用于平板显示的goa电路及显示装置
US10186198B2 (en) 2015-01-14 2019-01-22 Samsung Display Co., Ltd. Gate driving circuit
US9978327B2 (en) 2015-01-21 2018-05-22 Samsung Display Co., Ltd. Gate driving circuit and a display device including the gate driving circuit
US10109252B2 (en) 2015-01-21 2018-10-23 Samsung Display Co., Ltd. Gate driving circuit and a display device including the gate driving circuit
KR20170051792A (ko) * 2015-10-30 2017-05-12 엘지디스플레이 주식회사 표시장치
CN109326256A (zh) * 2018-11-20 2019-02-12 昆山龙腾光电有限公司 栅极驱动电路及显示装置
CN109326256B (zh) * 2018-11-20 2021-11-02 昆山龙腾光电股份有限公司 栅极驱动电路及显示装置

Also Published As

Publication number Publication date
KR101579082B1 (ko) 2015-12-22
US8565370B2 (en) 2013-10-22
US20100158188A1 (en) 2010-06-24
US8306177B2 (en) 2012-11-06
US20130002309A1 (en) 2013-01-03

Similar Documents

Publication Publication Date Title
KR20100073294A (ko) 게이트 구동회로 및 이의 구동 방법
KR101300038B1 (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
US8957882B2 (en) Gate drive circuit and display apparatus having the same
JP5576704B2 (ja) ゲート駆動回路及びその駆動方法
KR101544051B1 (ko) 게이트 라인 구동 방법, 이를 수행하는 게이트 라인 구동회로 및 이를 포함하는 표시장치
EP2357642B1 (en) Scanning signal line driving circuit and shift register
US9293093B2 (en) Gate driver in which each stage thereof drives multiple gate lines and display apparatus having the same
KR101182770B1 (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR102034140B1 (ko) 게이트 구동부 및 이를 포함하는 표시 장치
KR20080000205A (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
US8456409B2 (en) Gate drive circuit and display apparatus having the same
KR101556777B1 (ko) 표시장치
US20100156474A1 (en) Gate drive circuit and display apparatus having the same
KR100970269B1 (ko) 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시장치
KR20150011910A (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
KR20110120705A (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR20100048100A (ko) 게이트 구동회로 및 이를 구비한 표시 장치
KR20160100084A (ko) 게이트 회로, 게이트 회로의 구동방법 및 이를 이용한 표시장치
KR20090083199A (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR20130073213A (ko) 유기발광 표시장치의 발광제어신호 발생 장치
GB2563768A (en) LTPS semiconductor thin-film transistor-based GOA circuit
KR102309625B1 (ko) 게이트 구동 회로, 게이트 구동 회로의 구동방법 및 이를 이용한 표시장치
KR20070095585A (ko) 게이트 구동회로 및 이를 갖는 표시 장치
KR20050121357A (ko) 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시 장치
KR20180057975A (ko) 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 4