WO2015089917A1

WO2015089917A1 - 用于平板显示的goa电路及显示装置

Info

Publication number: WO2015089917A1
Application number: PCT/CN2014/070120
Authority: WO
Inventors: 虞晓江; 李文英; 李长晔; 赖梓杰
Original assignee: 深圳市华星光电技术有限公司
Priority date: 2013-12-18
Filing date: 2014-01-03
Publication date: 2015-06-25
Also published as: CN103680386B; US9530371B2; US20160253938A1; CN103680386A

Abstract

一种用于平板显示的GOA电路及显示装置。该GOA电路包括级联的多个GOA单元，GOA单元包括上拉控制电路(400)及下传电路(500)。下传电路(500)包括第一薄膜晶体管(T22)，其栅极连接栅极信号点(Q(n))，漏极和源极分别输入时钟信号(CK(n))和输出开动信号(ST(n))。上拉控制电路(400)包括：第二薄膜晶体管(T11)，其栅极输入开动信号(ST(n-2))，漏极和源极分别连接水平扫描线(G(n-2))和栅极信号点(Q(n))；第三薄膜晶体管(T12)，其栅极连接水平扫描线(G(n-1))，漏极和源极分别连接水平扫描线(G(n-1))和栅极信号点(Q(n))。该GOA电路及相应显示装置具有在高温下的稳定性。

Description

于平板显示的 GO A电路及显示装置

GOA

( Gate Driver on Array, ί^·歹| * ) 电路及显示装置。背景;

目前主动式平板显示面板水平扫描线的驱动主要由面板外接的 IC 来完成，外接 IC 可以控制面板各级像素（pixel )相连的水平扫描线的逐级充电和放电。而 GO A技术，即 Gate Driver on Array (阵列基板行驱动）技术，可以运用平板显示面板的原有制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之代替外接 IC 来完成水平扫描线的驱动。 GOA 技术能简化显示面板的制作工序，省去水平扫描线方向的 IC 绑定 ( bonding ) 工艺，有机会提升产能并降低成本，并且可以提升平板显示面板的集成度使之更适合制作窄边框或无边框的显示产品。

现有的 GOA电路，通常包括级联的多个 GOA单元，每一级 GOA单元对应驱动一级水平扫描线。 GOA单元的主要结构包括上拉电路（Puii- up part ) , 上 4立控制电各（ Pull- up ccmtroi part ) ，下传电路 (Transfer Part), 下 ii电珞 ( Key Pull-down Part ) 和下； f.i维电 i¾- ( Puii down Holding Part ) ，以及负责电位抬升的自举（ Boast ) 电容。上拉电路主要负责将时钟信号（Clock )输出为柵极（Gate )信号；上拉控制电路负责控制上拉电路的打开时间，一般连接前面级 GOA 电路传递过来的下传信号或者 Gate 信号；下拉电路负责在第一时间将 Gate 拉低为低电位，即关闭 Gate 信号；下拉维持电路則负责将 Gate输出信号和上拉电路的 Gate信号（通常称为 Q点）维持（Holding )在关闭状态（即负电位），通常有两个下拉维持模块交替作用；自举电容（ C boast )则负责 Q点的二次抬升，这样有利于上拉电路的 G(N)输出。

GOA 电路的目的就是将集成电路输出的扫描波形通过电路操作的方式输出，使像素开关打开从而可以向氧化铟锡（ITO ) 电极输入数据信号。数据信号输入完后将数据信号内容保持住直到下一帧的开启。在电路操作过程中，因一条扫描电路打开过后在一帧剩余的时间里都是关闭的，扫描电路关闭（保持）时间比扫描时间长很多，对 GOA 电路中的薄膜晶体管稳定特定要求很高。 GOA电路的高温稳定性是影响 GOA技术应用的重要因素之一。高温下，组成 G0A 电路的薄膜晶体管的漏电变大， GOA 电路的输出波形可能出现异常。发明内容

因此，本发明的目的在于提供一种用于平板显示的 GOA 电路，减少高温下薄膜晶体管漏电对 GOA电路输出的影响，提升 GO A电路输出的高温稳定性。

本发明的另一目的在于提供一种应用上述 GOA 电路的显示装置，减少高温下薄膜晶体管漏电对 GOA电路输出的影响，提升 GOA电路输出的高温定性。

为实现上述目的，本发明提供了一种用于平板显示的 GOA 电路，包括级联的多个 GOA单元，按照第 II级 GOA单元控制对显示区域第 n级水平扫描线充电，该第 n级 GOA单元包括上拉电路，下拉电路，下拉维持电路，上拉控制电路，下传电路及自举电容；该上拉电路、下拉电路、下拉维持电路及自举电容分别与櫥极信号点和该第 Ώ级水平扫描线连接，该上拉控制电路和下传电路分别与该柵极信号点连接；

该下传电路包括：

第一薄膜晶体管，其栅极连接该栅极信号点，漏极和源极分别输入第 n級时钟信号和输出开动信号；

该上 ^控制电路包括'：

第二薄膜晶体管，其柵极输入来自第 n- 2 级 GOA单元的开动信号，漏极和源极分别连接第 11-2级氷平扫描线和该栅极信号点；

第三薄膜晶体管，其栅极连接第 n- 1 级水平扫描线，漏极和源极分别连接该第 n- 1级水平扫描线和该槲极信号点。

其中，该下拉维持电路包括：

第四薄膜晶体管，其栅极连接第一电路点，漏极和源极分别连接该第 n级水平扫描线和输入第一直流低电压；

第五薄膜晶体管，其柵极连接第二电路点，漏极和源极分别连接该第 n级水平扫描线和输入该第一直流低电压；

第六薄膜晶体管，其栅极连接该第一电路点，漏极和源极分别连接该第 _n»i级水平扫描线和该栅极信号点；

第七薄膜晶体管，其柵极连接该第二电路点，漏极和源极分别连接该第 n-1级水平扫描线和该栅极信号点;

第八薄膜晶体管，其柵极连接该柵极信号点，漏极和源极分别连接该第一电路点和输入该第一直流低电压；

第九薄膜晶体管，其树极连接该 *极信号点，漏极和源极分别连接该第二电路点和输入该第一直流低电压；

第十薄膜晶体管，其柵极输入第一时钟信号，漏极和源极分别输入该第一时钟信号和连接该第一电路点；

第十一薄膜晶体管，其柵极输入第二时钟信号，漏极和源极分别输入该第一时钟信号和连接该第一电路点；

第十二薄膜晶体管，其槲极输入该第二时钟信号，漏极和源极分别输入该第二时钟信号和连接该第二电路点；

第十三薄膜晶体管，其楣-极输入该第一时钟信号，漏极和源极分别输入该第二时钟信号和连接该第二电路点；

工作时, 该第一时钟信号和该第二时钟信号的频率低于该第 n级时钟信号，并且该第一电路点和该第二电路点交替受该第一时钟信号和该第二时钟信号充电而处于高电位。

其中，该上拉电路包括'：第十四薄膜晶体管，其櫥极连接该橱极信号点，漏极和源极分别输入该第 n级时钟信号和连接该第 n级水平扫描线。

其中，该下拉电路包括：第十五薄膜晶体管，其柵极连接第 η+·2级水平扫描线，漏极和源极分别连接该第 η级水平扫描线和输入该直流低电压；第十六薄膜晶体管，其栅极连接该第 η+2级水平扫描线，漏极和源极分别连接该栅极信号点和输入该直流低电压。

其中，该第 η级时钟信号的占空比小于 50%。

其中，该第 η级时钟信号的占空比为 40%。

其中，该第一时钟信号通过公共的金属线输入所述级联的多个 GOA 单元。

其中, 该第二时钟信号通过公共的金属线输入所述级联的多个 GOA 单元。

其中，该直流低电压通过公共的金属线输入所述级联的多个 GOA单元。

本发明还提^ Γ—种用于平板显示的 GOA电路，包括级联的多个 GOA 单元, 按照第 η级 GOA单元控制对显示区域第 η级水平扫描线充电，该第 η级 GOA单元包括上拉电路，下拉电路，下拉维持电路，上拉控制电路，下传电路及自举电容；该上拉电路、下拉电路.。下拉维持电路及自举电容分别与栅信号点和该第 η级水平扫描线连接，该上拉控制电路和下传电路分别与该柵极信号点连接；该下传电路包括：

第一薄膜晶体管，其树极连接该 *极信号点，漏极和源极分别输入第 n级时钟信号和输出开动信号；

该上拉控制电路包括：

第二薄膜晶体管，其棚 ·极输入来自第 n- 2 级 GOA单元的开动信号，漏极和源极分别连接第 n-2级水平扫描线和该栅极信号点;

第三薄膜晶体管，其栅极.连接第 n-1 级水平扫描线，漏极和源极分别连.接该第 n- 1级水平扫描线和该栅极.信号点；

其中，该下拉维持电路包括：

第四薄膜晶体管，其橋极连接第一电路点，漏极和源极分别连接该第 η级水平扫描线和输入第一直流低电压；

第五薄膜晶体管，其栅极连接第二电路点，漏极和源极分别连接该第 η级水平扫描线和输入该第一直流低电压；

第六薄膜晶体管，其树极连接该第一电路点，漏极和源极分别连接该第 η-1级水平扫描线和该栅极信号点；

第七薄膜晶体管，其柵极连接该第二电路点，漏极和源极分别连接该第 n-i级水平扫描线和该栅极信号点；

第八薄膜晶体管，其栅极连接该栅极信号点，漏极和源极分别连接该第一电路点和输入该第一直流低电压；

第九薄膜晶体管，其柵极连接该栅极信号点，漏极和源极分别连接该第二电路点和输入该第一直流低电压；

第十薄膜晶体管，其栅极输入第一时钟信号，漏极和源极分别输入该第一时钟信号和连接该第一电路点;

第十一薄膜晶体管，其栅极输入第二时钟信号，漏极和源极分别输入该第一时钟信号和连接该第一电路点;

第十二薄膜晶体管，其栅极输入该第二时钟信号，漏极和源极分别输入该第二时钟信号和连接该第二电路点；

第十三薄膜晶体管，其柵极输入该第一时钟信号，漏极和源极分别输入该第二时钟信号和连接该第二电路点;

工作时，该第一时钟信号和该第二时钟信号的频率低于该第 η级时钟信号，并且该第一电路点和该第二电路点交替受该第一时钟信号和该第二时钟信号充电而处于高电位；

其中，该上拉电路包括：第十四薄膜晶体管，其棚 ·极连接该橋极信号点，漏极和源极分别输入该第 η级时钟信号和连接该第 II级水平扫描线；其中，该下拉电路包括：第十五薄膜晶体管，其櫪极连接第 n+2级水平扫描线，漏极和源极分别连接该第 n 级水平扫描线和输入该直流低电压；第十六薄膜晶体管，其柵极连接该第 Ώ+2级水平扫描线，漏极和源极分别连接该栅极信号点和输入该直流低电压；

其中，该第 n级时钟信号的占空比小于 50%。

该第 η级时钟信号的占空比为 40%。

该第一时钟信号通过公共的金属线输入所述级联的多个 GOA单元。该第二时钟信号通过^共的金属线输入所述级联的多个 GOA单元„ 该直流低电压通过公共的金属线输入所述级联的多个 GOA单元。

本发明还提供了一种显示装置，其包括如上所述的用于平板显示的

GO Α电路。

本发明用于平板显示的 GOA电路可以提升 GOA电路及相关显示装置在高温下的稳定性，并减小 GOA 充电信号的阻容延迟（RC delay ) 。运用本发明的 GOA 电路可以制作低成本的窄边框或无边框的平板显示产品附图说明

下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其他有益效果显而易见。

附图中，

图为本发明用于平板显示的 GOA 电路（单级）一实施例的电路图；

图 2 为本发明用于平板显示的 GOA 电路在 80 °C时的输出波形示意图；

图 3为本发明用于平板显示的 GOA电路的多级架构示意图；

图 4为应用了本发明用于平板显示的 GOA. 电路的平板显示装置的结构示意图。具体实施方式

参见图 1 , 其为本发明用于平板显示的 GOA 电路（单级）一实施例的电路图。本发明的 GOA电路可以包括级联的多个 GOA单元，按照第 n 级 GOA单元控制对显示区域第 n级水平扫描线 G(n)充电, 该第 n级 GOA 单元包括上拉电路 100, 下拉电路 200，下拉维持电路 300，上拉控制电路 400, 下传电路 500及自举电容 Cb; 该上拉电路 100、下拉电路 200、下拉维持电路 300及自举电容 Cb分别与树极信号点 Q (ιι)和该第 n级水平扫描线 G (n)连接，该上拉控制电路 400和下传电路 500分别与该栅极信号点 Q (n)连.接。

该上拉电路 100包括：直接控制给显示区域第 n级水平扫描线 G(n)进行充电的薄膜晶体管 T21，其楣-极连接该栅极信号点（Q (η) ) ， T21 的漏极和源极分别输入该第 η级时钟信号 CK (η)和连接该第 η级水平扫描线 G ( η ) , T21栅极 Q(n)的电位可直接影响 CK(n)对 G(ii)充电。

下拉电路 200包含在 G(n)充电结束时进行放电的一组薄膜晶体管，包括对 G(n)进行放电的 T31和对 Q(ii)进行放电的 T41; T31栅极连.接第 n+2 级水平扫描线 G ( n+2 ) ，漏极和源极分别连接该第 n级水平扫描线 G ( II ) 和输入直流低电压 VSS; T41 棚'极连接该第 n+2 级水平扫描线 G (n+2 ) ，漏极和源极分别连接栅极信号点 Q (n) 和输入直流低电压 VSS; T31和 T41可以在 G(n+2)处于高电位时打开进行放电。

下传电路 500 包括薄膜晶体管 T22，其槲极连接该栅极信号点 Q ( 11 ) , 漏极和源极分别输入第 11 級时钟信号 CK ( η ) 和输出开动信号 ST(n);

上拉控制电路 400包括：薄膜晶体管 T11, 其栅极输入来自第 11-2级 GOA单元的开动信号 ST(n- 2), 漏极和源极分别连接第 n- 2级水平扫描线 (G (n-2) ：)和该柵极信号点（Q (n) ) ；薄膜晶体管 T12, 其栅极连接第 n-1级水平扫描线 G (n-1 ) ，漏极和源极分别连接该第 n-1级水平扫描线 G ( n-1 )和该橋极信号点 Q ( II ) 。本发明的各级 GOA电路中增加了 1 颗薄膜晶体管 T12给 Q(n)充电，用以弥补 Q(n)在自举前的漏电，能使 Q(n) 在高温下自举前保持得较为稳定。

薄膜晶体管 Tli、 T12和 T22可以控制将前级 GOA电路的开动信号 ST传递给本级 GOA电路，使 GOA电路可以逐级充放电。

Q(n)和 G(ri)之间所连接的有自举功能的电容 Cb, 可在 G(n)电位提升时通过 Cb的耦合效应使 Q(n)电位提升，从而获得更高的 Q(n)电位及更小的 GOA充电信号的阻容延迟 ( RC delay ) 。

下拉维持电路（300) 包括的一组薄膜晶体管可以在 GOA电路非充电时期保持 G(n)和 Q(n)的低电位。该下拉维持电路（300) 包括：薄膜晶体管 T32, 其极极连接第一电路点 P, 漏极和源极分别连接 G (n)和输入第一直流低电压 VSS; 薄膜晶体管 T33，其柵极连接第二电路点 Κ, 漏极和源极分别连接 G (η)和输入第一直流低电压 VSS; 薄膜晶体管 Τ42, 其柵极连接第一电路点 Ρ, 漏极和源极分别连接 G (n-1 )和柵极信号点 Q ( n ) ；薄膜晶体管 T43，其槲极连接第二电路点 Κ, 漏极和源极分别连接 G ( η- 1 )和槲极信号点 Q ( η ) ；薄膜晶体管 Τ52 , 其栅极连接柵极信号点 Q ( η ) ，漏极和源极分别连接第一电路点 Ρ和输入第一直流低电压 VSS; 薄膜晶体管 Τ62，其楣 ·极连接楣-极信号点 Q ( η ) ，漏极和源极分别连接第二电路点 Κ和输入第一直流低电压 VSS ; 薄膜晶体管 Τ53 , 其柵极输入低频时钟信号 ECK, 漏极和源极分别输入低频时钟信号 ECK和连接第一电路点 Ρ; 薄膜晶体管 Τ54 , 其 *极输入低频时钟信号 EXCK，漏极和源极分别输入低频时钟信号 ECK和连接第一电路点 P; 薄膜晶体管 T63 , 其櫥极输入该低频时钟信号 EXCK, 漏极和源极分别输入低频时钟信号 EXCK 和连接第二电路点 K; 薄膜晶体管 T64 , 其柵极输入低频时钟信号 ECK，漏极和源极分别输入低频时钟信号 EXCK和连接第二电路点 K;

工作时，低频时钟信号 ECK和低频时钟信号 EXCK的频率低于高频时钟信号 CK ( n ) ，并且该第一电路点 P和该第二电路点 K交替受低频时钟信号 ECK和低频时钟信号 EXCK充电而处于高电位，从而交替控制薄膜晶体管 T32&T42或 T33&T43的打开，以维持 G(n)或 Q(n)在非充电时期的低电位。薄膜晶体管 T54和 T64能根据低频时钟信号 EXCK和 ECK 的电位来交替打开以便给 P点或 K点放电，可以更好的保证 T32&T42及 T33&T43 的交替工作，用以避免薄膜晶体管长时间受栅极电压应力的影响，提高 GOA电路的操作寿命。薄膜晶体管 T52连接 P点和直流低电压 Vss, 薄膜晶体管 T62连接 K点和直流低电压 Vss, T52和 T62可在 Q(n) 处于高电位时打开而关闭 T32、 Τ42、 Τ33和 Τ43 , 使之不影响 Q(n)和 G(n) 充电。

本发明的 GOA 电路可以使控制给水平扫描线充电的薄膜晶体管柵极的 Q(n)电压在高温下自举前变得更加稳定，因此有机会提升 GOA 电路的高温稳定性并减少 GOA 充电信号的阻容延迟 ( C delay ) 。具体来讲: 1 , 对于维持 Q(n)在非充电时期电位的薄膜晶体管 T42和 T43的连接方法可以减少 Q(n)在高温下自举前的漏电； 2、在各级 GOA电路中增加了】颗薄膜晶体管给 Q(ii)充电，用以弥补 Q(n)在自举前的漏电。

参见图 2 , 其为本发明用于平板显示的 GOA电路在 801：时的输出波形示意图，其中高频时钟信号 CK(n)的占空比（duty ratio ) 小于 50% , 具体为 40%。图 2中， tl〜i:4为 G(n)充电前的准备时闾， i.4〜t5为 G(n)的充电时间， t5后 G(n)被放电。低频时钟信号 ECK和低频时钟信号 EXCK可以选择为频率相同，相位相反。可结合图 1来理解图 2， ti时， CK(n 2)的电位开始抬升， G(n- 2)和 ST(n- 2)的电位也跟着开始抬升，薄膜晶体管 Tl i打开给 Q(n)充电。 t2 时， CK(n- i)的电位开始抬升，薄膜晶体管 T12也打开给 Q(n)充电。 Q(n)电位抬升后，可打开薄膜晶体管 T52和 T62 , 从而关闭 T32、 Τ42 Τ33和 Τ43，使之不影响 Q(n)和 G(n)充电。 t3 时， CK.(n- 2)的电位开始下降， G(n- 2)和 ST(n 2)的电位跟着下降，薄膜晶体管 T11会有一定漏电

了

膜晶体管 T21和 T22打开， Q(n)自举到更高电位并控制 T21给 G(n)充电及 T22给 ST(ii)充电。由于 G(n- )电位的起始抬升时间 :2要早于 G(n)电位的始抬升时间 t4，将 T42及 T43的漏极连接至 G(n 1)的电路结构相对于将 T42及 T43的漏极连接至第二直流低电压 Vss2 (图未示 ) 的电路结构可减低 Q(n)在自举前通过薄膜晶体管 T42和 T43的漏电。 Q(n)自举后 , P点和 K点电位已被拉低， T42和 T43 已被关闭， Q(n)漏电可得到有效控制。 t5 时， CK(n)开始下降， Q(ri)电位并未立即被拉低，薄膜晶体管 T21 和 T22 在 :5 后的短时间内仍保持导通，将 G(ri)和 ST(n)电位拉低。这之后， G(n+2)电位抬升，薄膜晶体管 T31 和 T41 打开，确保 G(n)和 Q(n)被拉至氐电位。这之 -后， T52和 T62关闭， T32&T42或 T33&T43可交替打开，以维持 G(n)或 Q(n)在非充电时期的低电位„ 综上所述，本发明能使 GOA 电路 Q(n)在高温下自举前的电压更稳定，因此有机会获得更高的充电时期的 Q(n)电压以及更小的 GOA充电信号的阻容延迟 ( RC delay ) 。

参见图 3，其为本发明用于平板显示的 GOA 电路的多级架构示意图。图 3给出了本发明的 GOA 电路的一种多级连接方法，低频时钟信号 ECK和 EXCK, 直流低电压 Vss、 CK1-CK4的 4个高频时钟信号的金属线放置于各級 GOA电路的周边，各级 GOA电路（其内部连接参见图 i ) 连接 CK1-CK4中的 1个 CK信号、第 Ώ-2级 GOA电路产生的 G(n-2)和 ST(n- 2)、第 (n- 1)级 GOA电路产生的 G(n 1)、第（n+2)级 GOA电路产生的 G(n+2) , 并产生 G(n)和 ST'(n)信号。图 3所示的连接方法可保证 GO A电路的开动信号 ST(n)能逐级传递，使得各级水平扫描线可以被逐级充电和放电。对于首、末端级联的 GOA单元可以采用输入激活信号的方式来代替缺少的信号输入。

本发明的 GOA 电路可以运用平板显示面板的原有制程制作在显示区周围的基板上，使之能替代外接 IC 来完成平板显示面板各级水平扫描线的驱动。本发明尤其适合制作窄边框或无边框的平板显示产品。

参见图 4 , 其为应用了本发明用于平板显示的 GOA 电路的平板显示装置的结构示意图。图 4 中，平板显示装置具有显示基板 10，显示基板 10 上方的驱动控制板 20 为显示基板 10提供驱动和控制信号，显示基板 10左边.区域 30和右边区域 40制作了 GOA电路，可从左边和右边两个方向驱动显示区域 50 的水平扫描线。 GOA 电路接受驱动控制板 20 的输入信号并逐级产生水平扫描线的控制信号，可以控制显示区域 50 中的像素逐行打开。

综上所述，本发明可以提升 GOA电路（采用 duty ratio小于 50%的高频时钟信号）及相关显示器件在高温下的稳定性，并减小 GOA 充电信号的阻容延迟（RC delay ) 。运用本发明的 GOA 电路可以制作低成本的窄边框或无边框的平板显示产品。

以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。

Claims

权利要求

】、一种用于平板显示的 G0A电路，包括级联的多个 GOA单元，按照第 n级 GOA单元控制对显示区域第 n级水平扫描线充电，该第 n级 GOA 单元包括上拉电路，下拉电路，下拉维持电路，上拉控制电路，下传电路及自举电容；该上拉电路、下拉电路、下拉维持电路及自举电容分别与树极信号点和该第 n级水平扫描线连接，该上拉控制电路和下传电路分别与该櫥极信号点连接；

该下传电路包括：

第一薄膜晶体管，其柵极连接该柵极信号点，漏极和源极分别输入第 n级时钟信号和输出开动信号；

该上 4ϊ控制电路包 4舌：

第二薄膜晶体管，其櫪极输入来自第 n- 2 级 GOA单元的开动信号，漏极和源极分别连.接第 n 2级水平扫描线和该栅极信号点；

第三薄膜晶体管，其栅极连接第 _n— 1 级水平扫描线，漏极和源极分别连接该第 n 1级水平扫描线和该柵极信号点。

1、如权利要求 1所述的用于平板显示的 GOA电路，其中, 该下拉维持电路包括：

第四薄膜晶体管，其柵极连接第一电路点，漏极和源极分别连接该第 n级水平扫描线和输入第一直流低电压;

第五薄膜晶体管，其栅极连接第二电路点，漏极和源极分别连接该第 n级水平扫描线和输入该第一直流低电压；

第六薄膜晶体管，其树极连接该第一电路点，漏极和源极分别连接该第 11-1级水平扫描线和该栅极信号点；

第七薄膜晶体管，其栅极连接该第二电路点, 漏极和源极分别连接该第 n- 1级水平扫描线和该栅极信号点；

第八薄膜晶体管，其柵极连接该栅极信号点，漏极和源极分别连接该第一电路点和输入该第一直流低电压；

第九薄膜晶体管，其栅极连接该栅极信号点，漏极和源极分别连接该第二电路点和输入该第一直流低电压；

第十二薄膜晶体管，其栅极输入该第二时钟信号，漏极和源极分别输

时钟信号充电而处于高电位。

3、如权利要求 1所述的用于平板显示的 GOA电路，其中，该上拉电路包括：第十薄膜晶体管，其棚 ·极连接该棚 ·极信号点，漏极和源极分别输入该第 n级时钟信号和连接该第 ri级水平扫描线。

4、如权利要求 I所述的用于平板显示的 GOA电路，其中，该下拉电路包括：第十五薄膜晶体管，其栅极连接第級水平扫描线，漏极和源极分别连接该第 n级水平扫描线和输入该直流低电压；第十六薄膜晶体管，其栅极连接该第 n+2级水平扫描线，漏极和源极分别连.接该栅极信号点和输入该直流低电压。

5、如权利要求 1所述的用于平板显示的 GOA电路，其中该第 11级时钟信号的占空比小于 50%。

6、如权利要求 5所述的用于平板显示的 GOA电路，其中

时钟信号的占空比为 40%。

7、如权利要求 1所述的用于平板显示的 GOA电路，其中

钟信号通过公共的金属线输入所述级联的多个 GOA单元

8、如权利要求 1所述的用于平板显示的 GOA电路，其中该第二时钟信号通过公共的金属线输入所述级联的多个 GOA单元

9、如权利要求所述的用于平板显示的 GOA电路， —流低电压通过公共的金属线输入所述级联的多个 GQA单元。

10、一种用于平板显示的 GOA电路，包括级联的多个 GOA单元，按照第 η级 GOA单元控制对显示区域第 η级水平扫描线充电，该第 η级 GOA 单元包括上拉电路，下拉电路，下拉维持电路，上拉控制电路，下传电路及自举电容；该上拉电路、下拉电路、下拉维持电路及自举电容分别与柵极信号点和该第 η级水平扫描线连.接，该上拉控制电路和下传电路与该柵极信号点连接；

该下传电路包括：

该上拉控制电路包括：

第二薄膜晶体管，其柵极输入来自第 n-2 级 GOA单元的开动信号，漏极和源极分别连接第 n-2级水平扫描线和该栅极信号点;

第三薄膜晶体管，其柵极连接第 _n— 1 级水平扫描线，漏极和源极分別连接该第 α-l级水平扫描线和该柵极信号点;

其中，该下拉维持电路包括：

第四薄膜晶体管，其栅极连接第一电路点，漏极和源极分别连接该第 η级水平扫描线和输入第一直流低电压;

第五薄膜晶体管，其橋极连接第二电路点，漏极和源极分别连接该第 η级水平扫描线和输入该第一直流低电压;

第六薄膜晶体管、其柵极连接该第一电路点，漏极和源极分别连接该第 _η— 1级水平扫描线和该柵极信号点；

第七薄膜晶体管、其栅极连接该第二电路点，漏极和源极分别连接该第 η- 1级水平扫描线和该栅极信号点；

第十一薄膜晶体管，其柵极输入第二时钟信号、漏极和源极分別输入该第一时钟信号和连接该第一电路点；

第十二薄膜晶体管，其栅极输入该第二时钟信号，漏极和源极分别输入该第二时钟信号和连接该第二电路点;

第十三薄膜晶体管，其栅极输入该第一时钟信号，漏极和源极分别输入该第二时钟信号和连接该第二电路点；

其中，该上拉电路包括：第十四薄膜晶体管，其柵极连接该柵极信号点，漏极和源极分别输入该第 η级时钟信号和连接该第 η级水平扫描线；其中，该下拉电路包括：第十五薄膜晶体管，其棚.极连接第 η+2级水平扫描线，漏极和源极分别连接该第 η 级水平扫描线和输入该直流低电压；第十六薄膜晶体管，其槲极连接该第 n+2级水平扫描线，漏极.和源极分别连接该栅极信号点和输入该直流低电压；

其中，该第 n级时钟信号的占空比小于 50%。

】1、如权利要求 10所述的用于平板显示的 GOA电路，其中，该第 n 级时钟信号的占空比为 40%。

12、如权利要求 10所述的用于平板显示的 GOA电路，其中，该第一时钟信号通过^^共的金属线输入所述级联的多个 GOA单元„

13、如权利要求 10所述的用于平板显示的 GOA电路，其中，该第二时钟信号通过.公共的金属线输入所述级联的多个 GOA单元。

14、如权利要求 10所述的用于平板显示的 GOA电路，其中，该直流低电压通过公共的金属线输入所述级联的多个 GOA单元。

15、 —种显示装置，包括如权利要求 i 所述的用于平板显示的 GOA 电路。