CN103310755A - 阵列基板行驱动电路 - Google Patents

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Abstract

本发明提供一种阵列基板行驱动电路，该驱动电路包括数个阵列基板行驱动单元，该阵列基板行驱动电路的第n级阵列基板行驱动单元具有第n-2级信号输入端（21）、第n+2级信号输入端（22）、时钟信号第一输入端（23）、时钟信号第二输入端（24）、第一低电平输入端（25）、第二低电平输入端（26）、第一输出端（27）及第二输出端（28），第n级阵列基板行驱动单元还包括：上拉驱动单元（32）、上拉单元（34）、及第一至第三下拉单元（36、37、38）。本发明通过增加一第二低电平信号，利用第二低电平拉低第一输出端的薄膜晶体管的栅极和源极之间的电压差Vgs，使得该薄膜晶体管的漏电流较小，控制精确。

Description

阵列基板行驱动电路
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板行驱动电路。
背景技术
液晶显示器具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。现有市场上的液晶显示器大部分为背光型液晶显示器，其包括液晶面板及背光模组（backlight module）。液晶面板的工作原理是在两片平行的玻璃基板当中放置液晶分子，并在两片玻璃基板上施加驱动电压来控制液晶分子的旋转方向，以将背光模组的光线折射出来产生画面。
近些年来液晶显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是阵列基板行驱动（Gate Drive on Array，GOA）的技术量产化的实现。其是指利用阵列基板行驱动技术将栅极(Gate)开关电路集成于在液晶面板的阵列基板上，发挥位移寄存器的作用，从而可以省掉栅极驱动集成电路（Gate Driver IC），以达到从材料成本和工艺步骤两个方面降低产品成本的目的。
阵列基板行驱动电路的目的就是集成电路输出的扫描波形通过电路操作的方式输出，使像素开关打开从而可以向氧化铟锡（ITO）导电电极输入数据信号。数据信号输入完后将数据信号内容保持住直到下一帧的开启。在电路操作过程中，扫描电路关闭（保持）时间比扫描时间长很多。如图1所示，以1366×768分辨率为例，一条扫描电路打开时间是21.7微秒，扫描一帧的时间是16.67毫秒（60HZ）。因一条扫描电路打开过后在一帧剩余的时间里都是关闭的，此时对阵列基板行驱动电路中的薄膜晶体管（Thin-Film Transistor，TFT）稳定特性要求很高。但一级行驱动电路一般包含了10个以上的薄膜晶体管，且在实际半导体制程中，往往很难保持每个薄膜晶体管都有很稳定的开关特性。而在行驱动电路中重要的薄膜晶体管（如每一级行驱动电路输出端的薄膜晶体管）就要要求有相当好的开关特性。
传统的每级行驱动电路中只有一条VSS信号的设计。当行驱动电路处于关闭状态时，输出端的薄膜晶体管的栅极（gate）和源极（source）之间的电压差Vgs为0V。如图2所示，其为薄膜晶体管特性的I-V曲线图（电流-电压曲线图），由该图可以看出，Vgs为0V时，流过该薄膜晶体管的电流仍处于线性区，该薄膜晶体管的漏电流相对较大，难于做到精确控制，不利于液晶显示器的显示质量。
发明内容
本发明的目的在于提供一种阵列基板行驱动电路，其阵列基板行驱动单元第一输出端的上拉单元的薄膜晶体管的漏电流较小，可以做到精确控制，有利于提高液晶显示器的显示质量。
为实现上述目的，本发明提供一种阵列基板行驱动电路，包括级联的多级阵列基板行驱动单元，其中，所述阵列基板行驱动电路的第n级阵列基板行驱动单元具有第n-2级信号输入端、第n+2级信号输入端、时钟信号第一输入端、时钟信号第二输入端、第一低电平输入端、第二低电平输入端、第一输出端及第二输出端，其中，所述第n级阵列基板行驱动单元的第一输出端用于驱动阵列基板的有源区；当所述第n级阵列基板行驱动单元为第三级至倒数第一级阵列基板行驱动单元中任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-2级信号输入端电性连接至第n-2级阵列基板行驱动单元的第二输出端；当所述第n级阵列基板行驱动单元为第一级或第二级阵列基板驱动单元时，所述第n-2级信号输入端用于输入一脉冲激活信号；当所述第n级阵列基板行驱动单元为第一至倒数第三级阵列基板行驱动单元中任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第二输出端电性连接至第n+2级阵列基板行驱动单元的第n-2级信号输入端，所述第n级阵列基板行驱动单元的第n+2级信号输入端电性连接至第n+2级阵列基板行驱动单元的第一输出端；当所述第n级阵列基板行驱动单元为倒数第一级或倒数第二级阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第二输出端悬空，所述第n+2级信号输入端用于输入一脉冲激活信号；所述第一低电平输入端用于输入第一低电平，所述第二低电平输入端用于输入第二低电平，且所述第二低电平小于第一低电平；所述阵列基板行驱动电路的第n级阵列基板行驱动单元还包括：
上拉驱动单元，与第n-2级信号输入端电性连接；
上拉单元，分别与上拉驱动单元、时钟信号第一输入端、第一输出端及第二输出端电性连接；
第一下拉单元，分别与时钟信号第一输入端、第一低电平输入端、第二低电平输入端、上拉驱动单元及上拉单元电性连接；
第二下拉单元，分别与时钟信号第二输入端、第一低电平输入端、第二低电平输入端、第一下拉单元、上拉驱动单元及上拉单元电性连接；
第三下拉单元，分别与第n+2级信号输入端、第一低电平输入端、上拉驱动单元、上拉单元、第一下拉单元、第二下拉单元及第一输出端电性连接。
所述时钟信号第一输入端与时钟信号第二输入端的输入信号为第一时钟信号、第二时钟信号、第三时钟信号或第四时钟信号，所述第一时钟信号与第三时钟信号相位相反，所述第二时钟信号与第四时钟信号相位相反，且，所述第一时钟信号、第三时钟信号与第二时钟信号、第四时钟信号波形相同但初始相位不同。
当所述阵列基板行驱动电路的第n级阵列基板行驱动单元的时钟信号第一输入端与第二输入端的输入信号分别为第一与第三时钟信号时，所述阵列基板行驱动电路的第n+1级阵列基板行驱动单元的时钟信号第一输入端与第二输入端的输入信号分别为第二与第四时钟信号。
当所述阵列基板行驱动电路的第n级阵列基板行驱动单元的时钟信号第一输入端的输入信号为第一时钟信号时，所述阵列基板行驱动电路的第n级阵列基板行驱动单元的时钟信号第二输入端的输入信号为第三时钟信号，所述阵列基板行驱动电路的第n+2级阵列基板行驱动单元的时钟信号第一输入端的输入信号为第三时钟信号，所述阵列基板行驱动电路的第n+2级阵列基板行驱动单元的时钟信号第二输入端的输入信号为第一时钟信号。
当所述阵列基板行驱动电路的第n+1级阵列基板行驱动单元的时钟信号第一输入端的输入信号为第二时钟信号时，所述阵列基板行驱动电路的第n+1级阵列基板行驱动单元的时钟信号第二输入端的输入信号为第四时钟信号，所述阵列基板行驱动电路的第n+3级阵列基板行驱动单元的时钟信号第一输入端的输入信号为第四时钟信号，所述阵列基板行驱动电路的第n+3级阵列基板行驱动单元的时钟信号第二输入端的输入信号为第二时钟信号。
所述上拉驱动单元为一第一薄膜晶体管，所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极，所述第一栅极、第一源极均电性连接至第n-2级信号输入端，所述第一漏极分别与第一至第三下拉单元及上拉单元电性连接。
所述上拉单元包括一电容、第二薄膜晶体管及第三薄膜晶体管，所述第二薄膜晶体管具有第二栅极、第二源极及第二漏极，所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极，所述第二栅极分别与电容的一端、第一漏极、第三栅极及第三下拉单元电性连接，所述第二源极分别与第三漏极、时钟信号第一输入端电性连接，所述第二漏极与第二输出端电性连接，所述第三源极分别与第一输出端、第三下拉单元及电容的另一端电性连接。
所述第一下拉单元包括第四至第七薄膜晶体管，所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极，所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极，所述第六薄膜晶体管具有第六栅极、第六源极及第六漏极，所述第七薄膜晶体管具有第七栅极、第七源极及第七漏极，所述第四栅极与第四源极均连接至时钟信号第一输入端，所述第四漏极分别与第五源极、第六栅极及第七栅极电性连接，所述第五栅极分别与第一漏极、第七源极及第二下拉单元电性连接，所述第五漏极电性连接至第二低电平输入端，所述第六源极分别与电容的另一端、第二下拉单元及第一输出端电性连接，所述第六漏极与第一低电平输入端电性连接，所述第七漏极与第二低电平输入端电性连接。
所述第二下拉单元包括第八至第十一薄膜晶体管，所述第八薄膜晶体管具有第八栅极、第八源极及第八漏极，所述第九薄膜晶体管具有第九栅极、第九源极及第九漏极，所述第十薄膜晶体管具有第十栅极、第十源极及第十漏极，所述第十一薄膜晶体管具有第十一栅极、第十一源极及第十一漏极，所述第八栅极与第八漏极均连接至时钟信号第二输入端，所述第八源极分别与第九漏极、第十栅极及第十一栅极电性连接，所述第九栅极分别与第一漏极、第十一源极、第五栅极及第七源极电性连接，所述第九源极电性连接至第二低电平输入端，所述第十漏极分别与电容的另一端、第六源极及第一输出端电性连接，所述第十源极与第一低电平输入端电性连接，所述第十一漏极与第二低电平输入端电性连接。
所述第三下拉单元包括第十二、十三薄膜晶体管，所述第十二薄膜晶体管具有第十二栅极、第十二源极及第十二漏极，所述第十三薄膜晶体管具有第十三栅极、第十三源极及第十三漏极，所述第十二栅极分别与第十三栅极、第n+2级信号输入端电性连接，所述第十二漏极分别与第一漏极、电容的一端、第二栅极及第三栅极电性连接，所述第十二源极分别与第一低电平输入端、及第十三漏极电性连接，所述第十三源极分别与第一输出端、及第三源极电性连接。
本发明的有益效果：本发明的阵列基板行驱动电路，通过在阵列基板行驱动单元中增加一第二低电平信号，利用该第二低电平在扫描电路处于关闭（保持）时间时拉低第一输出端的薄膜晶体管的栅极和源极之间的电压差Vgs，使得该薄膜晶体管的漏电流较小，可以做到精确控制关闭，有利于提高液晶显示器的显示质量。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为现有技术中扫描线扫描一帧的时间组成示意图；
图2为薄膜晶体管特性I-V曲线图；
图3为本发明阵列基板行驱动电路结构图；
图4为本发明阵列基板行驱动单元结构图；
图5本发明阵列基板行驱动单元的电路图；
图6为本发明中一阵列基板行驱动单元的时序图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图3至5，本发明提供一种阵列基板行驱动电路，包括数个级联的多级阵列基板行驱动单元，其中，所述阵列基板行驱动电路的第n级阵列基板行驱动单元具有第n-2级信号输入端（STn-2）21、第n+2级信号输入端（Gn+2）22、时钟信号第一输入端23、时钟信号第二输入端24、第一低电平输入端25、第二低电平输入端26、第一输出端（Gn）27及第二输出端（STn）28。
所述级联阵列基板行驱动单元的连接具有相同的结构，但最前面两个和最后面两个阵列基板行驱动单元除外。其中，所述第n级阵列基板行驱动单元的第一输出端（Gn）27用于驱动阵列基板的有源区；当所述第n级阵列基板行驱动单元为第三级至倒数第一级阵列基板行驱动单元中任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-2级信号输入端（STn-2）21电性连接至第n-2级阵列基板行驱动单元的第二输出端（STn）28；当所述第n级阵列基板行驱动单元为第一级或第二级阵列基板驱动单元时，所述第n-2级信号输入端（STn-2）21用于输入一脉冲激活信号，如图3中的STV所示；当所述第n级阵列基板行驱动单元为第一级至倒数第三级阵列基板行驱动单元中任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第二输出端（STn）28电性连接至第n+2级阵列基板行驱动单元的第n-2级信号输入端（STn-2）21，所述第n级阵列基板行驱动单元的第n+2级信号输入端（Gn+2）22电性连接至第n+2级阵列基板行驱动单元的第一输出端（Gn）27，当所述第n级阵列基板行驱动单元为倒数第一级或倒数第二级阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第二输出端（STn）28悬空，所述第n+2级信号输入端（Gn+2）22用于输入一脉冲激活信号。在本实施例中，所述第二低电平输入端26接的第二低电平Vss2小于第一低电平输入端25接的第一低电平Vss，在像素开关关闭（保持）时间，利用第二低电平Vss2将上拉单元34内的第三薄膜晶体管T3的栅极电压Vg进行下拉，使上拉单元34内的第三薄膜晶体管T3的栅极g与源极s之间的电压Vgs小于0V，减小漏电流，提高第三薄膜晶体管T3的控制精度，提高显示质量。
如图4所示，具体的，所述阵列基板行驱动电路的第n级阵列基板行驱动单元包括：上拉驱动单元32、上拉单元34、第一至第三下拉单元36、37、38，各单元之间及其与该阵列基板行驱动单元具有的端口的连接关系如下：
所述上拉驱动单元32分别与第n-2级信号输入端（STn-2）21、上拉单元34及第一至第三下拉单元36、37、38电性连接，所述上拉单元34分别与上拉驱动单元32、时钟信号第一输入端23、第一输出端（Gn）27、第二输出端（STn）28及第一至第三下拉单元36、37、38电性连接，所述第一下拉单元36分别与时钟信号第一输入端23、第一低电平输入端25、第二低电平输入端26、上拉驱动单元32、上拉单元34及第二至第三下拉单元37、38电性连接，所述第二下拉单元37分别与时钟信号第二输入端24、第一低电平输入端25、第二低电平输入端26、第一下拉单元36、第三下拉单元38、上拉驱动单元32及上拉单元34电性连接，所述第三下拉单元38分别与第一低电平输入端25、上拉驱动单元32、上拉单元34、第一输出端（Gn）27、第n+2级信号输入端（Gn+2）22及第一至第二下拉单元36、37电性连接。
在传统的阵列基板行驱动电路中，所有的下拉点，包括Q（n）和G（n），都会连接到一低电平（相当于本申请中的第一低电平Vss），进而可以使得像素开关处于关闭（保持）的状态。本申请是将下拉点Q（n）连接至第二低电平Vss2，而下拉点G（n）连接至第一低电平Vss，进而调节第二低电平Vss2的值，可以将上拉单元34的第三薄膜晶体管T3的栅极电压Vg在像素开关关闭（保持）时下拉到更低，减小第三薄膜晶体管T3的漏电电流。如假设第二低电平Vss2的值为-10V，假设时钟信号的电压值为-8V，则上拉单元34的第三薄膜晶体管T3的栅极g上的电压经过第二低电平Vss2下拉后，其值为-10-（-8）=-2V，使得第三薄膜晶体管T3的Vgs的值更接近漏电流最小区域，结合背景技术中的图2，就可以知道-2V对应的区域更加靠近漏电流的最低点，漏电电流相对0V时要小，这样就可以使上拉单元34的第三薄膜晶体管T3处于更加安全的关闭（保持）状态。
如图5所示，每一阵列基板行驱动单元采用一对相位相反的时钟信号进行驱动，即图中CK和CKB。本实施例中，所述时钟信号第一输入端23、时钟信号第二输入端24均可分别输入第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3与第四时钟信号CK4以驱动该些阵列基板行驱动单元，所述第一时钟信号CK1与第三时钟信号CK3相位相反，所述第二时钟信号CK2与第四时钟信号CK4相位相反。且，所述第一时钟信号CK1、第三时钟信号CK3与第二时钟信号CK2、第四时钟信号CK4波形相同但初始相位不同，优选的，所述第二时钟信号CK2、第四时钟信号CK4初始相位与所述第一时钟信号CK1、第三时钟信号CK3与相差1/4周期，如图6所示。采用多个时钟信号进行控制，有利于提高控制的精确度。当所述阵列基板行驱动电路的第n级阵列基板行驱动单元的时钟信号第一输入端23、时钟信号第二输入端24分别输入第一与第三时钟信号CK1、CK3时，所述阵列基板行驱动电路的第n+1级阵列基板行驱动单元的时钟信号第一输入端23与第二输入端24分别输入第二与第四时钟信号CK2、CK4。
具体地，当所述阵列基板行驱动电路的第n级阵列基板行驱动单元的时钟信号第一输入端23输入第一时钟信号CK1时，所述阵列基板行驱动电路的第n级阵列基板行驱动单元的时钟信号第二输入端24输入第三时钟信号CK3，所述阵列基板行驱动电路的第n+2级阵列基板行驱动单元的时钟信号第一输入端23输入第三时钟信号CK3，所述阵列基板行驱动电路的第n+2级阵列基板行驱动单元的时钟信号第二输入端24输入第一时钟信号CK1；当所述阵列基板行驱动电路的第n+1级阵列基板行驱动单元的时钟信号第一输入端23输入第二时钟信号CK2时，所述阵列基板行驱动电路的第n+1级阵列基板行驱动单元的时钟信号第二输入端24输入第四时钟信号CK4，所述阵列基板行驱动电路的第n+3级阵列基板行驱动单元的时钟信号第一输入端23输入第四时钟信号CK4，所述阵列基板行驱动电路的第n+3级阵列基板行驱动单元的时钟信号第二输入端24输入第二时钟信号CK2。
在本实施例中，所述上拉驱动单元32、上拉单元34及第一至第三下拉单元36、37、38的具体结构为：
所述上拉驱动单元32为一第一薄膜晶体管T1，所述第一薄膜晶体管T1具有第一栅极g、第一源极s及第一漏极d，所述第一栅极g、第一源极s均电性连接至第n-2级信号输入端（STn-2）21，所述第一漏极d分别与第一至第三下拉单元36、37、38及上拉单元34电性连接。
所述上拉单元34包括一电容C、第二薄膜晶体管T2及第三薄膜晶体管T3，所述第二薄膜晶体T2管具有第二栅极g、第二源极s及第二漏极d，所述第三薄膜晶体管T3具有第三栅极g、第三源极s及第三漏极d，所述第二栅极g分别与电容C的一端、第三栅极g及第三下拉单元38电性连接，所述第二源极s分别与第三漏极d、时钟信号第一输入端23电性连接，所述第二漏极d与第二输出端（STn）28电性连接，所述第三源极s分别与第一输出端（Gn）27、第三下拉单元38及电容C的另一端电性连接。
所述第一下拉单元36包括第四至第七薄膜晶体管T4、T5、T6、T7，所述第四薄膜晶体管T4具有第四栅极g、第四源极s及第四漏极d，所述第五薄膜晶体管T5具有第五栅极g、第五源极s及第五漏极d，所述第六薄膜晶体管T6具有第六栅极g、第六源极s及第六漏极d，所述第七薄膜晶体管T7具有第七栅极g、第七源极s及第七漏极d，所述第四栅极g与第四源极s均连接至时钟信号第一输入端23，所述第四漏极d分别与第五源极s、第六栅极g及第七栅极g电性连接，所述第五栅极g分别与第一漏极d、第七源极s及第二下拉单元37电性连接，所述第五漏极d电性连接至第二低电平输入端26，所述第六源极s分别与电容C的另一端、第二下拉单元37及第一输出端27电性连接，所述第六漏极d与第一低电平输入端25电性连接，所述第七漏极d与第二低电平输入端26电性连接。
所述第二下拉单元37包括第八至第十一薄膜晶体管T8、T9、T10、T11，所述第八薄膜晶体管T8具有第八栅极g、第八源极s及第八漏极d，所述第九薄膜晶体管T9具有第九栅极g、第九源极s及第九漏极d，所述第十薄膜晶体管T10具有第十栅极g、第十源极s及第十漏极d，所述第十一薄膜晶体管T11具有第十一栅极g、第十一源极s及第十一漏极d，所述第八栅极g与第八漏极d均连接至时钟信号第二输入端24，所述第八源极s分别与第九漏极d、第十栅极g及第十一栅极g电性连接，所述第九栅极g分别与第一漏极d、第十一源极s、第五栅极g及第七源极s电性连接，所述第九源极s电性连接至第二低电平输入端26，所述第十漏极d分别与电容C的另一端、第六源极s及第一输出端（Gn）27电性连接，所述第十源极s与第一低电平输入端25电性连接，所述第十一漏极d与第二低电平输入端26电性连接。
所述第三下拉单元38包括第十二、十三薄膜晶体管T12、T13，所述第十二薄膜晶体管T12具有第十二栅极g、第十二源极s及第十二漏极d，所述第十三薄膜晶体管T13具有第十三栅极g、第十三源极s及第十三漏极d，所述第十二栅极g分别与第十三栅极g、第n+2级信号输入端（Gn+2）22电性连接，所述第十二漏极d分别与第一漏极d、电容C的一端、第二栅极g及第三栅极g电性连接，所述第十二源极s分别与第一低电平输入端25、及第十三漏极d电性连接，所述第十三源极s分别与第一输出端（Gn）27、及第三源极s电性连接。
具体的工作为：脉冲激活信号STV加在第1、第2级阵列基板行驱动单元的第一薄膜晶体管T1上，即STn-2上均是输入STV信号。第1、第2级阵列基板行驱动单元输出信号G（1）和G（2）、ST（1）和ST（2），信号ST（1）输到第3级阵列基板行驱动单元的第一薄膜晶体管T1上，使得第3级阵列基板行驱动单元输出G(3)和ST（3），而ST(2)输入到第4级阵列基板行驱动单元的第一薄膜晶体管T1上，使得第4级阵列基板行驱动单元输出G（4）和ST(4)。脉冲激活信号STV的传递如上所述依次往下传。信号G（3）输出后连接到第1级阵列基板行驱动单元，即是G（3）的脉冲把第三下拉单元38的第十二、十三薄膜晶体管T12、T13打开，而这两个薄膜经晶体管都连接到第一低电平Vss，此第一输出端G（1）输出被拉低到Vss，同时下拉点Q(1)点电压也被下拉到Vss。第一下拉单元36和第二下拉单元37作用在第一输出端G（n）输出的非作用时间（即扫描电路处于关闭（保持）时间），分别将第一输出端G（n）和下拉点Q（n）拉到Vss和Vss2。其中第一下拉单元36的动作与时钟信号第一输入端23输入的时钟信号同步，第二下拉单元37动作与时钟信号第二输入端24输入的时钟信号同步。
请参阅图6，其为一第n级阵列基板行驱动单元各输入信号、输出信号、时钟信号及下拉点Q（n）的波形图。
在t1时刻内，第一时钟信号CK1为高电平，第二时钟信号CK2由低电平转为高电平，第三时钟信号CK3为低电平，第四时钟信号CK4为低电平，第n-2级阵列基板行驱动单元输出低电平即第n级阵列基板行驱动单元的第n-2级信号输入端（STn-2）21输入的信号为低电平，第一薄膜晶体管T1关闭，下拉点Q（n）处为低电平，即第三薄膜晶体管T3的栅极电压为低电平，该上拉单元34断开，第一输出端（Gn）27输出低电平，第二输出端（STn）28输出低电平，第n+2级阵列基板行驱动单元输出低电平至第三下拉单元38。
在t2时刻内，第一时钟信号CK1为低电平，第二时钟信号CK2由高电平转为低电平，第三时钟信号CK3为高电平，第四时钟信号CK4由低电平转为高电平，第n-2级阵列基板行驱动单元输出高电平即第n级阵列基板行驱动单元的第n-2级信号输入端（STn-2）21输入的信号为高电平，第一薄膜晶体管T1导通，下拉点Q（n）的电压为高电平，即第三薄膜晶体管T3的栅极电压为高电平，该电容C进行充电，同时该第二薄膜晶体管T2导通，第一时钟信号CK1为低电平，故第一输出端（Gn）27输出低电平，第二输出端（STn）28输出低电平，第n+2级阵列基板行驱动单元输出低电平至第三下拉单元38。
在t3时刻内，第一时钟信号CK1为高电平，第二时钟信号CK2由低电平转为高电平，第三时钟信号CK3为低电平，第四时钟信号CK4由高电平转为低电平，第n-2级阵列基板行驱动单元输出低电平即第n级阵列基板行驱动单元的第n-2级信号输入端（STn-2）21输入的信号为低电平，由于上拉单元34的电容C（充电后）的存在使第二、第三薄膜晶体管T2、T3的栅极电压Vg被提升到更高的电平，第一输出端（Gn）27输出高电平，第二输出端（STn）28输出高电平，第n+2级阵列基板行驱动单元输出低电平至第三下拉单元38。
在t4时刻内，第一时钟信号CK1为低电平，第二时钟信号CK2由高电平转为低电平，第三时钟信号CK3为高电平，第四时钟信号CK4由低电平转为高电平，第n-2级阵列基板行驱动单元输出低电平即第n级阵列基板行驱动单元的第n-2级信号输入端（STn-2）21输入的信号为低电平，第n+2级阵列基板行驱动单元输出高电平至第三下拉单元38，所述第三下拉单元38将下拉点Q（n）下拉至第一低电平Vss。
在该帧第一输出端G（n）输出的非作用时间内，第一、第二下拉单元36、37分别在第一、第三时钟信号CK1、CK3的控制下，将下拉点Q（n）的电压下拉至第二低电平Vss2，第一下拉单元36的下拉动作与第一时钟信号CK1同步，所述第二下拉单元37的下拉动作与第三时钟信号CK3同步。相较于现有技术，本发明中由于第二低电平Vss2小于第一低电平Vss，从而可以将上拉单元34的第三薄膜晶体管T3的Vgs下拉至小于0V，使得该第三薄膜晶体管T2处于更加安全的关闭状态。
综上所述，本发明的阵列基板行驱动电路，通过在阵列基板行驱动单元中增加一第二低电平信号，利用该第二低电平在扫描电路处于关闭（保持）时间时拉低第一输出端的薄膜晶体管的栅极和源极之间的电压差Vgs，使得该薄膜晶体管的漏电流较小，可以做到精确控制关闭，有利于提高液晶显示器的显示质量。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (10)

1.一种阵列基板行驱动电路，其特征在于，包括级联的多级阵列基板行驱动单元，其中，所述阵列基板行驱动电路的第n级阵列基板行驱动单元具有第n-2级信号输入端（21）、第n+2级信号输入端（22）、时钟信号第一输入端（23）、时钟信号第二输入端（24）、第一低电平输入端（25）、第二低电平输入端（26）、第一输出端（27）及第二输出端（28），其中，所述第n级阵列基板行驱动单元的第一输出端（27）用于驱动阵列基板的有源区；当所述第n级阵列基板行驱动单元为第三级至倒数第一级阵列基板行驱动单元中任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-2级信号输入端（21）电性连接至第n-2级阵列基板行驱动单元的第二输出端（28）；当所述第n级阵列基板行驱动单元为第一级或第二级阵列基板驱动单元时，所述第n-2级信号输入端（21）用于输入一脉冲激活信号；当所述第n级阵列基板行驱动单元为第一级至倒数第三级阵列基板行驱动单元中任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第二输出端（28）电性连接至第n+2级阵列基板行驱动单元的第n-2级信号输入端（21），所述第n级阵列基板行驱动单元的第n+2级信号输入端（22）电性连接至第n+2级阵列基板行驱动单元的第一输出端（27）；当所述第n级阵列基板行驱动单元为倒数第一级或倒数第二级阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第二输出端（28）悬空，所述第n+2级信号输入端（22）用于输入一脉冲激活信号；所述第一低电平输入端（25）用于输入第一低电平，所述第二低电平输入端（26）用于输入第二低电平，且所述第二低电平小于第一低电平；所述阵列基板行驱动电路的第n级阵列基板行驱动单元还包括：
上拉驱动单元（32），与第n-2级信号输入端（21）电性连接；
上拉单元（34），分别与上拉驱动单元（32）、时钟信号第一输入端（23）、第一输出端（27）及第二输出端（28）电性连接；
第一下拉单元（36），分别与时钟信号第一输入端（23）、第一低电平输入端（25）、第二低电平输入端（26）、上拉驱动单元（32）及上拉单元（34）电性连接；
第二下拉单元（37），分别与时钟信号第二输入端（24）、第一低电平输入端（25）、第二低电平输入端（26）、第一下拉单元（36）、上拉驱动单元（32）及上拉单元（34）电性连接；
第三下拉单元（38），分别与第n+2级信号输入端（22）、第一低电平输入端（25）、上拉驱动单元（32）、上拉单元（34）、第一下拉单元（36）、第二下拉单元（37）及第一输出端（27）电性连接。
2.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述时钟信号第一输入端（23）与时钟信号第二输入端（24）的输入信号为第一时钟信号、第二时钟信号、第三时钟信号或第四时钟信号，所述第一时钟信号与第三时钟信号相位相反，所述第二时钟信号与第四时钟信号相位相反，且，所述第一时钟信号、第三时钟信号与第二时钟信号、第四时钟信号波形相同但初始相位不同。
3.如权利要求2所述的阵列基板行驱动电路，其特征在于，当所述阵列基板行驱动电路的第n级阵列基板行驱动单元的时钟信号第一输入端（23）与第二输入端（24）的输入信号分别为第一与第三时钟信号时，所述阵列基板行驱动电路的第n+1级阵列基板行驱动单元的时钟信号第一输入端（23）与第二输入端（24）的输入信号分别为第二与第四时钟信号。
4.如权利要求3所述的阵列基板行驱动电路，其特征在于，当所述阵列基板行驱动电路的第n级阵列基板行驱动单元的时钟信号第一输入端（23）的输入信号为第一时钟信号时，所述阵列基板行驱动电路的第n级阵列基板行驱动单元的时钟信号第二输入端（24）的输入信号为第三时钟信号，所述阵列基板行驱动电路的第n+2级阵列基板行驱动单元的时钟信号第一输入端（23）的输入信号为第三时钟信号，所述阵列基板行驱动电路的第n+2级阵列基板行驱动单元的时钟信号第二输入端（24）的输入信号为第一时钟信号。
5.如权利要求4所述的阵列基板行驱动电路，其特征在于，当所述阵列基板行驱动电路的第n+1级阵列基板行驱动单元的时钟信号第一输入端（23）的输入信号为第二时钟信号时，所述阵列基板行驱动电路的第n+1级阵列基板行驱动单元的时钟信号第二输入端（24）的输入信号为第四时钟信号，所述阵列基板行驱动电路的第n+3级阵列基板行驱动单元的时钟信号第一输入端（23）的输入信号为第四时钟信号，所述阵列基板行驱动电路的第n+3级阵列基板行驱动单元的时钟信号第二输入端（24）的输入信号为第二时钟信号。
6.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述上拉驱动单元（32）为一第一薄膜晶体管，所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极，所述第一栅极、第一源极均电性连接至第n-2级信号输入端，所述第一漏极分别与第一至第三下拉单元及上拉单元电性连接。
7.如权利要求6所述的阵列基板行驱动电路，其特征在于，所述上拉单元（34）包括一电容、第二薄膜晶体管及第三薄膜晶体管，所述第二薄膜晶体管具有第二栅极、第二源极及第二漏极，所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极，所述第二栅极分别与电容的一端、第一漏极、第三栅极及第三下拉单元电性连接，所述第二源极分别与第三漏极、时钟信号第一输入端电性连接，所述第二漏极与第二输出端电性连接，所述第三源极分别与第一输出端、第三下拉单元及电容的另一端电性连接。
8.如权利要求7所述的阵列基板行驱动电路，其特征在于，所述第一下拉单元（36）包括第四至第七薄膜晶体管，所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极，所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极，所述第六薄膜晶体管具有第六栅极、第六源极及第六漏极，所述第七薄膜晶体管具有第七栅极、第七源极及第七漏极，所述第四栅极与第四源极均连接至时钟信号第一输入端，所述第四漏极分别与第五源极、第六栅极及第七栅极电性连接，所述第五栅极分别与第一漏极、第七源极及第二下拉单元电性连接，所述第五漏极电性连接至第二低电平输入端，所述第六源极分别与电容的另一端、第二下拉单元及第一输出端电性连接，所述第六漏极与第一低电平输入端电性连接，所述第七漏极与第二低电平输入端电性连接。
9.如权利要求8所述的阵列基板行驱动电路，其特征在于，所述第二下拉单元（37）包括第八至第十一薄膜晶体管，所述第八薄膜晶体管具有第八栅极、第八源极及第八漏极，所述第九薄膜晶体管具有第九栅极、第九源极及第九漏极，所述第十薄膜晶体管具有第十栅极、第十源极及第十漏极，所述第十一薄膜晶体管具有第十一栅极、第十一源极及第十一漏极，所述第八栅极与第八漏极均连接至时钟信号第二输入端，所述第八源极分别与第九漏极、第十栅极及第十一栅极电性连接，所述第九栅极分别与第一漏极、第十一源极、第五栅极及第七源极电性连接，所述第九源极电性连接至第二低电平输入端，所述第十漏极分别与电容的另一端、第六源极及第一输出端电性连接，所述第十源极与第一低电平输入端电性连接，所述第十一漏极与第二低电平输入端电性连接。
10.如权利要求9所述的阵列基板行驱动电路，其特征在于，所述第三下拉单元（38）包括第十二、十三薄膜晶体管，所述第十二薄膜晶体管具有第十二栅极、第十二源极及第十二漏极，所述第十三薄膜晶体管具有第十三栅极、第十三源极及第十三漏极，所述第十二栅极分别与第十三栅极、第n+2级信号输入端电性连接，所述第十二漏极分别与第一漏极、电容的一端、第二栅极及第三栅极电性连接，所述第十二源极分别与第一低电平输入端、及第十三漏极电性连接，所述第十三源极分别与第一输出端、及第三源极电性连接。
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