CN101089939A - 栅极驱动电路和具有该栅极驱动电路的显示装置 - Google Patents

Abstract

本发明公开了一种栅极驱动电路和具有该栅极驱动电路的显示装置，该栅极驱动电路包括在一帧内的第一时间段内分别将当前栅极信号和当前负载信号上拉至第一时钟的上拉部分和负载部分。下拉部分接收下一栅极信号，以将当前栅极信号放电至电源电压。上拉驱动部分连接到负载部分和上拉部分的控制端(Q节点)，以导通和截止负载部分和上拉部分。在一帧内的第二时间段内，浮置防止部分响应第一时钟来防止负载部分的输出端浮置。

Description

栅极驱动电路和具有该栅极驱动电路的显示装置

本申请要求于2006年6月12日提交的第2006-52610号和于2006年12月20日提交的第2006-131087号韩国专利申请的优先权和权益，其公开通过所有目的的引用包含于此，就像在此提出一样。

技术领域

本发明涉及一种栅极驱动电路和具有该栅极驱动电路的显示装置。更具体地讲，本发明涉及一种可以在高温操作的过程中可靠性得到提高的栅极驱动电路以及具有该栅极驱动电路的显示装置。

背景技术

通常，液晶显示装置包括用于显示图像的液晶显示面板，液晶显示面板具有下基底、与下基底面对的上基底以及置于上下基底之间的液晶层。

液晶显示面板包括多条栅极线、多条数据线和连接到栅极线和数据线的多个像素。向栅极线提供栅极信号的栅极驱动电路可以通过薄膜工艺直接形成在液晶显示面板上。

通常，栅极驱动电路可包括移位寄存器，在移位寄存器中，多个级串联连接。每个级包括多个晶体管，以向栅极线中对应的栅极线施加栅极电压。具体地讲，每个级可包括上拉(pull-up)晶体管和负载(carry)晶体管，其中，上拉晶体管连接到栅极线以输出栅极电压，负载晶体管连接到下一级的输入端以输出用于控制下一级驱动的负载电压。因此，栅极驱动电路可以防止由连接到栅极线的负载造成的失真信号被施加到下一级，从而防止了其误操作。

上拉晶体管和负载晶体管的控制端可以共同连接到每个级中的Q节点。在栅极电压和负载电压保持在低状态的(n-1)H时间段内，Q节点具有低于阈值电压的截止电压的电势。另一方面，在栅极电压和负载电压保持在高状态的1H时间段(一个水平扫描时间段)内，Q节点具有高于阈值电压的导通电压的电势。

然而，在(n-1)H时间段的预定时间段内，Q节点的电势会浮置(float)。因此，当Q节点的电势没有保持在截止电压时，上拉晶体管和负载晶体管可导通，从而造成栅极电压和负载电压的波纹(ripple)。具体地讲，当在高温条件下测试液晶显示面板时上拉晶体管和负载晶体管的电流特性变化时，会由于通过浮置的Q节点施加的噪声而造成栅极驱动电路的误操作，从而使栅极驱动电路的高温可靠性劣化。

发明内容

本发明提供了一种栅极驱动电路，该栅极驱动电路能够提高其高温可靠性并防止了误操作。

本发明还提供了一种具有上述栅极驱动电路的显示装置。

本发明的附加特征将在随后的说明书中提出，并且部分地将从说明中清楚，或者可通过本发明的实践而得知。

本发明公开了一种包括彼此串联连接的多级的栅极驱动电路。每个级包括上拉部分、负载部分、下拉部分、上拉驱动部分和浮置防止部分。上拉部分在一帧内的第一时间段内将当前栅极信号上拉至第一时钟，负载部分在所述第一时间段内将当前负载信号上拉至所述第一时钟。下拉部分从下一级接收下一栅极信号，以将所述当前栅极信号放电至电源电压。上拉驱动部分连接到Q节点，所述Q节点包括所述负载部分和所述上拉部分的控制端。上拉驱动部分从前一级接收前一负载信号，以响应下一栅极信号来导通和截止所述上拉部分和所述负载部分。浮置防止部分在一帧内的第二时间段内响应所述第一时钟向包括所述负载部分的输出端的当前负载节点提供所述当前栅极信号，并将所述当前负载节点复位，以防止下一级的Q节点浮置。所述第二时间段不包括所述第一时间段。

本发明还公开了一种包括彼此串联连接的多个级的栅极驱动电路。每个级包括上拉部分、负载部分、下拉部分、上拉驱动部分和浮置防止部分。上拉部分在一帧内的第一时间段内将当前栅极信号上拉至第一时钟，负载部分在所述第一时间段内将当前负载信号上拉至所述第一时钟。下拉部分从下一级接收下一栅极信号，以将所述当前栅极信号放电至第一电源电压。上拉驱动部分连接到Q节点，所述Q节点包括所述负载部分的控制端和所述上拉部分的控制端。上拉驱动部分从前一级接收前一负载信号，以响应下一栅极信号来导通和截止所述上拉部分和所述负载部分。浮置防止部分在一帧内的第二时间段内响应所述第一时钟向包括所述负载部分的输出端的当前负载节点提供小于所述第一电源电压的第二电源电压，以将所述当前负载信号下拉到所述第二电源电压。所述第二时间段不包括所述第一时间段。

本发明还公开了一种显示装置，该显示装置包括：显示部分，用于响应栅极信号和数据信号来显示图像；数据驱动电路，向所述显示部分施加所述数据信号；栅极驱动电路，包括彼此串联连接的多个级，以顺序地向所述显示部分输出所述栅极信号。所述栅极驱动电路的每个级包括上拉部分、负载部分、下拉部分、上拉驱动部分和浮置防止部分。上拉部分在一帧内的第一时间段内将当前栅极信号上拉至第一时钟，负载部分在所述第一时间段内将当前负载信号上拉至所述第一时钟。下拉部分从下一级接收下一栅极信号，以将所述当前栅极信号放电至电源电压。上拉驱动部分连接到Q节点，所述Q节点包括所述负载部分的控制端和所述上拉部分的控制端。上拉驱动部分从前一级接收前一负载信号，以响应下一栅极信号来导通和截止所述上拉部分和所述负载部分。浮置防止部分在一帧内的第二时间段内响应所述第一时钟向包括所述负载部分的输出端的当前负载节点提供所述当前栅极信号，并将所述当前负载节点复位，以防止下一级的Q节点浮置。所述第二时间段不包括所述第一时间段。

本发明还公开了一种显示装置，该显示装置包括：显示部分，用于响应栅极信号和数据信号来显示图像；数据驱动电路，向所述显示部分施加所述数据信号；栅极驱动电路，包括彼此串联连接的多个级，以顺序地向所述显示部分输出所述栅极信号。所述栅极驱动电路的每个级包括上拉部分、负载部分、下拉部分、上拉驱动部分和浮置防止部分。上拉部分在一帧内的第一时间段内将当前栅极信号上拉至第一时钟，负载部分在所述第一时间段内将当前负载信号上拉至所述第一时钟。下拉部分从下一级接收下一栅极信号，以将所述当前栅极信号放电至第一电源电压。上拉驱动部分连接到Q节点，所述Q节点包括所述负载部分的控制端和所述上拉部分的控制端。上拉驱动部分从前一级接收前一负载信号，以响应下一栅极信号来导通和截止所述上拉部分和所述负载部分。浮置防止部分在一帧内的第二时间段内响应所述第一时钟向包括所述负载部分的输出端的当前负载节点提供小于所述第一电源电压的第二电源电压，并将所述当前负载信号下拉到所述第二电源电压。所述第二时间段不包括所述第一时间段。

应该理解，上述的总体描述和下面的详细描述是示例性和说明性的，其意在提供对本发明的进一步说明。

附图说明

包含附图来提供对本发明的进一步理解，且附图包含在说明书中构成说明书的一部分，附图示出了本发明的实施例，并与说明书一起用来解释本发明的原理。

图1是示出根据本发明示例性实施例的液晶显示装置的平面图。

图2是示出图1中的栅极驱动电路的框图。

图3是根据本发明示例性实施例的图2中的每个级的电路图。

图4是示出了在第一时钟的高时间段内Q节点的电势的电路图。

图5是示出了在第二时钟的高时间段内Q节点的电势的电路图。

图6是示出了根据本发明另一示例性实施例的栅极驱动电路的每个级的电路图。

图7是示出了根据本发明另一示例性实施例的栅极驱动电路的每个级的电路图。

图8是示出了根据本发明另一示例性实施例的栅极驱动电路的框图。

图9是示出了图8中的每个级的电路图。

图10是示出了在第一时钟的高时间段内Q节点的电势的电路图。

图11是示出了在第二时钟的高时间段内Q节点的电势的电路图。

图12是示出了Q节点的电势作为时间的函数的曲线图。

图13是示出了根据本发明另一示例性实施例的栅极驱动电路的每个级的电路图。

图14是示出了根据本发明另一示例性实施例的栅极驱动电路的每个级的电路图。

图15是示出了根据本发明另一示例性实施例的栅极驱动电路的每个级的电路图。

具体实施方式

下文中，参照附图来更充分地描述本发明，在附图中示出了本发明的实施例。然而，本发明可以以许多不同的形式来实施，而不应该被理解为限于这里阐述的实施例。相反，提供这些实施例，使得该公开是彻底的，并向本领域的技术人员充分地传达本发明的范围。在附图中，为了清晰起见，可夸大层和区域的尺寸和相对尺寸。在附图中，相同的标号表示相同的元件。

应该理解的是，当元件或层被称作在另一元件或层上、或者连接或结合到另一元件或层时，它可以直接在另一元件或层上、直接连接或结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作直接在另一元件或层上，或者直接连接或结合到另一元件或层时，不存在中间元件或中间层。如这里所使用的，术语“和/或”包括一个或多个相关所列项的任意和全部组合。

应该理解的是，虽然术语“第一”、“第二”等可在这里用来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语只是用来将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称作第二元件、组件、区域、层或部分。

为了描述方便，在这里可以使用空间相对术语比如“在...下面”、“在...以下”、“下面的”、“在...以上”、“上面的”等来描述在附图中示出的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包括除了附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为在其它元件或特征“之下”或“下面”的元件将随后被定位为在其它元件或特征“以上”。因此，示例性术语“在...以下”可以包括“在...以上”和“在...以下”两个方位。也可将装置另外定位(旋转90度或其它方位)，并相应解释这里使用的空间相对描述符。

这里使用的术语只是出于描述特定实施例的目的，而不意在成为本发明的限制。如这里所使用的，除非上下文清楚地指出，否则单数形式也意在包括复数形式。还应该理解的是，术语“包括”和/或“包含”当在说明书中使用时，其表明所述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组的存在或添加。

除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)的含义与本发明所属领域的普通技术人员之一通常理解的含义相同。还应该理解的是，术语比如在通用字典里限定的术语应该被理解为其含义与相关领域的环境中它们的含义一致，除非在这里被特定地定义，否则不应该被理想化的或过度正式地理解。

图1是示出了根据本发明示例性实施例的液晶显示装置的平面图。

参照图1，液晶显示装置400包括：液晶显示面板100，用于显示图像；多个数据驱动芯片320，用于向液晶显示面板100输出数据电压；栅极驱动电路210，用于向液晶显示面板100输出栅极电压。

液晶显示面板100包括：下基底110；上基底120，面对下基底110；液晶层(未示出)，置于下基底110和上基底120之间。液晶显示面板100被划分为显示区DA和外围区PA，图像显示在显示区DA上，外围区PA与显示区DA相邻。

通过多条栅极线GL1-GLn和多条数据线DL1-DLm在显示区DA中以矩阵形式限定多个像素区，其中，数据线DL1-DLm与栅极线GL1-GLn交叉并绝缘。每个像素区包括像素P1，像素P1具有薄膜晶体管Tr和液晶电容器Clc。薄膜晶体管Tr包括：栅电极，连接到第一栅极线GL1；源电极，连接到第一数据线DL1；漏电极，连接到像素电极，其中，像素电极用作液晶电容器Clc的第一电极。

栅极驱动电路210布置在外围区PA中并与栅极线GL1-GLn的一端相邻。栅极驱动电路210连接到栅极线GL1-GLn，并顺序地将栅极电压施加到栅极线GL1-GLn。

多个载带封装(TCP)310布置在外围区PA中并与数据线DL1-DLm的一端相邻。数据驱动芯片320分别安装在TCP 310上。数据驱动芯片320连接到数据线DL1-DLm，并向数据线DL1-DLm输出数据电压。

液晶显示装置400还包括印刷电路板330，以控制栅极驱动电路210和数据驱动芯片320的驱动。印刷电路板330向数据驱动芯片320输出数据控制信号和图像数据，并向栅极驱动电路210输出栅极控制信号。数据控制信号和图像数据通过TCP 310被施加到数据驱动芯片320。栅极控制信号通过与栅极驱动电路210最靠近的TCP 310被施加到栅极驱动电路210。

下面将参照图2、图3、图4、图5和图6来详细描述栅极驱动电路210。

图2是示出了图1中的栅极驱动电路的框图。

参照图2，栅极驱动电路210包括移位寄存器210a，移位寄存器210a具有彼此串联连接的多个级SRC1-SRCn+1。每个级包括第一输入端IN1、第一时钟端CK1、第二时钟端CK2、第二输入端IN2、电压输入端Vin、复位端RE、输出端OUT和负载端CR。

级SRC2-SRCn+1的第一输入端IN1连接到前一级的负载端CR，以接收前一负载电压。第一级SRC1的第一输入端接收起始信号STV，起始信号STV使栅极驱动电路210的驱动开始。级SRC1-SRCn的第二输入端IN2连接到下一级的输出端OUT，以接收下一栅极电压。最后一级SRCn+1的第二输入端IN2接收起始信号STV。

奇数级SRC1、SRC3、...SRCn+1的第一时钟端CK1和第二时钟端CK2分别接收第一时钟CKV和第二时钟CKVB。相反，偶数级SRC2、SRC4、...、SRCn的第一时钟端CK1和第二时钟端CK2分别接收第二时钟CKVB和第一时钟CKV。第一时钟CKV和第二时钟CKVB的相位彼此相反。

级SRC1-SRCn+1的电压输入端Vin接收电源电压(source power voltage)VSS。此外，最后一级SRCn+1的负载端CR连接到级SRC1-SRCn+1的复位端RE。

级SRC1-SRCn的输出端OUT分别连接到栅极线GL1-GLn。因此，级SRC1-SRCn可以通过输出端OUT顺序地输出栅极电压，从而将栅极电压施加到栅极线GL1-GLn。

如图1和图2所示，将移位寄存器210a布置成与栅极线GL1-GLn的第一端相邻。栅极驱动电路210还可包括放电(discharge)电路210b，放电电路210b布置成与栅极线GL1-GLn的第二端相邻。放电电路210b响应从下一级输出的下一栅极电压来将当前栅极线放电至电源电压VSS。放电电路210b包括用于各栅极线GL1-GLn的放电晶体管NT15，每个放电晶体管NT15包括：控制电极，连接到下一栅极线；输入电极，被施加电源电压VSS；输出电极，连接到当前栅极线。

图3是根据本发明示例性实施例的图2中的每个级的电路图。在图2中，由于栅极驱动电路210的每个级具有相同的构造，所以只参照图3来详细描述一级，并为了避免冗长将省略对其它级的详细描述。

参照图3，每个级包括上拉部分211、负载部分212、下拉部分21 3、上拉驱动部分214、波纹防止部分215、保持部分216、反相器(inverter)217、复位部分218和第一浮置防止部分219a。

上拉部分211包括上拉晶体管NT1，上拉晶体管NT1具有：控制电极，连接到上拉驱动部分214的输出端QN(Q节点QN)；输入电极，连接到第一时钟端CK1；输出电极，连接到输出端OUT。因此，响应从上拉驱动部分214输出的控制电压，上拉晶体管NT1将通过输出端OUT输出的当前栅极电压上拉至通过第一时钟端CK1施加的时钟(下文中指图2中示出的第一时钟CKV)。上拉晶体管NT1仅在第一时间段内导通，所述第一时间段是在一帧内第一时钟CKV保持在高状态的一个水平扫描时间段(1H时间段)，从而在第一时间段内保持当前栅极电压处于高状态。因此，在第一时间段内，当前栅极线导通。

负载部分212包括负载晶体管NT2，负载晶体管NT2具有：控制电极，连接到Q节点QN；输入电极，连接到第一时钟端CK1；输出电极，连接到负载端CR。负载晶体管NT2响应从上拉驱动部分214输出的控制电压，将通过负载端CR输出的当前负载电压上拉至第一时钟CKV。负载晶体管NT2在一帧内只在第一时间段内导通，以在第一时间段内保持当前负载电压在高状态。

下拉部分213包括下拉晶体管NT3，下拉晶体管NT3具有：控制电极，连接到第二输入端IN2；输入电极，连接到电压输出端Vin；输出电极，连接到输出端OUT。响应来自下一级的下一栅极电压，下拉晶体管NT3将当前栅极电压(即处于第一时钟CKV)下拉至通过电压输入端Vin提供的电源电压VSS(图2中所示)。即，下拉晶体管NT3在第一时间段后导通，从而将当前栅极电压下拉至低状态。

上拉驱动部分214包括缓冲晶体管NT4、第一电容器C1、第二电容器C2和放电晶体管NT5。缓冲晶体管NT4包括共同连接到第一输入端IN1的输入电极和控制电极以及连接到Q节点QN的输出电极。第一电容器C1连接在Q节点QN和输出端OUT之间，第二电容器C2连接在负载晶体管NT2的控制电极和负载端CR之间。放电晶体管NT5包括：输入电极，连接到缓冲晶体管NT4的输出电极；控制电极，连接到第二输入端IN2；输出电极，连接到电压输入端Vin。

当缓冲晶体管NT4响应来自前一级的前一负载电压而导通时，第一电容器C1和第二电容器C2充电。当比上拉晶体管NT1的阈值电压高的电压充入第一电容器C1时，Q节点QN的电势增大为高于阈值电压，使得上拉晶体管NT1和负载晶体管NT2导通。因此，通过输出端OUT和负载端CR来输出第一时钟CKV，从而将当前栅极电压和当前负载电压转变为高状态。因此，在第一时钟CKV的高时间段内，将当前栅极电压和当前负载电压保持在高状态。

然后，当响应来自下一级的下一栅极电压放电晶体管NT5导通时，充入第一电容器C1中的电荷通过放电晶体管NT5放电至电源电压VSS。因此，Q节点QN的电势降低至电源电压VSS，使得上拉晶体管NT1和负载晶体管NT2截止。即，由于放电晶体管NT5在第一时间段后导通以使上拉晶体管NT1和负载晶体管NT2截止，所以放电晶体管NT5可以防止通过输出端OUT和负载端CR输出的当前栅极电压和当前负载电压处于高状态。

波纹防止部分215包括第一波纹防止晶体管NT6、第二波纹防止晶体管NT7和第三波纹防止晶体管NT8。波纹防止部分215可防止在一帧内的除了第一时间段之外的剩余的第二时间段(即，(n-1)H时间段)内，当前栅极电压和当前负载电压由于第一时钟CKV或第二时钟CKVB而产生波纹。

第一波纹防止晶体管NT6包括：控制电极，连接到第一时钟端CK1；输入电极，连接到输出端OUT；输出电极，连接到Q节点QN。第二波纹防止晶体管NT7包括：控制电极，连接到第二时钟端CK2；输入电极，连接到输出端OUT；输出电极，连接到电压输入端Vin。第三波纹防止晶体管NT8包括：控制电极，连接到第二时钟端CK2；输入电极，连接到第一输入端IN1；输出电极，连接到Q节点QN。

在第二时间段内响应第一时钟CKV，第一波纹防止晶体管NT6向Q节点QN提供从输出端OUT输出的当前栅极电压(具有与截止电压相同的电压电平)。因此，在第二时间段内的第一时钟CKV的高时间段内，Q节点QN的电势保持在电源电压VSS。结果，第一波纹防止晶体管NT6防止上拉晶体管NT1和负载晶体管NT2在第二时间段内的第一时钟CKV的高时间段内导通。

第二波纹防止晶体管NT7响应第二时钟CKVB将当前栅极电压放电至电源电压VSS。因此，在第二时间段内的第二时钟CKVB的高时间段内，第二波纹防止晶体管NT7使当前栅极电压保持在电源电压VSS。

响应通过第二时钟端CK2提供的时钟(下文中指图2中所示的第二时钟CKVB)，第三波纹防止晶体管NT8向Q节点QN提供通过第一输入端IN1输入的来自前一级的前一负载电压(具有与电源电压VSS相同的电压电平)。因此，在第二时间段内在第二时钟CKVB的高时间段内，Q节点QN的电势保持在电源电压VSS。结果，第三波纹防止晶体管NT8防止上拉晶体管NT1和负载晶体管NT2在第二时间段内的第二时钟CKVB的高时间段内导通。

下面将用第一浮置防止部分219a来描述使前一负载电压保持在与电源电压VSS的电压电平相同的电压电平的过程。

保持部分216包括保持晶体管NT9，保持晶体管NT9具有：控制电极，连接到反相器217的输出端；输入电极，连接到电压输入端Vin；输出电极，连接到输出端OUT。

反相器217包括第一反相器晶体管NT10、第二反相器晶体管NT11、第三反相器晶体管NT12、第四反相器晶体管NT13、第三电容器C3和第四电容器C4，以使保持晶体管NT9导通和截止。

第一反相器晶体管NT10包括：输入电极和控制电极，共同连接到第一时钟端CK1；输出电极，通过第四电容器C4连接到第二反相器晶体管NT11的输出电极。第二反相器晶体管NT11包括：输入电极，连接到第一时钟端CK1；控制电极，通过第三电容器C3连接到其输入电极；输出电极，连接到保持晶体管NT9的控制电极。第三反相器晶体管NT12包括：输入电极，连接到第一反相器晶体管NT10的输出电极；控制电极，连接到输出端OUT；输出电极，连接到电压输入端Vin。第四反相器晶体管NT13包括：输入电极，连接到保持晶体管NT9的控制电极；控制电极，连接到输出端OUT；输出电极，连接到电压输入端Vin。

第三反相器晶体管NT12和第四反相器晶体管NT13响应保持在高状态并输出到输出端OUT的当前栅极电压而导通，从第一反相器晶体管NT10和第二反相器晶体管NT11输出的第一时钟CKV放电至电源电压VSS。因此，在当前栅极电压保持在高状态的第一时间段内，保持晶体管NT9截止。在当前栅极电压转变为低状态时，第三反相器晶体管NT12和第四反相器晶体管NT13截止。因此，响应从第一反相器晶体管NT10和第二反相器晶体管NT11输出的第一时钟CKV，保持晶体管NT9导通。结果，保持晶体管NT9保持当前栅极电压在第二时间段内的第一时钟CKV的高时间段内处于电源电压VSS的电平。

复位部分218包括复位晶体管NT14，复位晶体管NT14具有：控制电极，连接到复位端RE；输入电极，连接到上拉晶体管NT1的控制电极；输出电极，连接到电压输入端Vin。响应通过复位端RE输入的最后一级SRCn+1的最后一个负载电压(图2中所示)，复位晶体管NT14将通过第一输入端IN1输入的噪声放电至电源电压VSS。因此，上拉晶体管NT1和负载晶体管NT2响应来自最后一级SRCn+1的最后一个负载电压而截止。结果，最后一个负载电压被提供到所有n级的复位端RE，以使每个级的上拉晶体管NT1和负载晶体管NT2截止，从而将所有级复位。

第一浮置防止部分219a包括第一浮置防止晶体管NT16，第一浮置防止晶体管NT16具有：控制电极，连接到反相器217的输出端；输入电极，连接到输出端OUT；输出电极，连接到当前负载节点CN。第一浮置防止晶体管NT16响应反相器217的输出信号而导通或截止。具体地讲，第一浮置防止晶体管NT16响应反相器217的低输出信号在第一时间段内截止。然后，第一浮置防止晶体管NT16响应反相器217的高输出信号在第二时间段内的第一时钟CKV的高时间段内导通。导通的第一浮置防止晶体管NT1 6向当前负载节点CN输出在第二时间段内保持在低状态的当前栅极电压。因此，第一浮置防止晶体管NT16在第二时间段内的第一时钟CKV的高时间段内将当前负载节点CN复位到电源电压VSS。

如图2所示，当前负载节点CN(即负载端CR)连接到下一级的第一输入端IN1。因此，在第二时间段内的第一时钟CKV的高时间段内，与电源电压VSS具有相同电压电平的负载电压被施加到下一级的第一输入端IN1。结果，在第二时间段内的第一时钟CKV的高时间段内，下一级的Q节点的电势可以保持在电源电压VSS。因此，当前级的第一浮置防止晶体管NT16可以防止下一级的Q节点浮置。

图4是示出了在第二时间段内的第一时钟CKV的高时间段内Q节点的电势的电路图，图5是示出了在第二时间段内的第二时钟CKVB的高时间段内Q节点的电势的电路图。在图4和图5中，将部分示出移位寄存器的每个级中的第i级(i是大于1小于n的奇数)的电路。

参照图4，为了在第i栅极电压Gi保持在低状态(例如电源电压VSS的电平)的第二时间段内的第一时钟CKV的高时间段内将Q节点QN的电势保持在电源电压VSS，保持晶体管NT9和第一波纹防止晶体管NT6导通。

具体地讲，反相器217响应第一时钟CKV来输出高输出信号，以导通保持晶体管NT9，从而输出电源电压VSS。由于之前第一波纹防止晶体管NT6响应第一时钟CKV而导通，所以从保持晶体管NT9输出的电源电压VSS通过第一波纹防止晶体管NT6施加到Q节点QN。因此，Q节点QN的电势保持在电源电压VSS，连接到Q节点QN的上拉晶体管NT1和负载晶体管NT2截止。因此，可以防止第i栅极电压Gi和第i负载电压Ci在第二时间段内的第一时钟CKV的高时间段内产生波纹。

从保持晶体管NT9输出的电源电压VSS还输出到第i级SRCi的输出端OUT，使得第i栅极电压Gi保持在电源电压VSS。

第一浮置防止晶体管NT16响应来自反相器217的高输出信号而导通，从而将第i级SRCi的负载节点CN的电势保持在电源电压VSS。具有电源电压VSS的电平的第i负载电压Ci从第i级SRCi输出并被施加到第i+1级(未示出)的第一输入端IN1。

参照图5，为了在第i栅极电压Gi保持在低状态(例如电源电压VSS的电平)的第二时间段内的第二时钟CKVB的高时间段内将Q节点QN的电势保持在电源电压VSS，第三波纹防止晶体管NT8导通。

第i级SRCi的第三波纹防止晶体管NT8的输入电极连接到第i-1级SRCi-1的负载节点CN，因为第i-1栅极电压Gi-1具有电源电压VSS的电平，所以通过第i-1级SRCi-1的第一浮置防止晶体管NT16，第i-1级SRCi-1的负载节点CN保持在电源电压VSS。因此，具有电源电压VSS的电平的第i-1负载电压Ci-1被施加到第i级SRCi的第三波纹防止晶体管NT8的输入电极。第i-1负载电压Ci-1通过第三波纹防止晶体管NT8被施加到第i级SRCi的Q节点QN。

因此，第i级SRCi中的Q节点QN的电势保持在电源电压VSS的电平，连接到Q节点QN的上拉晶体管NT1和负载晶体管NT2截止。因此，可以在第二时间段内的第二时钟CKVB的高时间段内防止第i负载电压Ci和第i栅极电压Gi的波纹。

图6是示出了根据本发明另一示例性实施例的栅极驱动电路的每个级的电路图。在图6中，相同的标号表示与图3中的元件相同的元件，因此将省略对相同元件的详细描述。

参照图6，每个级包括上拉部分211、负载部分212、下拉部分213、上拉驱动部分214、波纹防止部分215、保持部分216、反相器217、复位部分218、第一浮置防止部分219a和第二浮置防止部分219b。

第二浮置防止部分219b包括第二浮置防止晶体管NT17，第二浮置防止晶体管NT17具有：控制电极，连接到第一时钟端CK1；输入电极，连接到电压输入端Vin；输出电极，连接到第一输入端IN1。

在当前栅极电压保持在低状态的第二时间段内的输入到第一时钟端CK1的第一时钟CKV(图2中示出)的高时间段内，第二浮置防止晶体管NT17响应第一时钟CKV而导通。因此，第二浮置防止晶体管NT17将施加到电压输入端Vin的电源电压VSS提供到第一输入端IN1。在本示例性实施例中，第一输入端IN1连接到前一级的负载节点CN(即负载端CR)。

因此，在第二时间段内的第一时钟CKV的高时间段内，第二浮置防止晶体管NT17向前一级的负载节点CN施加电源电压VSS，以使负载节点CN复位。因此，第二浮置防止晶体管NT17防止前一负载节点CN浮置。

图7是示出了根据本发明另一示例性实施例的栅极驱动电路的每个级的电路图。在图7中，相同的标号表示与图6中的元件相同的元件，因此，将省略对相同元件的详细描述。

参照图7，每个级包括上拉部分211、负载部分212、下拉部分213、上拉驱动部分214、波纹防止部分215、保持部分216、反相器217、复位部分218、第二浮置防止部分219b和第三浮置防止部分219c。

第三浮置防止部分219c包括第三浮置防止晶体管NT18，第三浮置防止晶体管NT18具有：控制电极，连接到反相器217的输出端；输入电极，连接到电压输入端Vin；输出电极，连接到当前负载节点CN。第三浮置防止晶体管响应反相器217的输出信号而导通或截止。

具体地讲，在一帧内的第一时间段内，第三浮置防止晶体管NT18响应反相器217的低输出信号而截止。然而，在一帧中除了第一时间段外的第二时间段内的第一时钟CKV的高时间段内，第三浮置防止晶体管NT18响应反相器217的高输出信号而导通。导通的第三浮置防止晶体管NT18将输入到电压输入端Vin的电源电压VSS(图2中示出)输出至当前负载节点CN。因此，在第二时间段内的第一时钟CKV的高时间段内，第三浮置防止晶体管NT18将当前负载节点CN的电势复位至电源电压VSS的电平。

图8是示出了根据本发明另一示例性实施例的栅极驱动电路的框图。在图8中，相同的标号表示与图2中的元件相同的元件，因此将省略对相同元件的详细描述。

参照图8，栅极驱动电路210包括移位寄存器210a，移位寄存器210a具有彼此串联连接的多个级SRC1-SRCn+1。移位寄存器210a布置成与栅极线GL1-GLn的第一端相邻。每个级包括第一输入端IN1、第一时钟端CK1、第二时钟端CK2、第二输入端IN2、第一电压输入端Vin-1、复位端RE、第二电压输入端Vin-2、输出端OUT和负载端CR。

第一电源电压VSS1被提供到级SRC1-SRCn+1的第一电压输入端Vin-1。第一电源电压VSS1可以是地电平电压或负电压。比第一电源电压VSS1低的第二电源电压VSS2被施加到第二电压输入端Vin-2。在本示例性实施例中，第一电源电压VSS1是大约-6.7V，第二电源电压VSS2是大约-13V。

图9是示出图8中的每个级的电路图。在图8中，由于栅极驱动电路的每个级具有相同的结构，所以将参照图9仅详细描述一级，而为了避免冗长将省略对其它级的详细描述。

参照图9，每个级包括上拉部分211、负载部分212、下拉部分213、上拉驱动部分214、波纹防止部分215a、保持部分216、反相器217、复位部分218和第四浮置防止部分219d。

下拉部分213包括下拉晶体管NT3，下拉晶体管NT3具有：控制电极，连接到第二输入端IN2；输入电极，连接到第一电压输入端Vin-1；输出电极，连接到输出端OUT。响应来自下一级的下一栅极电压，下拉晶体管NT3将当前栅极电压(处于第一时钟CKV)下拉至通过第-电压输入端Vin-1提供的第一电源电压VSS1(图8中示出)。即，在一帧内的第一时间段内产生处于高状态的当前栅极电压，而下拉晶体管NT3在第一时间段(1H时间段)之后导通，以将当前栅极电压下拉至低状态。

上拉驱动部分214包括缓冲晶体管NT4、第一电容器C1、第二电容器C2和放电晶体管NT5。放电晶体管NT5包括：输入电极，连接到缓冲晶体管NT4的输出电极；控制电极，连接到第二输入端IN2；输出电极，连接到第一电压输入端Vin-1。

当放电晶体管NT5响应来自下一级的下一栅极电压而导通时，充入到第一电容器C1中的电荷通过放电晶体管NT5放电至第一电源电压VSS1。因此，将Q节点QN的电势降低至第一电源电压VSS1，使得上拉晶体管NT1和负载晶体管NT2截止。

波纹防止部分215a包括第一波纹防止晶体管NT6、第二波纹防止晶体管NT7、第三波纹防止晶体管NT8。波纹防止部分215a防止当前栅极电压和当前负载电压在一帧内的除了第一时间段之外的剩余的第二时间段(即，(n-1)H时间段)内由于第一时钟CKV或第二时钟CKVB而产生波纹。

第一波纹防止晶体管NT6包括：控制电极，连接到第一时钟端CK1；输入电极，连接到输出端OUT；输出电极，连接到Q节点QN。第二波纹防止晶体管NT7包括：控制电极，连接到第二时钟端CK2；输入电极，连接到输出端OUT；输出电极，连接到第一电压输入端Vin-1。第三波纹防止晶体管NT8包括：控制电极，连接到第二时钟端CK2；输入电极，连接到第一输入端IN1；输出电极，连接到Q节点QN。

保持部分216包括保持晶体管NT9，保持晶体管NT9具有：控制电极，连接到反相器217的输出端；输入电极，连接到第一电压输入端Vin-1；输出电极，连接到输出端OUT。

反相器217包括第一反相器晶体管NT10、第二反相器晶体管NT11、第三反相器晶体管NT12、第四反相器晶体管NT13、第三电容器C3、第四电容器C4，以使保持晶体管NT9导通或截止。

第一反相器晶体管NT10包括：输入电极和控制电极，共同连接到第一时钟端CK1；输出电极，通过第四电容器C4连接到第二反相器晶体管NT11的输出电极。第二反相器晶体管NT11包括：输入电极，连接到第一时钟端CK1；控制电极，通过第三电容器C3连接到其输入电极；输出电极，连接到保持晶体管NT9的控制电极。第三反相器晶体管NT12包括：输入电极，连接到第一反相器晶体管NT10的输出电极；控制电极，连接到输出端OUT；输出电极，连接到第一电压输入端Vin-1。第四反相器晶体管NT13包括：输入电极，连接到保持晶体管NT9的控制电极；控制电极，连接到输出端OUT；输出电极，连接到第一电压输入端Vin-1。

第三反相器晶体管NT12和第四反相器晶体管NT13响应高状态的当前栅极电压而导通，从第一反相器晶体管NT10和第二反相器晶体管NT11输出的第一时钟CKV放电至第一电源电压VSS1。因此，在当前栅极电压保持在高状态的第一时间段内，保持晶体管NT9截止。在当前栅极电压转变成低状态时，第三反相器晶体管NT12和第四反相器晶体管NT13截止。因此，保持晶体管NT9响应从第一反相器晶体管NT10和第二反相器晶体管NT11输出的第一时钟CKV而导通。因此，保持晶体管NT9可以在第二时间段内的第一时钟CKV的高时间段内将当前栅极电压保持在第一电源电压VSS1。

复位部分218包括复位晶体管NT14，复位晶体管NT14具有：控制电极，连接到复位端RE；输入电极，连接到上拉晶体管NT1的控制电极；输出电极，连接到第一电压输入端Vin-1。响应通过复位端RE输入的来自最后一级SRCn+1(图8中示出)的最后一个负载电压，复位晶体管NT14将通过第一输入端IN1输入的噪声放电至第一电源电压VSS1。

第四浮置防止部分219d包括第四浮置防止晶体管NT19，第四浮置防止晶体管NT19具有：控制电极，连接到反相器217的输出端；输入电极，连接到第二电压输入端Vin-2；输出电极，连接到当前负载节点CN。第四浮置防止晶体管NT19响应反相器217的输出信号而导通或截止。具体地讲，第四浮置防止晶体管NT19在第一时间段内响应反相器217的低输出信号而截止。然后，在第二时间段内的第一时钟CKV的高时间段内，第四浮置防止晶体管NT19响应反相器217的高输出信号而导通。导通的第四浮置防止晶体管NT19将通过第二电压输入端Vin-2施加的第二电源电压VSS2输出至当前负载节点CN。因此，在第二时间段内的第一时钟CKV的高时间段内，第四浮置防止晶体管NT19将当前负载节点CN的电势复位至第二电源电压VSS2的电平。

如图8中所示，当前负载节点CN连接到下一级的第一输入端IN1。因此，在第二时间段内的第一时钟CKV的高时间段内，电压电平与第二电源电压VSS2的电平相同的负载电压被施加到下一级的第一输入端IN1。因此，在第二时间段内的第一时钟CKV的高时间段内，下一级的Q节点QN的电势可以保持在第二电源电压VSS2的电平。因此，当前级的第四浮置防止晶体管NT19可以防止下一级的Q节点QN浮置。

图10是示出在第二时间段内的第一时钟CKV的高时间段内的Q节点的电势的电路图，图11是示出在第二时间段内的第二时钟CKVB的高时间段内的Q节点的电势的电路图。在图10和图11中，将部分示出移位寄存器的各级之中的第i级(i是大于1小于n的奇数)的电路。

参照图10，在第i栅极电压Gi保持在低状态(即第一电源电压VSS1的电平)的第二时间段内的第一时钟CKV的高时间段内，保持晶体管NT9和第一波纹防止晶体管NT6导通，以使Q节点QN的电势保持在第一电压电源VSS1的电平。

具体地讲，反相器217响应第一时钟CKV输出高输出信号，以导通保持晶体管NT9，从而输出第一电源电压VSS1。由于之前第一波纹防止晶体管NT6响应第一时钟CKV导通，所以从保持晶体管NT9输出的第一电源电压VSS1通过第一波纹防止晶体管NT6被施加到Q节点QN。因此，Q节点QN的电势保持在第一电源电压VSS1的电平，连接到Q节点QN的上拉晶体管NT1和负载晶体管NT2截止。结果，可以防止在第二时间段内的第一时钟CKV的高时间段内第i栅电极Gi和第i负载电压Ci产生波纹。

从保持晶体管NT9输出的第一电源电压VSS1还输出到第i级SRCi的输出端OUT，使得第i栅极电压Gi保持在第一电源电压VSS1的电平。

由于第四浮置防止晶体管NT19响应来自反相器217的高输出信号而导通，所以第i级SRCi的负载节点CN的电势保持在第二电源电压VSS2的电平。具有第二电源电压VSS2的电平的第i负载电压Ci从第i级SRCi输出，并被施加到第i+1级(未示出)的第一输入端IN1。

参照图11，在第i栅极电压Gi保持在低状态(即，第一电源电压VSS1的电平)的第二时间段内的第二时钟CKVB的高时间段内，第三波纹防止晶体管NT8导通，以使Q节点QN的电势保持在第二电源电压VSS2的电平。

第i级SRCi的第三波纹防止晶体管NT8的输入电极连接到第i-1级SRCi-1的负载节点CN，通过第i-1级SRCi-1的第四浮置防止晶体管NT19，第i-1级SRCi-1的负载节点CN保持在第二电源电压VSS2的电平。因此，具有第二电源电压VSS2的电平的第i-1负载电压Ci-1被施加到第i级SRCi的第三波纹防止晶体管NT8的输入电极。第i-1负载电压Ci-1通过第三波纹防止晶体管NT8被施加到第i级SRCi的Q节点QN。

因此，第i级SRCi的Q节点QN的电势保持在第二电源电压VSS2的电平，连接到Q节点QN的上拉晶体管NT1和负载晶体管NT2截止。因此，可以防止在第二时间段内的第二时钟CKVB的高时间段内第i栅极电压Gi和第i负载电压Ci产生波纹。

图12是示出了Q节点QN的电势作为时间的函数的曲线图。在图12中，第一曲线G1表示在级不包括第四浮置防止晶体管NT19的情况下Q节点QN的电势，第二曲线G2表示在当前栅极信号被施加到第四浮置防止晶体管NT19的情况下Q节点QN的电势，第三曲线G3表示在第二电源电压VSS2被施加到第四浮置防止晶体管NT19的情况下Q节点QN的电势，第四曲线G4表示当前栅极电压。

参照图12，根据第一曲线G1和第四曲线G4，在Q节点QN(图10和图11中示出)的电势提升的第一时间段A1内，当前栅极电压保持在导通状态。然后，当前栅极电压在第二时间段A2内保持截止状态。

在如第一曲线G1表示的级不包括第四浮置防止晶体管NT19的情况下，在高温条件下，在第一时钟CKV(图10中示出)的高时间段B1和B3和第二时钟CKVB(图11中示出)的高时间段B2和B4内，在Q节点QN出现波纹。具体地讲，当在级中不包括第四浮置防止晶体管NT19时，在第二时钟CKVB的高时间段B2和B4内，前一负载节点CN浮置。因此，在第二时钟CKVB的高时间段B2和B4内，Q节点QN的电势不稳定。

然而，在如第二曲线G2表示的当前栅极信号被施加到第四浮置防止晶体管NT19的情况下，在高温条件下在第二时钟CKVB的高时间段B2和B4内的Q节点QN的波纹的大小变得小于在级中不包括第四浮置防止晶体管NT19的情况下的波纹的大小。具体地讲，在高温条件下在第二时钟CKVB的高时间段B2和B4内，通过第四浮置防止晶体管NT19将降低至大约-6.7V的第一电源电压VSS1的当前栅极信号施加到前一负载节点CN。因此，可以减小Q节点QN的波纹的大小。

在如第三曲线G3示出的大约-13V的第二电源电压VSS2被施加到第四浮置防止晶体管NT19的情况下，在高温条件下在第二时钟CKVB的高时间段B2和B4内的Q节点QN的波纹的大小变得小于前两种情况下的波纹的大小。即，在第二时钟CKVB的高时间段B2和B4内，通过第四浮置防止晶体管NT19将低于第一电源电压VSS1的第二电源电压VSS2施加到前一负载节点CN。因此，Q节点QN的电势变得更稳定，从而减小了Q节点QN的波纹的大小。

图13是根据本发明另一示例性实施例的栅极驱动电路的级的电路图。在图13中，相同的标号表示与图9中的元件相同的元件，因此将省略对相同元件的详细描述。

参照图13，每个栅极包括上拉部分211、负载部分212、下拉部分213、上拉驱动部分214、波纹防止部分215a、保持部分216、反相器217、复位部分218和第四浮置防止部分219d。

反相器217包括第一反相器晶体管NT10、第二反相器晶体管NT11、第三反相器晶体管NT12、第四反相器晶体管NT13、第三电容器C3、第四电容器C4，以导通或截止保持部分216的保持晶体管NT9。

第一反相器晶体管NT10包括：输入电极和控制电极，共同连接到第一时钟端CK1；输出电极，通过第四电容器C4连接到第二反相器晶体管NT11的输出电极。第二反相器晶体管NT11包括：输入电极，连接到第一时钟端CK1；控制电极，通过第三电容器C3连接到其输入电极；输出电极，连接到保持晶体管NT9的控制电极。第三反相器晶体管NT12包括：输入电极，连接到第一反相器晶体管NT10的输出电极；控制电极，连接到负载端CR；输出电极，连接到第一电压输入端Vin-1。第四反相器晶体管NT13包括：输入电极，连接到保持晶体管NT9的控制电极；控制电极，连接到负载端CR；输出电极，连接到第一电压输入端Vin-1。

第三反相器晶体管NT12和第四反相器晶体管NT1 3响应输出到负载端CR的高状态的当前栅极电压而导通，从第一反相器晶体管NT10和第二反相器晶体管NT11输出的第一时钟CKV通过导通的第三反相器晶体管NT12和第四反相器晶体管NT13放电至第一电源电压VSS1。因此，在当前栅极电压保持在高状态的第一时间段内，保持晶体管NT9保持截止状态。

随后，在第二时间段内通过第四浮置防止晶体管NT19，当前负载电压降低至第二电源电压VSS2，第三反相器晶体管NT12和第四反相器晶体管NT1 3截止。因此，从第一反相器晶体管NT10和第二反相器晶体管NT11输出的第一时钟CKV不通过第三反相器晶体管NT12和第四反相器晶体管NT13放电，而是被施加到保持晶体管NT9的控制电极，以导通保持晶体管NT9。因此，在第二时间段内的第一时钟CKV的高时间段内，保持晶体管NT9可以将当前栅极电压保持在第一电源电压VSS1。

第四浮置防止部分219d的第四浮置防止晶体管NT19包括：控制电极，连接到反相器217的输出端；输入电极，连接到第二电压输入端Vin-2；输出电极，连接到当前负载节点CN。第四浮置防止晶体管NT19响应反相器217的输出信号而导通或截止。具体地讲，第四浮置防止晶体管NT19在第一时间段内响应反相器217的低输出信号而截止。然后，在第二时间段内的第一时钟CKV的高时间段内，第四浮置防止晶体管NT19响应反相器217的高输出信号而导通。导通的第四浮置防止晶体管NT19将通过第二电压输入端Vin-2施加的第二电源电压VSS2输出至当前负载节点CN。因此，在第二时间段内的第一时钟CKV的高时间段内，第四浮置防止晶体管NT19将当前负载节点CN的电势复位至第二电源电压VSS2的电平。

如上所述，当前负载节点CN连接到反相器217的第三反相器晶体管NT12和第四反相器晶体管NT13的控制电极。因此，在第二时间段内，降低至第二电源电压VSS2的当前负载电压通过第四浮置防止晶体管NT19被施加到第三反相器晶体管NT12和第四反相器晶体管NT13的控制电极。结果，通过降低至第二电源电压VSS2的当前负载电压，第三反相器晶体管NT12和第四反相器晶体管NT13可以稳定地截止，而保持晶体管NT9可以稳定地导通，从而防止当前栅极电压被浮置。

图14是示出了根据本发明另一示例性实施例的栅极驱动电路的级的电路图。在图14中，相同的标号表示与图9中的元件相同的元件，因此将省略对相同元件的详细说明。

参照图14，每个级包括上拉部分211、负载部分212、下拉部分213、上拉驱动部分214、波纹防止部分215b、保持部分216、反相器217、复位部分218和第四浮置防止部分219d。

波纹防止部分215b包括第一波纹防止晶体管NT6和第二波纹防止晶体管NT7。与图9中示出的波纹防止部分215a不同，波纹防止部分215b不包括第三波纹防止晶体管NT8。即，在第二时钟CKVB的高时间段内，前一负载节点CN的电势稳定地降低至通过第四浮置防止晶体管NT19施加的第二电源电压VSS2。由于当前级的Q节点QN的电势通过第四浮置防止晶体管NT19变得更稳定，所以可以从波纹防止部分215b去除第三波纹防止晶体管NT8。因此，每个级的空间可以减小第三波纹防止晶体管NT8的大小。

图15是示出根据本发明另一示例性实施例的栅极驱动电路的级的电路图。在图15中，相同的标号表示与图13中的元件相同的元件，因此将省略对相同元件的详细描述。

参照图15，第三反相器晶体管NT12和第四反相器晶体管NT13的控制电极连接到当前级的负载节点CN。因此，通过负载节点CN输出的当前负载电压来控制第三反相器晶体管NT12和第四反相器晶体管NT13。

在栅极驱动电路中，波纹防止部分215b包括第一波纹防止晶体管NT6和第二波纹防止晶体管NT7。与图13中示出的波纹防止部分215a不同，波纹防止部分215b不包括第三波纹防止晶体管NT8。在本示例性实施例中，在第二时钟CKVB的高时间段内，前一负载节点CN的电势通过第四浮置防止晶体管NT19稳定地降低至第二电源电压VSS2。因此，由于当前级的Q节点QN的电势通过第四浮置防止晶体管NT19变得更稳定，所以可以从波纹防止部分215b去除第三波纹防止晶体管NT8。因此，每个级的空间可以减小第三波纹防止晶体管NT8的大小。

根据该栅极驱动电路和显示装置，在当前级的负载节点连接到下一级的Q节点时，栅极驱动电路的每个级包括浮置防止晶体管，其中，在第二时间段内，浮置防止晶体管将当前级的负载节点的电势复位到保持在第一电源电压的当前栅极电压或者复位到低于第一电源电压的第二电源电压。

因此，栅极驱动电路在一帧内的第二时间段内可以防止下一级的Q节点的波纹的产生，从而防止在温度测试的过程中由噪声造成的驱动误操作，并提高栅极驱动电路的高温可靠性。

本领域的技术人员应该理解，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种更改和变化。因此，本发明意在覆盖落入权利要求及其等同物的范围内的本发明的更改和变化。

Claims (37)

1、一种包括彼此串联连接的n+1级的栅极驱动电路，其中，n是大于2的常数，

每个级包括：

上拉部分，在一帧内的第一时间段内，将当前栅极信号上拉至第一时钟；

负载部分，在所述第一时间段内，将当前负载信号上拉至所述第一时钟；

下拉部分，从下一级接收下一栅极信号，以将所述当前栅极信号放电至电源电压；

上拉驱动部分，从前一级接收前一负载信号，以响应所述下一栅极信号来导通和截止所述上拉部分和所述负载部分，所述上拉驱动部分连接到Q节点，所述Q节点包括所述负载部分的控制端和所述上拉部分的控制端；

第一浮置防止部分，用于在一帧内的第二时间段内响应所述第一时钟向包括所述负载部分的输出端的当前负载节点提供所述当前栅极信号，并使所述当前负载节点复位，以防止所述下一级的Q节点浮置，所述第二时间段不包括所述第一时间段。

2、如权利要求1所述的栅极驱动电路，其中，每个级还包括：

保持部分，用于将所述当前栅极信号保持在所述电源电压；

反相器，用于响应所述第一时钟信号来导通或截止所述保持部分和所述第一浮置防止部分。

3、如权利要求2所述的栅极驱动电路，其中，所述第一浮置防止部分包括浮置防止晶体管，所述浮置防止晶体管包括：控制电极，连接到所述反相器的输出端；输入电极，连接到所述上拉部分的输出端；输出电极，连接到所述当前负载节点。

4、如权利要求2所述的栅极驱动电路，其中，所述第一浮置防止部分包括浮置防止晶体管，所述浮置防止晶体管包括：控制电极，连接到所述反相器的输出端；输入电极，连接到施加有所述电源电压的电压输入端；输出电极，连接到所述当前负载节点。

5、如权利要求2所述的栅极驱动电路，其中，所述保持部分包括保持晶体管，所述保持晶体管包括：控制电极，连接到所述反相器的输出端；输入电极，用于接收所述电源电压；输出电极，连接到所述上拉部分的输出端。

6、如权利要求1所述的栅极驱动电路，其中，每个级还包括第二浮置防止部分，以响应所述第一时钟将所述前一负载信号复位到所述电源电压，从而防止前一负载节点浮置。

7、如权利要求6所述的栅极驱动电路，其中，所述第二浮置防止部分包括浮置防止晶体管，所述浮置防止晶体管包括：控制电极，施加有所述第一时钟；输入电极，施加有所述电源电压；输出电极，连接到所述前一负载节点。

8、如权利要求1所述的栅极驱动电路，其中，每个级还包括波纹防止部分，以防止在所述第二时间段内Q节点产生波纹。

9、如权利要求8所述的栅极驱动电路，其中，所述波纹防止部分包括：

第一波纹防止晶体管，包括用于接收所述第一时钟的控制电极、连接到所述上拉部分的输出端的输入电极以及连接到所述Q节点的输出电极；

第二波纹防止晶体管，包括用于接收第二时钟的控制电极、连接到所述上拉部分的输出端的输入电极以及连接到施加有所述电源电压的电压输入端的输出电极；

第三波纹防止晶体管，包括用于接收所述第二时钟的控制电极、连接到前一负载节点以接收所述前一负载信号的输入电极以及连接到所述Q节点的输出电极，

其中，所述第二时钟的相位与所述第一时钟的相位相反。

10、如权利要求1所述的栅极驱动电路，其中：

所述上拉部分包括上拉晶体管，所述上拉晶体管包括连接到所述Q节点的控制电极、用于接收所述第一时钟的输入电极以及用于输出所述当前栅极信号的输出电极；

所述负载部分包括负载晶体管，所述负载晶体管包括连接到所述Q节点的控制电极、用于接收所述第一时钟的输入电极以及用于输出所述当前负载信号的输出电极。

11、如权利要求10所述的栅极驱动电路，其中，所述上拉驱动部分包括：

缓冲晶体管，包括共同接收所述前一负载信号的控制电极和输入电极以及连接到所述Q节点的输出电极；

第一电容器，连接在所述上拉晶体管的控制电极和输出电极之间；

第二电容器，连接在所述负载晶体管的控制电极和输出电极之间；

放电晶体管，包括用于接收所述下一栅极信号的控制电极、连接到所述缓冲晶体管的输出电极的输入电极以及连接到施加有所述电源电压的电压输入端的输出电极。

12、一种包括彼此串联连接的n+1级的栅极驱动电路，其中，n是大于2的常数，

每个级包括：

上拉部分，在一帧内的第一时间段内，将当前栅极信号上拉至第一时钟；

负载部分，在所述第一时间段内，将当前负载信号上拉至所述第一时钟；

下拉部分，从下一级接收下一栅极信号，以将所述当前栅极信号放电至第一电源电压；

上拉驱动部分，从前一级接收前一负载信号，以响应所述下一栅极信号来导通和截止所述上拉部分和所述负载部分，所述上拉驱动部分连接到Q节点，所述Q节点包括所述负载部分的控制端和所述上拉部分的控制端；

浮置防止部分，用于在一帧内的第二时间段内响应所述第一时钟向包括所述负载部分的输出端的当前负载节点提供小于所述第一电源电压的第二电源电压，以将所述当前负载信号下拉到所述第二电源电压，所述第二时间段不包括所述第一时间段。

13、如权利要求12所述的栅极驱动电路，其中，每个级还包括：第一电压输入端，用于接收所述第一电源电压；第二电压输入端，用于接收所述第二电源电压。

14、如权利要求12所述的栅极驱动电路，其中，每个级还包括：

保持部分，用于将所述当前栅极信号保持在所述第一电源电压；

反相器，用于接收所述当前栅极信号，并响应所述第一时钟将所述当前栅极信号和相对于所述当前栅极信号反相的信号提供到所述保持部分和所述浮置防止部分，以导通或截止所述保持部分和所述浮置防止部分。

15、如权利要求14所述的栅极驱动电路，其中，所述浮置防止部分包括浮置防止晶体管，所述浮置防止晶体管包括：控制电极，连接到所述反相器的输出端；输入电极，用于接收所述第二电源电压；输出电极，连接到所述当前负载节点。

16、如权利要求14所述的栅极驱动电路，其中，所述保持部分包括保持晶体管，所述保持晶体管包括：控制电极，连接到所述反相器的输出端；输入电极，用于接收所述第一电源电压；输出电极，连接到所述上拉部分的输出端。

17、如权利要求12所述的栅极驱动电路，其中，每个级还包括：

保持部分，用于将所述当前栅极信号保持在所述第一电源电压；

反相器，用于接收所述当前负载信号，并响应所述第一时钟将所述当前负载信号和相对于所述当前负载信号反相的信号提供到所述保持部分和所述浮置防止部分，以导通或截止所述保持部分和所述浮置防止部分。

18、如权利要求17所述的栅极驱动电路，其中，所述浮置防止部分包括浮置防止晶体管，所述浮置防止晶体管包括：控制电极，连接到所述反相器的输出端；输入电极，用于接收所述第二电压电源；输出电极，连接到所述当前负载节点。

19、如权利要求12所述的栅极驱动电路，其中，每个级还包括波纹防止部分，所述波纹防止部分防止在所述第二时间段内Q节点产生波纹。

20、如权利要求19所述的栅极驱动电路，其中，所述波纹防止部分包括：

第一波纹防止晶体管，包括用于接收所述第一时钟的控制电极、连接到所述上拉部分的输出端的输入电极以及连接到所述Q节点的输出电极；

第二波纹防止晶体管，包括用于接收第二时钟的控制电极、连接到所述上拉部分的输出端的输入电极以及连接到施加有所述第一电源电压的电压输入端的输出电极，

其中，所述第二时钟的相位与所述第一时钟的相位相反。

21、如权利要求20所述的栅极驱动电路，其中，所述波纹防止部分还包括第三波纹防止晶体管，所述第三波纹防止晶体管包括：控制电极，用于接收所述第二时钟；输入电极，连接到前一负载节点，以接收所述前一负载信号；输出电极，连接到所述Q节点。

22、如权利要求12所述的栅极驱动电路，其中：

所述上拉部分包括上拉晶体管，所述上拉晶体管包括连接到所述Q节点的控制电极、用于接收所述第一时钟的输入电极以及用于输出所述当前栅极信号的输出电极；

所述负载部分包括负载晶体管，所述负载晶体管包括连接到所述Q节点的控制电极、用于接收所述第一时钟的输入电极以及用于输出所述当前负载信号的输出电极。

23、如权利要求22所述的栅极驱动电路，其中，所述上拉驱动部分包括：

缓冲晶体管，包括共同接收所述前一负载信号的控制电极和输入电极以及连接到所述Q节点的输出电极；

第一电容器，连接在所述上拉晶体管的控制电极和输出电极之间；

第二电容器，连接在所述负载晶体管的控制电极和输出电极之间；

放电晶体管，包括用于接收所述下一栅极信号的控制电极、连接到所述缓冲晶体管的输出电极的输入电极以及连接到施加有所述第一电源电压的电压输入端的输出电极。

24、一种显示装置，包括：

显示部分，用于响应栅极信号和数据信号来显示图像；

数据驱动电路，向所述显示部分提供所述数据信号；

栅极驱动电路，包括彼此串联连接的n+1级，以顺序地向所述显示部分输出所述栅极信号，其中，n是大于2的常数，

所述栅极驱动电路的每个级包括：

上拉部分，在一帧内的第一时间段内，将当前栅极信号上拉至第一时钟；

负载部分，在所述第一时间段内，将当前负载信号上拉至所述第一时钟；

下拉部分，从下一级接收下一栅极信号，以将所述当前栅极信号放电至电源电压；

上拉驱动部分，从前一级接收前一负载信号，以响应所述下一栅极信号来导通和截止所述上拉部分和所述负载部分，所述上拉驱动部分连接到Q节点，所述Q节点包括所述负载部分的控制端和所述上拉部分的控制端；

第一浮置防止部分，用于响应在一帧内的第二时间段内的所述第一时钟向包括所述负载部分的输出端的当前负载节点提供所述当前栅极信号，并使所述当前负载节点复位，以防止下一级的Q节点浮置，所述第二时间段不包括所述第一时间段。

25、如权利要求24所述的显示装置，其中，每个级还包括：

保持部分，用于将所述当前栅极信号保持在所述电源电压；

反相器，用于响应所述第一时钟来控制所述保持部分和所述第一浮置防止部分的操作。

26、如权利要求25所述的显示装置，其中，所述第一浮置防止部分包括浮置防止晶体管，所述浮置防止晶体管包括：控制电极，连接到所述反相器的输出端；输入电极，连接到所述上拉部分的输出端；输出电极，连接到所述当前负载节点。

27、如权利要求25所述的显示装置，其中，所述第一浮置防止部分包括浮置防止晶体管，所述浮置防止晶体管包括：控制电极，连接到所述反相器的输出端；输入电极，连接到施加有所述电源电压的电压输入端；输出电极，连接到所述当前负载节点。

28、如权利要求24所述的显示装置，其中，每个级还包括第二浮置防止部分，以响应所述第一时钟将所述前一负载信号复位到所述电源电压，从而防止前一负载节点浮置。

29、如权利要求28所述的显示装置，其中，所述第二浮置防止部分包括浮置防止晶体管，所述浮置防止晶体管包括：控制电极，施加有所述第一时钟；输入电极，施加有所述电源电压；输出电极，连接到所述前一负载节点。

30、如权利要求24所述的显示装置，其中，所述显示部分包括：

多条栅极线，用于顺序地接收所述栅极信号；

多条数据线，用于接收所述数据信号；

薄膜晶体管，用于响应所述栅极信号来输出所述数据信号；

液晶电容器，包括接收所述数据信号的像素电极和接收共电压并面对所述像素电极的共电极。

31、如权利要求30所述的显示装置，其中，所述显示部分还包括阵列基底，所述栅极线、所述数据线、所述薄膜晶体管和所述像素电极布置在所述阵列基底上，所述栅极驱动电路布置在所述阵列基底上。

32、一种显示装置，包括：

显示部分，响应栅极信号和数据信号来显示图像；

数据驱动电路，用于向所述显示部分提供所述数据信号；

栅极驱动电路，包括彼此串联连接的n+1级，以顺序地向所述显示部分输出所述栅极信号，其中，n是大于2的常数，

所述栅极驱动电路的每个级包括：

上拉部分，在一帧内的第一时间段内，将当前栅极信号上拉至第一时钟；

负载部分，在所述第一时间段内，将当前负载信号上拉至所述第一时钟；

下拉部分，从下一级接收下一栅极信号，以将所述当前栅极信号放电至第一电源电压；

上拉驱动部分，从前一级接收前一负载信号，以响应所述下一栅极信号来导通和截止所述上拉部分和所述负载部分，所述上拉驱动部分连接到Q节点，所述Q节点包括所述负载部分的控制端和所述上拉部分的控制端；

浮置防止部分，用于在一帧内的第二时间段内响应所述第一时钟向包括所述负载部分的输出端的当前负载节点提供小于所述第一电源电压的第二电源电压，以将所述当前负载信号下拉到所述第二电源电压，所述第二时间段不包括所述第一时间段。

33、如权利要求32所述的显示装置，其中，每个级还包括：

保持部分，用于将所述当前栅极信号保持在所述第一电源电压；

反相器，用于接收所述当前栅极信号，并响应所述第一时钟将所述当前栅极信号和相对于所述当前栅极信号反相的信号提供到所述保持部分和所述浮置防止部分，以导通或截止所述保持部分和所述浮置防止部分。

34、如权利要求33所述的显示装置，其中，所述浮置防止部分包括浮置防止晶体管，所述浮置防止晶体管包括：控制电极，连接到所述反相器的输出端；输入电极，用于接收所述第二电源电压；输出电极，连接到所述当前负载节点。

35、如权利要求32所述的显示装置，其中，每个级还包括：

保持部分，用于将所述当前栅极信号保持在所述第一电源电压；

反相器，用于接收所述当前负载信号，并响应所述第一时钟将所述当前负载信号和相对于所述当前负载信号反相的信号提供到所述保持部分和所述浮置防止部分，以导通或截止所述保持部分和所述浮置防止部分。

36、如权利要求35所述的显示装置，其中，所述浮置防止部分包括浮置防止晶体管，所述浮置防止晶体管包括：控制电极，连接到所述反相器的输出端；输入电极，用于接收所述第二电源电压；输出电极，连接到所述当前负载节点。

37、如权利要求32所述的栅极驱动电路，其中，每个级还包括：

第一波纹防止晶体管，包括用于接收所述第一时钟的控制电极、连接到所述上拉部分的输出端的输入电极以及连接到所述Q节点的输出电极；

第二波纹防止晶体管，包括用于接收第二时钟的控制电极、连接到所述上拉部分的输出端的输入电极以及连接到施加有所述第一电源电压的电压输入端的输出电极；

第三波纹防止晶体管，包括用于接收所述第二时钟的控制电极、连接到前一负载节点以接收所述前一负载信号的输入电极以及连接到所述Q节点的输出电极，

其中，所述第二时钟的相位与所述第一时钟的相位相反。

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