CN107274838A - 栅极驱动器 - Google Patents

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Abstract

本申请涉及栅极驱动器。该栅极驱动器包括分别输出多个栅极输出信号的多个级。每个级包括：第一输入电路，响应于第一时钟信号将输入信号施加于第一节点；第二输入电路，响应于第一节点的电压将第一时钟信号施加于第二节点；第一输出电路，响应于第一节点的电压将栅极输出信号控制为第一逻辑电平；第二输出电路，响应于第二节点的电压将栅极输出信号控制为第二逻辑电平；以及漏电流阻挡电路，响应于第一节点的电压将对应于第一逻辑电平的第一功率电压施加于第一输入电路。

Description

栅极驱动器
技术领域
本公开的示例性实施方式涉及一种显示装置。更具体地，本公开的示例性实施方式涉及一种栅极驱动器和具有该栅极驱动器的显示装置。
背景技术
通常，显示装置包括显示面板和面板驱动器。显示面板包括多个栅极线、多个数据线、以及多个像素。面板驱动器包括将栅极输出信号提供至栅极线的栅极驱动器和将数据信号提供至数据线的数据驱动器。
栅极驱动器包括分别将栅极输出信号输出至栅极线的多个级。每个级包括多个晶体管和多个电容器。当将高功率电压施加于栅极驱动器以驱动大型显示装置时，晶体管可能劣化，从而改变晶体管的阈值电压并产生漏电流。当在多级的晶体管中产生漏电流时，可能不能够稳定地保持级中的节点的电压。因此，栅极输出信号具有波纹或者栅极输出信号不能正常输出。
发明内容
示例性实施方式的方面涉及能够稳定地输出栅极输出信号的栅极驱动器。
示例性实施方式的方面涉及具有该栅极驱动器的显示装置。
根据一些示例性实施方式，栅极驱动器可以包括分别输出多个栅极输出信号的多个级。每个级可以包括：第一输入电路，被配置为接收来自先前级中的一个的先前栅极输出信号或垂直启动信号作为输入信号，并且响应于第一时钟信号将输入信号施加于第一节点；第二输入电路，被配置为响应于第一节点的电压将第一时钟信号施加于第二节点；第一输出电路，被配置为响应于第一节点的电压将栅极输出信号控制为第一逻辑电平；第二输出电路，被配置为响应于第二节点的电压将栅极输出信号控制为第二逻辑电平；以及漏电流阻挡电路，被配置为响应于第一节点的电压将对应于第一逻辑电平的第一功率电压施加于第一输入电路。
在示例性实施方式中，第一输入电路可以包括：第一输入晶体管，包括接收第一时钟信号的栅电极、接收输入信号的第一电极以及连接至第三节点的第二电极；以及第二输入晶体管，包括接收第一时钟信号的栅电极、连接至第三节点的第一电极以及连接至第一节点的第二电极。
在示例性实施方式中，漏电流阻挡电路可以包括：第一阻挡晶体管，包括连接至第一节点的栅电极、接收第一功率电压的第一电极以及连接至第三节点的第二电极。
在示例性实施方式中，每个级可以进一步包括：稳定电路，被配置为响应于第二节点的电压和第二时钟信号稳定栅极输出信号。稳定电路可以包括：第一稳定晶体管，包括连接至第二节点的栅电极、接收第二功率电压的第一电极以及连接至第四节点的第二电极；第二稳定晶体管，包括连接至第二节点的栅电极、连接至第四节点的第一电极，以及第二电极；以及第三稳定晶体管，包括接收第二时钟信号的栅电极、连接至第二稳定晶体管的第二电极的第一电极以及连接至第一节点的第二电极。
在示例性实施方式中，漏电流阻挡电路可以包括：第一阻挡晶体管，包括连接至第一节点的栅电极、接收第一功率电压的第一电极以及连接至第四节点的第二电极。
在示例性实施方式中，第一输出电路可以包括：第一输出晶体管，包括接收第一节点的电压的栅电极、接收第二时钟信号的第一电极以及连接至输出端子的第二电极，栅极输出信号输出至输出端子。第二输出电路可以包括：第二输出晶体管，包括连接至第二节点的栅电极、接收第三功率电压的第一电极以及连接至输出端子的第二电极。
在示例性实施方式中，第三功率电压可以高于第二功率电压。
在示例性实施方式中，第一输出晶体管的第一宽长比可以小于第二输出晶体管的第二宽长比。
在示例性实施方式中，第二输出电路可以包括：第三输出晶体管，包括连接至第二节点的栅电极、接收第二功率电压的第一电极以及连接至第五节点的第二电极；以及第四输出晶体管，包括连接至第二节点的栅电极、连接至第五节点的第一电极以及连接至输出端子的第二电极，栅极输出信号输出至输出端子。
在示例性实施方式中，漏电流阻挡电路可以包括：第一阻挡晶体管，包括连接至第一节点的栅电极、接收第一功率电压的第一电极以及连接至第五节点的第二电极。
在示例性实施方式中，每个级进一步可以包括保持电路，保持电路被配置为响应于第一时钟信号保持第二节点的电压为第一逻辑电平。
在示例性实施方式中，每个级可以进一步包括：负载减少电路，连接在第一输入电路与第一输出电路之间并且被配置为降低第一节点的电压。
根据一些示例性实施方式，栅极驱动器可以包括分别输出多个栅极输出信号和多个进位信号的多个级。每个级可以包括：第一输入电路，被配置为接收来自先前级中的一个的先前进位信号或垂直启动信号作为输入信号，并且响应于第一时钟信号将输入信号施加于第一节点；第二输入电路，被配置为响应于第一节点的电压将第一时钟信号施加于第二节点；第一输出电路，被配置为响应于第一节点的电压将栅极输出信号控制为第一逻辑电平；第二输出电路，被配置为响应于第二节点的电压将栅极输出信号控制为第二逻辑电平；第一进位输出电路，被配置为响应于第一节点的电压将进位信号控制为第一逻辑电平；第二进位输出电路，被配置为响应于第二节点的电压将进位信号控制为第二逻辑电平；以及漏电流阻挡电路，被配置为响应于进位信号将进位信号施加于第一输入电路。
在示例性实施方式中，第一输入电路可以包括：第一输入晶体管，包括接收第一时钟信号的栅电极、接收输入信号的第一电极以及连接至第三节点的第二电极；以及第二输入晶体管，包括接收第一时钟信号的栅电极、连接至第三节点的第一电极以及连接至第一节点的第二电极。
在示例性实施方式中，漏电流阻挡电路可以包括：第二阻挡晶体管，包括接收进位信号的栅电极、接收进位信号的第一电极以及连接至第三节点的第二电极。
在示例性实施方式中，每个级可以进一步包括：稳定电路，被配置为响应于第二节点的电压和第二时钟信号稳定栅极输出信号。稳定电路可以包括：第一稳定晶体管，包括连接至第二节点的栅电极、接收第二功率电压的第一电极以及连接至第四节点的第二电极；第二稳定晶体管，包括连接至第二节点的栅电极、连接至第四节点的第一电极、以及第二电极；以及第三稳定晶体管，包括接收第二时钟信号的栅电极、连接至第二稳定晶体管的第二电极的第一电极以及连接至第一节点的第二电极。
在示例性实施方式中，漏电流阻挡电路可以包括：第二阻挡晶体管，包括接收进位信号的栅电极、接收进位信号的第一电极以及连接至第四节点的第二电极。
在示例性实施方式中，第一输出电路可以包括：第一输出晶体管，包括接收第一节点的电压的栅电极、接收第二时钟信号的第一电极以及连接至输出端子的第二电极，栅极输出信号输出至输出端子。第二输出电路可以包括：第二输出晶体管，包括连接至第二节点的栅电极、接收第三功率电压的第一电极以及连接至输出端子的第二电极。第一进位输出电路可以包括第一进位输出晶体管，第一进位输出晶体管包括接收第一节点的电压的栅电极、接收第二时钟信号的第一电极以及连接至进位输出端子的第二电极，进位信号输出至进位输出端子。第二进位输出电路可以包括第二进位输出晶体管，第二进位输出晶体管包括连接至第二节点的栅电极，接收第二功率电压的第一电极，以及连接至进位输出端子的第二电极。
在示例性实施方式中，第三功率电压可以高于第二功率电压。
根据一些示例性实施方式，显示装置可以包括：显示面板，包括多个栅极线、多个数据线、以及多个像素；数据驱动器，被配置为经由数据线将数据信号提供至像素；以及栅极驱动器，包括分别输出多个栅极输出信号的多个级，并且被配置为经由栅极线将栅极输出信号提供至像素。栅极驱动器的每个级可以包括：第一输入电路，被配置为接收来自先前级中的一个的先前栅极输出信号或垂直启动信号作为输入信号，并且响应于第一时钟信号将输入信号施加于第一节点；第二输入电路，被配置为响应于第一节点的电压将第一时钟信号施加于第二节点；第一输出电路，被配置为响应于第一节点的电压将栅极输出信号控制为第一逻辑电平；第二输出电路，被配置为响应于第二节点的电压将栅极输出信号控制为第二逻辑电平；稳定电路，被配置为响应于第二节点的电压和第二时钟信号稳定栅极输出信号；以及漏电流阻挡电路，被配置为响应于第一节点的电压将对应于第一逻辑电平的第一功率电压施加于第一输入电路和稳定电路中的至少一个。
因此，在根据示例性实施方式的栅极驱动器中，彼此串联连接的两个晶体管位于其中产生漏电流的每个级的一部分中。将高电平电压施加于两个晶体管之间的节点，从而防止或减少漏电流。因此，栅极驱动器可以稳定地保持每个级中的节点的电压，减少栅极输出信号的波纹，并防止栅极输出信号的异常脉冲。
此外，大型显示装置可以通过包括提高了可靠性的栅极驱动器而稳定地驱动。
附图说明
在下文中，将参考附图更全面地描述示例性实施方式，在附图中示出了各种实施方式。
图1是示出了根据示例性实施方式的显示装置的框图。
图2是示出了图1的显示装置中包括的像素的实例的电路图。
图3是示出了图1的显示装置中包括的栅极驱动器的一个实例的框图。
图4是示出了图3的栅极驱动器中包括的级的一个实例的电路图。
图5是用于描述图4的级的操作的时序图。
图6是示出了图3的栅极驱动器中包括的级的另一实例的电路图。
图7是示出了图1的显示装置中包括的栅极驱动器的另一实例的框图。
图8是示出了图7的栅极驱动器中包括的级的一个实例的电路图。
图9A和图9B是用于描述图8的级的效果的波形。
图10是示出了图1的显示装置中包括的栅极驱动器的又一实例的框图。
图11是示出了图10的栅极驱动器中包括的级的一个实例的电路图。
图12A和图12B是用于描述图11的级的效果的波形。
具体实施方式
在下文中，将参考附图更全面地描述示例性实施方式，在附图中示出了各种实施方式。
图1是示出了根据一个示例性实施方式的显示装置的框图。
参考图1，显示装置1000可以包括显示面板100、栅极驱动器200、数据驱动器300、以及控制器400。
显示面板100可以显示图像。显示面板100可以包括多个栅极线GL1至GLn、多个数据线DL1至DLm、以及多个像素PX。例如，由于像素PX布置在对应于栅极线GL1至GLn和数据线DL1至DLm的交点的位置处，显示面板100可以包括n*m个像素PX。
栅极驱动器200可以经由栅极线GL1至GLn将栅极输出信号提供至像素PX。栅极驱动器200可以包括分别输出栅极输出信号的多个级。栅极驱动器200的每个级可以包括第一输入电路、第二输入电路、第一输出电路、第二输出电路、稳定电路、以及漏电流阻挡电路。栅极驱动器200的每个级可以通过包括漏电流阻挡电路而防止或减少漏电流。例如，为了减少漏电流，彼此串联连接的两个晶体管位于其中产生漏电流的每个级的一部分中，并且然后将高电平电压施加于两个晶体管之间。
因此，栅极驱动器200可以稳定地保持该级的节点的电压并通过减少漏电流而防止栅极输出信号的波纹。在下文中，将参考图4、图6、图8、以及图11更详细地描述栅极驱动器200的级的结构。
数据驱动器300可以接收第二控制信号CNT2和输出图像数据ODATA。数据驱动器300可以将输出图像数据ODATA转换成模拟类型数据信号，并且基于第二控制信号CNT2经由数据线DL1至DLm将数据信号提供至像素PX。
控制器400可以控制栅极驱动器200和数据驱动器300。控制器400可以从显示装置1000的外部(例如系统板)接收输入图像数据IDATA和控制信号CNT。控制器400可以生成第一控制信号CNT1和第二控制信号CNT2以控制栅极驱动器200和数据驱动器300。例如，用于控制栅极驱动器200的第一控制信号CNT1可以包括垂直启动信号、栅极时钟信号等。用于控制数据驱动器300的第二控制信号CNT2可以包括水平启动信号、负载信号等。控制器400可以基于输入图像数据IDATA生成适于显示面板100的操作条件的输出图像数据ODATA，并且将输出图像数据ODATA提供至数据驱动器300。
图2是示出了图1的显示装置中包括的像素的实例的电路图。
参考图2，像素PXij可以包括有机发光二极管OLED、驱动晶体管T1、电容器CST、以及开关晶体管T2。
驱动晶体管T1可以包括连接至开关晶体管T2的第二电极的栅电极、连接至第一发射电压ELVDD的第一电极以及连接至OLED的第一电极的第二电极。
开关晶体管T2可以包括连接至栅极线GLi的栅电极、连接至数据线DLj的第一电极以及连接至驱动晶体管T1的栅电极的第二电极。开关晶体管T2可以响应于从栅极线GLi接收的栅极输出信号将从数据线DLj接收的数据信号提供至驱动晶体管T1的栅电极。
电容器CST可以包括连接至驱动晶体管T1的栅电极的第一电极，以及连接至驱动晶体管T1的第二电极的第二电极。电容器CST可以对施加于驱动晶体管T1的栅电极的数据信号充电，并且在开关晶体管T2截止之后，电容器CST可以保持驱动晶体管T1的栅电极的充电电压。
OLED可以包括连接至驱动晶体管T1的第二电极的第一电极和接收第二发射电压ELVSS(或者连接至第二发射电压ELVSS的源)的第二电极。OLED可以基于从驱动晶体管T1提供的驱动电流发射光。
尽管图2的示例性实施方式描述了像素PXij包括两个晶体管和一个电容器，但可以用各种合适的结构实现像素。
图3是示出了图1的显示装置中包括的栅极驱动器的一个实例的框图。
参考图3，栅极驱动器200A可以包括多个级STG1至STGn。级STG1至STGn中的每一个可以包括输入端子IN、第一时钟端子CT1、第二时钟端子CT2、第一电压端子VT1、第二电压端子VT2、以及输出端子OUT。
具有不同的定时的第一栅极时钟信号GCK1和第二栅极时钟信号GCK2可以施加于第一时钟端子CT1和第二时钟端子CT2。例如，第二栅极时钟信号GCK2可以是从第一栅极时钟信号GCK1反转的信号。在相邻级中，可以按相反的顺序施加第一栅极时钟信号GCK1和第二栅极时钟信号GCK2。例如，在奇数级(例如STG1、STG3等)中，第一栅极时钟信号GCK1可以施加于第一时钟端子CT1作为第一时钟信号，并且第二栅极时钟信号GCK2可以施加于第二时钟端子CT2作为第二时钟信号。相反，在偶数级(例如STG2、STG4等)中，第二栅极时钟信号GCK2可以施加于第一时钟端子CT1作为第一时钟信号，并且第一栅极时钟信号GCK1可以施加于第二时钟端子CT2作为第二时钟信号。
输入信号可以施加于输入端子IN。输入信号可以是垂直启动信号STV或从先前级中的一个输出的先前栅极输出信号。例如，将垂直启动信号STV施加于第一级STG1的输入端子IN。先前栅极的先前栅极输出信号可以分别施加于其他级STG2至STGn的每个输入端子IN。栅极输出信号G1至Gn可以分别经由级STG1至STGn的输出端子OUT输出至栅极线。
对应于第一逻辑电平的第一功率电压VGH可以提供至级STG1至STGn的第一电压端子VT1。例如，第一功率电压VGH可以对应于高电平电压。对应于第二逻辑电平的第二功率电压VGL可以提供至级STG1至STGn的第二电压端子VT2。例如，第二功率电压VGL可以对应于低电平电压。
图4是示出了图3的栅极驱动器中包括的级的一个实例的电路图。
参考图4，栅极驱动器的级STGA可以包括第一输入电路210、第二输入电路215、第一输出电路220、第二输出电路225、稳定电路230、负载减少电路240、保持电路250、以及漏电流阻挡电路260。第一输入电路210可以接收来自先前级中的一个的先前栅极输出信号G(i-1)或者垂直启动信号STV作为输入信号，并且响应于第一时钟信号CLK1将输入信号施加于第一节点N1。例如，施加于第一时钟端子的第一时钟信号CLK1对应于奇数级中的第一栅极时钟信号并对应于偶数级中的第二栅极时钟信号。
第一输入电路210可以包括彼此串联连接的多个晶体管。因此，当第一节点N1的电压对应于高电平电压时，第一输入电路210可以减少从第一节点N1流动至输入端子的漏电流。在一个示例性实施方式中，第一输入电路210可以包括第一输入晶体管M1-1和第二输入晶体管M1-2。第一输入晶体管M1-1可以包括接收第一时钟信号CLK1的栅电极、接收输入信号的第一电极以及连接至第三节点N3的第二电极。第二输入晶体管M1-2可以包括接收第一时钟信号CLK1的栅电极、连接至第三节点N3的第一电极以及连接至第一节点N1的第二电极。
第二输入电路215可以响应于第一节点N1的电压将第一时钟信号CLK1施加于第二节点N2。在一个示例性实施方式中，第二输入电路215可以包括第三输入晶体管M4，第三输入晶体管包括连接至第一节点N1的栅电极、接收第一时钟信号CLK1的第一电极以及连接至第二节点N2的第二电极。
第一输出电路220可以响应于第一节点N1的电压将栅极输出信号G(i)控制为第一逻辑电平(例如高电平)。在一个示例性实施方式中，第一输出电路220可以包括第一输出晶体管M7和第一电容器C1。第一输出晶体管M7可以包括连接至节点N1'的栅电极、接收第二时钟信号CLK2的第一电极以及连接至输出端子的第二电极，栅极输出信号G(i)输出至输出端子。第一电容器C1可以包括连接至节点N1'的第一电极和连接至输出端子的第二电极。这里，施加于第二时钟端子的第二时钟信号CLK2对应于奇数级中的第二栅极时钟信号并对应于偶数级中的第一栅极时钟信号。
第二输出电路225可以响应于第二节点N2的电压将栅极输出信号G(i)控制为第二逻辑电平(例如低电平)。在一个示例性实施方式中，第二输出电路225可以包括第二输出晶体管M8和第二电容器C2。第二输出晶体管M8可以包括连接至第二节点N2的栅电极、接收第二功率电压VGL的第一电极以及连接至输出端子的第二电极。第二电容器C2可以包括连接至第二节点N2的第一电极和接收第二功率电压VGL的第二电极。
稳定电路230可以响应于第二节点N2的电压和第二时钟信号CLK2来稳定栅极输出信号G(i)。稳定电路230可以包括彼此串联连接的多个晶体管，以便当第一节点N1的电压对应于高电平电压时减少从第一节点N1流动至第二电压端子的漏电流。在一个示例性实施方式中，稳定电路230可以包括第一稳定晶体管M2-1、第二稳定晶体管M2-2以及第三稳定晶体管M3。第一稳定晶体管M2-1可以包括连接至第二节点N2的栅电极、接收第二功率电压VGL的第一电极以及连接至第四节点N4的第二电极。第二稳定晶体管M2-2可以包括连接至第二节点N2的栅电极、连接至第四节点N4的第一电极以及连接至第三稳定晶体管M3的第一电极的第二电极。第三稳定晶体管M3可以包括接收第二时钟信号CLK2的栅电极、连接至第二稳定晶体管M2-2的第二电极的第一电极以及连接至第一节点N1的第二电极。
负载减少电路240可以连接在第一输入电路210与第一输出电路220之间并降低第一节点N1的电压。在一个示例性实施方式中，负载减少电路240可以包括降压晶体管M6。降压晶体管M6可以包括接收第一功率电压(VGH)的栅电极、连接至第二输入晶体管M1-2的第二电极(即连接至第一节点N1)的第一电极以及连接至第一输出晶体管M7的栅电极(即连接至节点N1')的第二电极。因此，降压晶体管M6可以降低第一节点N1的电压以便减少连接至第一节点N1的第一输入晶体管到第三输入晶体管M1-1、M1-2、以及M4和第三稳定晶体管M3的负载。例如，当节点N1'的电压增加超过第一功率电压VGH的电压时，降压晶体管M6可以防止第一节点N1的电压随着节点N1'的电压增加。
保持电路250可以响应于第一时钟信号CLK1将第二节点N2的电压保持为第一逻辑电平。在一个示例性实施方式中，保持电路250可以包括保持晶体管M5。保持晶体管M5可以包括接收第一时钟信号CLK1的栅电极、接收第一功率电压VGH的第一电极以及连接至第二节点N2的第二电极。
漏电流阻挡电路260可以响应于第一节点N1的电压将对应于第一逻辑电平的第一功率电压VGH施加于第一输入电路210和稳定电路230中的至少一个。在一个示例性实施方式中，漏电流阻挡电路260可以包括第一阻挡晶体管M9。第一阻挡晶体管M9可以包括(例如经由N1')连接至第一节点N1的栅电极、接收第一功率电压VGH的第一电极以及连接至第三节点N3和第四节点N4的第二电极。漏电流阻挡电路260可以将第三节点N3的电压控制为高电平电压以便当第一节点N1的电压对应于高电平电压时减少从第一节点N1流动至输入端子的漏电流。另外，漏电流阻挡电路260可以将第四节点N4的电压控制为高电平电压以便当第一节点N1的电压对应于高电平电压时减少从第一节点N1流动至第二电压端子的漏电流。
虽然图4的示例性实施方式描述了级包括负载减少电路，但在一些替换实施方式中，级不包括负载减少电路并且第一输入电路直接连接至第一输出电路。
图5是用于描述图4的级的操作的时序图。
参考图5，栅极驱动器的级可以将栅极输出信号依次输出至栅极线。每个级均包括用于降低第一节点N1的电压的负载减少电路。
在第一周期P1期间，从先前级输出的先前栅极输出信号G(i-1)可以是低电平。第一输入电路210可以响应于第一时钟信号CLK1将具有低电平的先前栅极输出信号G(i-1)施加于第一节点N1。因此，第一节点N1的电压可以是低电平。另外，保持电路250可以响应于第一时钟信号CLK1将第一功率电压VGH施加于第二节点N2。因此，第二节点N2的电压可以是高电平。由于第二节点N2的电压可以处于高电平，第二输出电路225可以将栅极输出信号G(i)保持为低电平。
在第二周期P2期间，先前栅极输出信号G(i-1)可从低电平转变为高电平。第一输入电路120可以响应于第一时钟信号CLK1将具有高电平的先前栅极输出信号G(i-1)施加于第一节点N1。因此，节点N1和节点N1'的电压可以是高电平。在此，为了减少连接至第一节点N1的晶体管的负载，负载减少电路240的降压晶体管M6可以位于第一输入电路210与第一输出电路220之间(即在节点N1与节点N1'之间)。此外，保持电路250可以响应于第一时钟信号CLK1将第一功率电压VGH施加于第二节点N2。因此，第二节点N2的电压可以是高电平。
在第三周期P3期间，当第二时钟信号CLK2对应于高电平时，由于第一电容器C1的耦合，节点N1'的电压可以自举(boot-strapped)并且节点N1'的电压可以对应于第二高电平2H，第二高电平大约是第一高电平1H的两倍。因此，可以经由输出端子输出具有高电平的栅极输出信号G(i)。因此，节点N1'的电压可以对应于第二高电平2H。然而，由于降压晶体管M6的栅电极接收具有第一高电平1H的电压并且降压晶体管M6的第二电极接收使第二高电平2H升压的电压，第一节点N1的电压电平可以不增加，并且对应于第一高电平1H。
在第四周期P4期间，第一节点N1的电压保持为低电平并且第二节点N2的电压保持为高电平。因此，将栅极输出信号G(i)保持为低电平。
图6是示出了图3的栅极驱动器中包括的级的另一实例的电路图。
参考图6，栅极驱动器的级STGB可以包括第一输入电路210、第二输入电路215、第一输出电路220、第二输出电路226、稳定电路230、负载减少电路240、保持电路250、以及漏电流阻挡电路261。除了第二输出电路226包括彼此串联连接的两个晶体管之外，根据本示例性实施方式的级STGB基本上与在图4中描述的示例性实施方式的级相同。因此，相同的参考标号将用于指代与在图4的先前的示例性实施方式中描述的那些相同的或者相似的部件，并且将省去与以上元件有关的任何重复说明。
第二输出电路226可以响应于第二节点N2的电压将栅极输出信号G(i)控制为第二逻辑电平。在一个示例性实施方式中，第二输出电路226可以包括第三输出晶体管M8-1、第四输出晶体管M8-2、以及第二电容器C2。第三输出晶体管M8-1可以包括连接至第二节点N2的栅电极、接收第二功率电压VGL的第一电极以及连接至第五节点N5的第二电极。第四输出晶体管M8-2可以包括连接至第二节点N2的栅电极、连接至第五节点N5的第一电极以及连接至输出端子的第二电极，栅极输出信号G(i)输出至输出端子。第二电容器C2可以包括连接至第二节点N2的第一电极和接收第二功率电压VGL(或者连接至第二功率电压VGL的源)的第二电极。
漏电流阻挡电路261可以响应于第一节点N1的电压将对应于第一逻辑电平的第一功率电压(VGH)施加于第一输入电路210、稳定电路230、以及第二输出电路226。在一个示例性实施方式中，漏电流阻挡电路261可以包括第一阻挡晶体管M9。第一阻挡晶体管M9可以包括连接至第一节点N1的栅电极、接收第一功率电压VGH的第一电极以及连接至第三节点N3至第五节点N5的第二电极。漏电流阻挡电路261可以将第三节点N3的电压控制为高电平电压以便当第一节点N1的电压对应于高电平电压时减少从第一节点N1流动至输入端子的漏电流。漏电流阻挡电路261可以将第四节点N4的电压控制为高电平电压以便当第一节点N1的电压对应于高电平电压时减少从第一节点N1流动至第二电压端子的漏电流。另外，漏电流阻挡电路261可以将第五节点N5的电压控制为高电平电压以便当第一节点N1的电压对应于高电平电压时减少从第一节点N1流动至第二电压端子的漏电流。
图7是示出了图1的显示装置中包括的栅极驱动器的另一实例的框图。
参考图7，栅极驱动器200C可以包括多个级STG1至STGn。级STG1至STGn中的每一个可以包括输入端子IN、第一时钟端子CT1、第二时钟端子CT2、第一电压端子VT1、第二电压端子VT2、第三电压端子VT3、以及输出端子OUT。根据本示例性实施方式的栅极驱动器200C可以包括与图3中描述的示例性实施方式的栅极驱动器的那些类似的部件或元件。因此，相同的参考标号将用于指代与在图3的先前的示例性实施方式中描述的那些相同的或者相似的部件，并且将省去与以上元件有关的任何重复说明。
对应于第一逻辑电平的第一功率电压VGH可以被提供至级STG1至STGn的第一电压端子VT1。例如，第一功率电压VGH可以对应于高电平。对应于第二逻辑电平的第二功率电压VGL1可以被提供至级STG1至STGn的第二电压端子VT2。例如，第二功率电压VGL1可以对应于第一低电平。对应于第二逻辑电平的第三功率电压VGL2可以被提供至级STG1至STGn的第三电压端子VT3。例如，第三功率电压VGL2可以对应于高于第一低电平的第二低电平。
图8是示出了图7的栅极驱动器中包括的级的一个实例的电路图。
参考图8，栅极驱动器的级STGC可以包括第一输入电路210、第二输入电路215、第一输出电路220、第二输出电路227、稳定电路230、负载减少电路240、保持电路250、以及漏电流阻挡电路260。根据本示例性实施方式的第一输入电路210、第二输入电路215、稳定电路230、负载减少电路240、保持电路250、以及漏电流阻挡电路260分别基本上与图4中描述的示例性实施方式的第一输入电路、第二输入电路、稳定电路、负载减少电路、保持电路、漏电流阻挡电路相同，将省去重复描述。
第一输出电路220可以响应于第一节点N1的电压将栅极输出信号G(i)控制为第一逻辑电平。在一个示例性实施方式中，第一输出电路220可以包括第一输出晶体管M7和第一电容器C1。第一输出晶体管M7可以包括连接至节点N1'的栅电极、接收第二时钟信号CLK2的第一电极以及连接至输出端子的第二电极，栅极输出信号G(i)输出至输出端子。第一电容器C1可以包括连接至节点N1'的第一电极和连接至输出端子的第二电极。
第二输出电路227可以响应于第二节点N2的电压将栅极输出信号G(i)控制为第二逻辑电平。在一个示例性实施方式中，第二输出电路227可以包括第二输出晶体管M8和第二电容器C2。第二输出晶体管M8可以包括连接至第二节点N2的栅电极、接收第三功率电压VGL2的第一电极以及连接至输出端子的第二电极。第二电容器C2可以包括连接至第二节点N2的第一电极和接收第二功率电压VGL1的第二电极。
级STGC可以接收对应于第二逻辑电平的第二功率电压VGL1和第三功率电压VGL2以防止漏电流。在一个示例性实施方式中，第三功率电压VGL2可以高于第二功率电压VGL1。稳定电路230可以将第一节点N1的电压设置为第二功率电压VGL1。相反，第二输出电路227可以将栅极输出信号G(i)设置为第三功率电压VGL2。因此，当将第一低电平电压(即第二功率电压VGL1)施加于第一输出晶体管M7的栅电极时，高于第一低电平电压的第二低电平电压(即第三功率电压VGL2)施加于第一输出晶体管M7的第二电极。因此，可以减少从第一输出晶体管M7的第一电极流动至第二电极的漏电流。此外，当将第一低电平电压施加于第二输出晶体管M8的栅电极时，将大于第一低电平电压的第二低电平电压施加于第二输出晶体管M8的第一电极。因此，可以减少从第二输出晶体管M8的第二电极流动至第一电极的漏电流。
在一个示例性实施方式中，第一输出晶体管M7的第一宽长比可以小于第二输出晶体管M8的第二宽长比。因此，可以将第二功率电压VGL1施加于稳定电路230并且可以将第三功率电压VGL2施加于第二输出电路227以防止或减少流过第一输出晶体管M7的漏电流。因此，可以将第一输出晶体管M7实现为小尺寸。例如，第一输出晶体管M7的第一宽长比可以小于或等于第二输出晶体管M8的第二宽长比的30％。例如，第一输出晶体管M7的宽度可以为大约120微米并且第二输出晶体管M8的宽度可以为大约450微米。
图9A和图9B是用于描述图8的级的效果的波形。
图9A和图9B示出了级的效果，其中，其中产生漏电流的级的每个部件(例如第一输入电路和稳定电路)包括彼此串联连接的两个晶体管，并且然后漏电流阻挡电路将高电平电压施加于两个晶体管之间的节点，从而防止或减少漏电流。
如在图9A中示出的，在其中级不包括漏电流阻挡电路的示例性情况下，当晶体管的阈值电压小于或等于-1V(例如比-1V更负)时，栅极输出信号具有波纹或者栅极输出信号异常输出。因此，当晶体管的阈值电压在负的方向上移动时，栅极输出信号具有波纹或者栅极输出信号异常输出。因此，由显示装置显示的图像具有斑点或者显示装置异常显示图像。
另一方面，如在图9B中所示，在第一输入电路和稳定电路中的每一个包括彼此串联连接的两个晶体管并且漏电流阻挡电路将高电平电压施加于两个晶体管之间的节点的示例性情况下，栅极输出信号仅在晶体管的阈值电压小于或等于-3V(例如比-3V还负)时开始具有波纹。因此，如在[表1]中示出的，当晶体管的阈值电压大于或等于-2V(例如不比-2V还负)时，栅极输出信号稳定地输出。
表1
其中，REF表示不包括漏电流阻挡电路的级，STGC表示在图8中描述的级，Vth表示级中的晶体管的阈值电压，G HIGH表示对应于高电平的栅极输出信号的电压，以及G LOW表示对应于低电平的栅极输出信号的电压。
图10是示出了图1的显示装置中包括的栅极驱动器的又一实例的框图。
参考图10，栅极驱动器200D可以包括多个级STG1至STGn。级STG1至STGn中的每一个可以包括输入端子IN、第一时钟端子CT1、第二时钟端子CT2、第一电压端子VT1、第二电压端子VT2、第三电压端子VT3、输出端子OUT、以及进位端子CARRY。除了增加进位端子CARRY之外，根据本示例性实施方式的栅极驱动器200D基本上与在图7中描述的示例性实施方式的栅极驱动器相同。因此，相同的参考标号将用于指代与在图7的先前的示例性实施方式中描述的那些相同的或者相似的部件，并且将省去与以上元件有关的任何重复说明。
输入信号可以施加于输入端子IN。例如，输入信号可以是垂直启动信号STV或从先前级中的一个输出的先前进位信号。因此，将垂直启动信号STV施加于第一级STG1的输入端子IN。先前级的先前进位信号可以分别施加于其他级STG2至STGn的每个输入端子IN。
栅极输出信号可以经由输出端子OUT输出至栅极线。进位信号可以经由进位端子CARRY输出至下一级。
图11是示出了图10的栅极驱动器中包括的级的一个实例的电路图。
参考图11，栅极驱动器的级STGD可以包括第一输入电路210、第二输入电路215、第一输出电路220、第二输出电路227、稳定电路230、负载减少电路240、保持电路250、第一进位输出电路270、第二进位输出电路275、以及漏电流阻挡电路265。除了增加第一进位输出电路270和第二进位输出电路275并且漏电流阻挡电路265接收进位信号之外，根据本示例性实施方式的级STGD基本上与在图8中描述的示例性实施方式的级相同。因此，相同的参考标号将用于指代与在图8的先前的示例性实施方式中描述的那些相同的或者相似的部件，并且将省去与以上元件有关的任何重复说明。
第一进位输出电路270可以响应于第一节点N1的电压将进位信号控制为第一逻辑电平。在一个示例性实施方式中，第一进位输出电路270可以包括第一进位输出晶体管M10。第一进位输出晶体管M10可以包括接收第一节点N1的电压的栅电极、接收第二时钟信号CLK2的第一电极以及连接至进位输出端子的第二电极，进位信号CR(i)输出至进位输出端子。
第二进位输出电路275可以响应于第二节点N2的电压将进位信号控制为第二逻辑电平。在一个示例性实施方式中，第二进位输出电路275可以包括第二进位输出晶体管M11。第二进位输出晶体管M11可以包括连接至第二节点N2的栅电极、接收第二功率电压VGL1的第一电极以及连接至进位输出端子的第二电极。
级STGD可以输出栅极输出信号G(i)和进位信号CR(i)。级STGD可以向下一级提供进位信号CR(i)代替栅极输出信号G(i)。因此，进位信号CR(i)可以用作下一级的输入信号或反馈信号，以减少栅极输出信号G(i)的上升时间和下降时间并稳定地输出栅极输出信号G(i)。此外，由于进位信号CR(i)可以用作下一级的输入信号或反馈信号，进位输出晶体管M10和M11的尺寸可以小于输出晶体管M7和M8的尺寸。例如，第一进位输出晶体管M10和第二进位输出晶体管M11的每个宽度可以为大约90微米。
第一输入电路210可以包括彼此串联连接的多个晶体管。因此，当进位信号CR(i)对应于高电平电压时，第一输入电路210可以减少从第一节点N1流动至输入端子的漏电流。在一个示例性实施方式中，第一输入电路210可以包括第一输入晶体管M1-1和第二输入晶体管M1-2。第一输入晶体管M1-1可以包括接收第一时钟信号CLK1的栅电极、接收输入信号的第一电极以及连接至第三节点N3的第二电极。第二输入晶体管M1-2可以包括接收第一时钟信号CLK1的栅电极、连接至第三节点N3的第一电极以及连接至第一节点N1的第二电极。
稳定电路230可以响应于第二节点N2的电压和第二时钟信号CLK2来稳定栅极输出信号G(i)。稳定电路230可以包括彼此串联连接的多个晶体管，以便当进位信号CR(i)对应于高电平电压时减少从第一节点N1流动至第二电压端子的漏电流。在一个示例性实施方式中，稳定电路230可以包括第一稳定晶体管M2-1、第二稳定晶体管M2-2、以及第三稳定晶体管M3。第一稳定晶体管M2-1可以包括连接至第二节点N2的栅电极、接收第二功率电压VGL1的第一电极以及连接至第四节点N4的第二电极。第二稳定晶体管M2-2可以包括连接至第二节点N2的栅电极、连接至第四节点N4的第一电极以及连接至第三稳定晶体管M3的第一电极的第二电极。第三稳定晶体管M3可以包括接收第二时钟信号CLK2的栅电极、连接至第二稳定晶体管M2-2的第二电极的第一电极以及连接至第一节点N1的第二电极。
漏电流阻挡电路265可以响应于进位信号CR(i)将进位信号CR(i)施加于第一输入电路210和稳定电路230中的至少一个。在一个示例性实施方式中，漏电流阻挡电路265可以包括第二阻挡晶体管M12。第二阻挡晶体管M12可以包括接收进位信号CR(i)的栅电极、接收进位信号CR(i)的第一电极以及连接至第三节点N3和第四节点N4的第二电极。漏电流阻挡电路265可以将第三节点N3的电压控制为高电平电压以便当进位信号CR(i)对应于高电平电压时防止或减少从第一节点N1流动至输入端子的漏电流。另外，漏电流阻挡电路265可以将第四节点N4的电压控制为高电平电压以便当进位信号CR(i)对应于高电平电压时防止或减少从第一节点N1流动至第二电压端子的漏电流。
图12A和图12B是用于描述图11的级的效果的波形。
图12A和图12B示出了级的效果，其中，其中产生漏电流的级的每个部件(例如第一输入电路和稳定电路)包括彼此串联连接的两个晶体管，并且从而漏电流阻挡电路响应于具有高电平的进位信号将高电平电压施加于两个晶体管之间的节点，从而防止或减少漏电流。
如在图12A中示出的，在其中级不包括漏电流阻挡电路的示例性情况下，当晶体管的阈值电压小于或等于0V(例如比0V更负)时，栅极输出信号具有波纹或者栅极输出信号异常输出。
另一方面，如图12B中所示，在第一输入电路和稳定电路中的每一个包括彼此串联连接的两个晶体管并且漏电流阻挡电路将高电平电压施加于两个晶体管之间的节点的示例性情况下，栅极输出信号仅在晶体管的阈值电压小于或等于-4V(例如，比-4V更负)时开始具有波纹。因此，如在[表2]中示出的，当晶体管的阈值电压大于或等于-3V(例如不比-3V还负)时，栅极输出信号稳定地输出。
表2
其中，REF表示不包括漏电流阻挡电路的级，STGD表示在图11中描述的级，Vth表示级中的晶体管的阈值电压，G HIGH表示对应于高电平的栅极输出信号的电压，以及G LOW表示对应于低电平的栅极输出信号的电压。
尽管已参考附图描述了根据示例性实施方式的栅极驱动器和具有该栅极驱动器的显示装置，本领域中的技术人员将容易理解，在本质上不背离本公开的新颖教导和特征的前提下可以在示例性实施方式中进行许多修改。例如，虽然示例性实施方式描述了漏电流阻挡电路将高电平电压施加于稳定电路或/和第一输入电路，但其中产生漏电流的每个级的每个部件包括彼此串联连接的两个晶体管并且漏电流阻挡电路将高电平电压施加于每个部件中的两个晶体管之间的节点。此外，尽管示例性实施方式描述每个级包括n沟道金属氧化物半导体(NMOS)类型的晶体管，但晶体管的类型不限于此。例如，实施方式可以在每个级中包括P沟道金属氧化物半导体(PMOS)类型的晶体管。
本公开可以应用于具有显示装置的电子装置。例如，本公开可以应用于蜂窝电话、智能电话、智能平板、个人数字助理(PDA)等。
应当理解的是，尽管本文中可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区域、层和/或部分，然而，这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语用于将一个元件、部件、区域、层或者部分与另一元件、部件、区域、层或者部分区分开。因此，在不背离本发明的精神和范围的前提下，下面所讨论的第一元件、第一部件、第一区域、第一层或者第一部分可称为第二元件、第二部件、第二区域、第二层或者第二部分。
本文所用的术语是为了描述具体示例性实施方式的目的，而不旨在限制本发明。除非上下文另外明确指示，否则，如本文使用的单数形式“一(a)”和“一个(an)”也旨在包括复数形式。将进一步理解，当在本说明书中使用术语“包含(comprises)”、“包括(comprising)”、“含有(includes)”和“含(including)”时，指明存在所述特征、整体、步骤、操作、元件和/或部件，但并不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或者添加。如在本文中所使用的，术语“和/或”包括一个或多个相关列举项的任意和所有组合。当在元件的列表之前时，诸如“至少一种(at least one of)”的表达修饰全部的元件的列表而并不修饰列出的单独的元件。
如在本文中使用的，术语“基本上”、“大约”和类似的术语用作近似的术语而不是程度的术语，并且旨在解释本领域普通技术人员会分辨出的所测量的固有变化或计算值。此外，当描述本发明的实施方式时使用“可以(may)”是指“本发明的一个或多个实施方式”。如在本文中使用的，术语“使用(use)”、“使用(using)”和“使用(used)”可被认为分别与术语“利用(utilize)”、“利用(utilizing)”和“利用(utilized)”同义。同样，术语“示例性”旨在指代示例或例证。
上文是对示例性实施方式的说明，并不应当被解释为限制示例性实施方式。尽管已经描述了几个示例性实施方式，但本领域中的技术人员将容易理解到，在本质上不背离本公开的新颖教导和特征的前提下，可以在示例性实施方式中进行许多修改。因此，所有这些修改旨在包括在本公开的范围之内。因此，应当理解，上述是各种示例性实施方式的说明，且不解释为限于所公开的具体示例性实施方式，并且对所公开的示例性实施方式以及其他示例性实施方式的修改及其等同物旨在包括在所附权利要求的范围内。

Claims (10)

1.一种栅极驱动器，包括被配置为输出多个栅极输出信号的多个级，
每个级包括：
第一输入电路，被配置为接收来自先前级中的一个的先前栅极输出信号或垂直启动信号作为输入信号，并且响应于第一时钟信号将所述输入信号施加于第一节点；
第二输入电路，被配置为响应于所述第一节点的电压将所述第一时钟信号施加于第二节点；
第一输出电路，被配置为响应于所述第一节点的电压将栅极输出信号控制为第一逻辑电平；
第二输出电路，被配置为响应于所述第二节点的电压将所述栅极输出信号控制为第二逻辑电平；以及
漏电流阻挡电路，被配置为响应于所述第一节点的电压将对应于所述第一逻辑电平的第一功率电压施加于所述第一输入电路。
2.根据权利要求1所述的栅极驱动器，其中，所述第一输入电路包括：
第一输入晶体管，包括被配置为接收所述第一时钟信号的栅电极、被配置为接收所述输入信号的第一电极以及连接至第三节点的第二电极；以及
第二输入晶体管，包括被配置为接收所述第一时钟信号的栅电极、连接至所述第三节点的第一电极以及连接至所述第一节点的第二电极。
3.根据权利要求2所述的栅极驱动器，其中，所述漏电流阻挡电路包括：
第一阻挡晶体管，包括连接至所述第一节点的栅电极、被配置为接收所述第一功率电压的第一电极以及连接至所述第三节点的第二电极。
4.根据权利要求1所述的栅极驱动器，其中，每个级进一步包括：
稳定电路，被配置为响应于所述第二节点的电压和第二时钟信号稳定所述栅极输出信号，并且
其中，所述稳定电路包括：
第一稳定晶体管，包括连接至所述第二节点的栅电极、被配置为接收第二功率电压的第一电极以及连接至第四节点的第二电极；
第二稳定晶体管，包括连接至所述第二节点的栅电极、连接至所述第四节点的第一电极，以及第二电极；以及
第三稳定晶体管，包括被配置为接收所述第二时钟信号的栅电极、连接至所述第二稳定晶体管的第二电极的第一电极以及连接至所述第一节点的第二电极。
5.根据权利要求4所述的栅极驱动器，其中，所述漏电流阻挡电路包括：
第一阻挡晶体管，包括连接至所述第一节点的栅电极、被配置为接收所述第一功率电压的第一电极以及连接至所述第四节点的第二电极。
6.根据权利要求4所述的栅极驱动器，其中，所述第一输出电路包括：
第一输出晶体管，包括被配置为接收所述第一节点的电压的栅电极、被配置为接收所述第二时钟信号的第一电极以及连接至输出端子的第二电极，所述栅极输出信号输出至所述输出端子，并且
其中，所述第二输出电路包括：
第二输出晶体管，包括连接至所述第二节点的栅电极、被配置为接收第三功率电压的第一电极以及连接至所述输出端子的第二电极，
其中，所述第三功率电压高于所述第二功率电压，并且
其中，所述第一输出晶体管的第一宽长比小于所述第二输出晶体管的第二宽长比。
7.根据权利要求4所述的栅极驱动器，其中，所述第二输出电路包括：
第三输出晶体管，包括连接至所述第二节点的栅电极、被配置为接收所述第二功率电压的第一电极以及连接至第五节点的第二电极；以及
第四输出晶体管，包括连接至所述第二节点的栅电极、连接至所述第五节点的第一电极以及连接至输出端子的第二电极，所述栅极输出信号输出至所述输出端子。
8.根据权利要求7所述的栅极驱动器，其中，所述漏电流阻挡电路包括：
第一阻挡晶体管，包括连接至所述第一节点的栅电极、接收所述第一功率电压的第一电极以及连接至所述第五节点的第二电极。
9.根据权利要求1所述的栅极驱动器，其中，每个级进一步包括：
负载减少电路，连接在所述第一输入电路与所述第一输出电路之间并且被配置为防止所述第一节点的电压增加到所述第一功率电压之上。
10.一种栅极驱动器，包括被配置为输出多个栅极输出信号和多个进位信号的多个级，每个级包括：
第一输入电路，被配置为接收来自先前级中的一个的先前进位信号或垂直启动信号作为输入信号，并且响应于第一时钟信号将所述输入信号施加于第一节点；
第二输入电路，被配置为响应于所述第一节点的电压将所述第一时钟信号施加于第二节点；
第一输出电路，被配置为响应于所述第一节点的电压将栅极输出信号控制为第一逻辑电平；
第二输出电路，被配置为响应于所述第二节点的电压将所述栅极输出信号控制为第二逻辑电平；
第一进位输出电路，被配置为响应于所述第一节点的电压将进位信号控制为所述第一逻辑电平；
第二进位输出电路，被配置为响应于所述第二节点的电压将所述进位信号控制为所述第二逻辑电平；以及
漏电流阻挡电路，被配置为响应于所述进位信号将所述进位信号施加于所述第一输入电路。
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