KR20170116298A - 게이트 구동 장치 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

게이트 구동 장치는 복수의 게이트 출력 신호들을 각각 출력하는 복수의 스테이지들을 포함한다. 스테이지들 각각은 제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 인가하는 제1 입력부, 제1 노드의 신호에 응답하여 제1 클럭 신호를 제2 노드에 인가하는 제2 입력부, 제1 노드의 신호에 응답하여 게이트 출력 신호를 제1 논리 레벨로 제어하는 제1 출력부, 제2 노드의 신호에 응답하여 게이트 출력 신호를 제2 논리 레벨로 제어하는 제2 출력부, 및 제1 노드의 신호에 응답하여 제1 입력부에 제1 논리 레벨에 상응하는 제1 전원 전압을 인가하는 누설 전류 차단부를 포함한다.

Description

게이트 구동 장치 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 게이트 구동 장치 및 게이트 구동 장치를 포함하는 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 표시 패널 및 구동부를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함한다. 구동부는 복수의 게이트 라인들에 게이트 출력 신호를 제공하는 게이트 구동부 및 데이터 라인들에 데이터 신호을 제공하는 데이터 구동부를 포함한다.
게이트 구동부는 게이트 출력 신호들을 게이트 라인들에 각각 제공하는 복수의 스테이지들을 포함한다. 스테이지들 각각은 복수의 트랜지스터들 및 커패시터를 포함한다. 대면적의 표시 장치를 구동하기 위해 게이트 구동부에 인가되는 구동 전원의 전압 레벨을 높이는 경우, 시간이 경과함에 따라 트랜지스터들의 문턱 전압이 변동되고, 누설 전류가 발생할 수 있다. 트랜지스터들을 통해 스테이지의 누설 전류가 발생하는 경우, 스테이지의 노드들의 전압이 안정적으로 유지되지 않으므로 게이트 출력 신호에 리플(ripple)이 발생하거나, 정상적인 게이트 출력 신호가 출력되지 않을 수 있다.
본 발명의 일 목적은 게이트 출력 신호를 안정적으로 출력할 수 있는 게이트 구동 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동 장치를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 구동 장치는 복수의 게이트 출력 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 상기 스테이지들 각각은 이전 스테이지들 중 하나의 게이트 출력 신호 또는 수직 개시 신호를 입력 신호로서 수신하고, 제1 클럭 신호에 응답하여 상기 입력 신호를 제1 노드에 인가하는 제1 입력부, 상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 제2 노드에 인가하는 제2 입력부, 상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 제1 논리 레벨로 제어하는 제1 출력부, 상기 제2 노드의 신호에 응답하여 상기 게이트 출력 신호를 제2 논리 레벨로 제어하는 제2 출력부, 상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 안정화부, 및 상기 제1 노드의 신호에 응답하여 상기 제1 입력부 및 상기 안정화부 중 적어도 하나에 상기 제1 논리 레벨에 상응하는 제1 전원 전압을 인가하는 누설 전류 차단부를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 입력부는 상기 제1 클럭 신호를 수신하는 게이트 전극, 상기 입력 신호를 수신하는 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하는 제1 입력 트랜지스터, 및 상기 제1 클럭 신호를 수신하는 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 입력 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 누설 전류 차단부는 상기 제1 노드에 연결된 게이트 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제1 차단 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 안정화부는 상기 제2 노드에 연결된 게이트 전극, 제2 전원 전압을 수신하는 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 제1 안정화 트랜지스터, 상기 제2 노드에 연결된 게이트 전극, 상기 제4 노드에 연결된 제1 전극, 및 제2 전극을 포함하는 제2 안정화 트랜지스터, 및 상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제2 안정화 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 안정화 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 누설 전류 차단부는 상기 제1 노드에 연결된 게이트 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하는 제1 차단 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 출력부는 상기 제1 노드의 신호를 수신하는 게이트 전극, 상기 제2 클럭 신호를 수신하는 제1 전극, 및 상기 게이트 출력 신호가 출력되는 출력 단자에 연결된 제2 전극을 포함하는 제1 출력 트랜지스터를 포함할 수 있다. 상기 제2 출력부는 상기 제2 노드에 연결된 게이트 전극, 제3 전원 전압을 수신하는 제1 전극, 및 상기 출력 단자에 연결된 제2 전극을 포함하는 제2 출력 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제3 전원 전압은 상기 제2 전원 전압보다 클 수 있다.
일 실시예에 의하면, 상기 제1 출력 트랜지스터의 폭과 길이의 제1 비율는 상기 제2 출력 트랜지스터의 폭과 길이의 제2 비율보다 작을 수 있다.
일 실시예에 의하면, 상기 제2 출력부는 상기 제2 노드에 연결된 게이트 전극, 상기 제2 전원 전압이 인가되는 제1 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제3 출력 트랜지스터, 및 상기 제2 노드에 연결된 게이트 전극, 상기 제5 노드에 연결된 제1 전극, 및 상기 게이트 출력 신호가 출력되는 출력 단자에 연결된 제2 전극을 포함하는 제4 출력 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 누설 전류 차단부는 상기 제1 노드에 연결된 게이트 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하는 제1 차단 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 클럭 신호에 응답하여 상기 제2 노드의 신호를 상기 제1 논리 레벨로 유지시키는 홀딩부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 입력부 및 상기 제1 출력부 사이에 연결되고, 상기 제1 노드의 신호를 완충하는 부하 완충부를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 발명의 실시예들에 따른 게이트 구동 장치는 복수의 게이트 출력 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 상기 스테이지들 각각은 이전 스테이지들 중 하나의 캐리 신호 또는 수직 개시 신호를 입력 신호로서 수신하고, 제1 클럭 신호에 응답하여 상기 입력 신호를 제1 노드에 인가하는 제1 입력, 부, 상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 제2 노드에 인가하는 제2 입력부, 상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 제1 논리 레벨로 제어하는 제1 출력부, 상기 제2 노드의 신호에 응답하여 상기 게이트 출력 신호를 제2 논리 레벨로 제어하는 제2 출력부, 상기 제1 노드의 신호에 응답하여 캐리 신호를 상기 제1 논리 레벨로 제어하는 제1 캐리 출력부, 상기 제2 노드의 신호에 응답하여 상기 캐리 신호를 상기 제2 논리 레벨로 제어하는 제2 캐리 출력부, 상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 안정화부, 및 상기 캐리 신호에 응답하여 상기 제1 입력부 및 상기 안정화부 중 적어도 하나에 상기 캐리 신호를 인가하는 누설 전류 차단부를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 입력부는 상기 제1 클럭 신호를 수신하는 게이트 전극, 상기 입력 신호를 수신하는 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하는 제1 입력 트랜지스터, 및 상기 제1 클럭 신호를 수신하는 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 입력 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 누설 전류 차단부는 상기 캐리 신호를 수신하는 게이트 전극, 상기 캐리 신호를 수신하는 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 차단 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 안정화부는 상기 제2 노드에 연결된 게이트 전극, 제2 전원 전압이 인가되는 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 제1 안정화 트랜지스터, 상기 제2 노드에 연결된 게이트 전극, 상기 제4 노드에 연결된 제1 전극, 및 제2 전극을 포함하는 제2 안정화 트랜지스터, 및 상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제2 안정화 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 안정화 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 누설 전류 차단부는 상기 캐리 신호를 수신하는 게이트 전극, 상기 캐리 신호를 수신하는 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하는 제2 차단 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 출력부는 상기 제1 노드의 신호를 수신하는 게이트 전극, 제2 클럭 신호를 수신하는 제1 전극, 및 상기 게이트 출력 신호가 출력되는 출력 단자에 연결된 제2 전극을 포함하는 제1 출력 트랜지스터를 포함할 수 있다. 상기 제2 출력부는 상기 제2 노드에 연결된 게이트 전극, 제3 전원 전압이 인가되는 제1 전극, 및 상기 출력 단자에 연결된 제2 전극을 포함하는 제2 출력 트랜지스터를 포함할 수 있다. 상기 제1 캐리 출력부는 상기 제1 노드의 신호를 수신하는 게이트 전극, 제2 클럭 신호를 수신하는 제1 전극, 및 상기 캐리 신호가 출력되는 캐리 출력 단자에 연결된 제2 전극을 포함하는 제1 캐리 출력 트랜지스터를 포함할 수 있다. 상기 제2 캐리 출력부는 상기 제2 노드에 연결된 게이트 전극, 상기 제2 전원 전압이 인가되는 제1 전극, 및 상기 캐리 출력 단자에 연결된 제2 전극을 포함하는 제2 캐리 출력 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제3 전원 전압은 상기 제2 전원 전압보다 클 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 발명의 실시예들에 따른 표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함하는 표시 패널, 상기 데이터 라인들을 통해 데이터 신호들을 상기 화소들에 제공하는 데이터 구동부, 복수의 게이트 출력 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 상기 게이트 라인들을 통해 상기 게이트 출력 신호들을 제공하는 게이트 구동부를 포함할 수 있다. 상기 게이트 구동부의 상기 스테이지들 각각은 이전 스테이지들 중 하나의 게이트 출력 신호 또는 수직 개시 신호를 입력 신호로서 수신하고, 제1 클럭 신호에 응답하여 상기 입력 신호를 제1 노드에 인가하는 제1 입력부, 상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 제2 노드에 인가하는 제2 입력부, 상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 제1 논리 레벨로 제어하는 제1 출력부, 상기 제2 노드의 신호에 응답하여 상기 게이트 출력 신호를 제2 논리 레벨로 제어하는 제2 출력부, 상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 안정화부, 및 상기 제1 노드의 신호에 응답하여 상기 제1 입력부 및 상기 안정화부 중 적어도 하나에 상기 제1 논리 레벨에 상응하는 제1 전원 전압을 인가하는 누설 전류 차단부를 포함할 수 있다.
본 발명의 실시예들에 따른 게이트 구동 장치는 스테이지의 누설 전류가 발생하는 위치에 직렬로 연결된 2개의 트랜지스터를 배치하고, 2개의 트랜지스터 사이에 하이 레벨 전압을 인가함으로써 누설 전류를 차단 또는 완화시킬 수 있다. 이에 따라, 상기 게이트 구동 장치는 스테이지의 노드의 신호를 안정적으로 유지하고, 게이트 출력 신호의 리플(ripple)을 방지하며, 비정상적인 게이트 출력 신호의 출력을 방지할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 신뢰성이 향상된 상기 게이트 구동 장치를 포함함으로써 대면적의 표시 장치를 안정적으로 구동할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3은 도 1의 표시 장치에 포함된 게이트 구동부의 일 예를 나타내는 블록도이다.
도 4는 도 3의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 5는 도 4의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 3의 게이트 구동부에 포함된 스테이지의 다른 예를 나타내는 회로도이다.
도 7은 도 1의 표시 장치에 포함된 게이트 구동부의 다른 예를 나타내는 블록도이다.
도 8는 도 7의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 9a 및 도 9b는 도 8의 스테이지의 효과를 설명하기 위한 파형도들이다.
도 10은 도 1의 표시 장치에 포함된 게이트 구동부의 또 다른 예를 나타내는 블록도이다.
도 11은 도 10의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 12a 및 도 12b는 도 11의 스테이지의 효과를 설명하기 위한 파형도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 및 제어부(400)를 포함할 수 있다.
표시 패널(100)은 영상을 표시할 수 있다. 표시 패널(100)은 복수의 게이트 라인들(GL1 내지 GLn), 복수의 데이터 라인들(DL1 내지 DLm), 및 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 표시 패널(100)은 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)의 교차부마다 위치되는 n*m 개의 화소(PX)들을 포함할 수 있다.
게이트 구동부(200)는 제1 제어 신호(CNT1)에 기초하여 게이트 라인들(GL1 내지 GLn)을 통해 게이트 출력 신호들을 화소(PX)들에 제공할 수 있다. 게이트 구동부(200)의 스테이지들 각각은 제1 입력부, 제2 입력부, 제1 출력부, 제2 출력부, 안정화부, 및 누설 전류 차단부를 포함할 수 있다. 게이트 구동부(200)의 스테이지에는 누설 전류 차단부를 구비함으로써 누설 전류를 완화하거나 차단할 수 있다. 예를 들어, 스테이지의 누설 전류가 발생하는 위치에 직렬로 연결된 2개의 트랜지스터들이 배치되고, 2개의 트랜지스터 사이에 하이 레벨 전압이 인가될 수 있다.
따라서, 게이트 구동부(200)는 누설 전류를 차단함으로써 스테이지의 노드의 신호를 안정적으로 유지하고, 게이트 출력 신호에서 발생하는 리플을 방지할 수 있다. 게이트 구동부(200)의 스테이지의 구조에 대해서는 도 4, 6, 8, 11을 참조하여 자세히 설명하기로 한다.
데이터 구동부(300)는 제2 제어 신호(CTL2) 및 출력 영상 데이터(ODATA)를 수신할 수 있다. 데이터 구동부(300)는 제2 제어 신호(CTL2)에 기초하여 출력 영상 데이터(ODATA)를 아날로그 형태의 데이터 신호로 변환하고, 데이터 신호를 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들에 제공할 수 있다.
제어부(400)는 게이트 구동부(200) 및 데이터 구동부(300)를 제어할 수 있다. 제어부(400)는 외부(예를 들어, 시스템 보드)로부터 입력 영상 데이터(IDATA) 및 제어 신호(CNT)를 수신할 수 있다. 제어부(400)는 게이트 구동부(200) 및 데이터 구동부(300)를 각각 제어하기 위해 제1 및 제2 제어 신호들(CTL1 및 CTL2)을 생성할 수 있다. 예를 들어, 게이트 구동부(200)를 제어하기 위한 제1 제어 신호(CTL1)는 수직 개시 신호, 게이트 클럭 신호, 등을 포함할 수 있다. 데이터 구동부(300)를 제어하기 위한 제2 제어 신호(CTL2)는 수평 개시 신호, 로드 신호, 등을 포함할 수 있다. 제어부(400)는 입력 영상 신호(IDATA)에 기초하여 표시 패널(100)의 동작 조건에 맞는 디지털 형태의 출력 데이터 신호(ODATA)를 생성하여 데이터 구동부(300)에 제공할 수 있다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 화소(PXij)는 유기 발광 다이오드(OLED), 구동 트랜지스터(T1), 커패시터(CST), 및 스위칭 트랜지스터(T2)를 포함할 수 있다.
구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 제2 전극에 연결된 게이트 전극, 제1 발광 전원(ELVDD)에 연결된 제1 전극, 및 유기 발광 다이오드(OLED)의 제1 전극에 연결된 제2 전극을 포함할 수 있다.
스위칭 트랜지스터(T2)는 게이트 라인(GLi)에 연결된 게이트 전극, 데이터 라인(DLj)에 연결된 제1 전극, 및 구동 트랜지스터(T1)의 게이트 전극에 연결된 제2 전극을 포함할 수 있다. 스위칭 트랜지스터(T2)는 게이트 출력 신호에 응답하여 데이터 신호를 구동 트랜지스터(T1)의 게이트 전극에 제공할 수 있다.
커패시터(CST)는 구동 트랜지스터(T1)의 게이트 전극에 연결된 제1 전극 및 구동 트랜지스터(T1)의 제2 전극에 연결된 제2 전극을 포함할 수 있다. 커패시터(CST)는 구동 트랜지스터(T1)의 게이트 전극에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(T2)가 턴-오프된 후 전압을 유지시킬 수 있다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(T1)의 제2 전극에 연결된 제1 전극 및 제2 발광 전원(ELVSS)에 연결된 제2 전극을 포함할 수 있다. 유기 발광 다이오드(OLED)는 구동 전류의 크기에 상응하는 빛을 발광할 수 있다.
비록, 도 2에서는 화소(PXij)가 2개의 트랜지스터들 및 1개의 커패시터를 포함하는 것으로 도시하였으나, 화소는 다양한 구조로 구현될 수 있다.
도 3은 도 1의 표시 장치에 포함된 게이트 구동부의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 게이트 구동부(200A)는 복수의 스테이지들(STG1 내지 STGn)을 포함할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 입력 단자(IN), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 전원 단자(VT1), 제2 전원 단자(VT2), 및 출력 단자(OUT)를 포함할 수 있다.
스테이지들(STG1 내지 STGn)의 제1 클럭 단자(CT1) 및 제2 클럭 단자(CT2)에는 서로 다른 타이밍을 갖는 제1 게이트 클럭 신호(GCK1) 및 제2 게이트 클럭 신호(GCK2)가 인가될 수 있다. 예를 들어, 제2 게이트 클럭 신호(GCK2)는 제1 게이트 클럭 신호(GCK1)의 반전 신호일 수 있다. 이웃한 스테이지에서 제1 게이트 클럭 신호(GCK1) 및 제2 게이트 클럭 신호(GCK2)는 서로 반대로 인가될 수 있다. 예를 들어, 홀수 번째 스테이지(예를 들어, STG1)의 제1 클럭 단자(CT1)에는 제1 클럭 신호로서 제1 게이트 클럭 신호(GCK1)가 인가되고, 제2 클럭 단자(CT2)에는 제2 클럭 신호로서 제2 게이트 클럭 신호(GCK2)가 인가될 수 있다. 반대로, 짝수 번째 스테이지(예를 들어, STG2)의 제1 클럭 단자(CT1)에는 제1 클럭 신호로서 제2 게이트 클럭 신호(GCK2)가 인가되고, 제2 클럭 단자(CT2)에는 제2 클럭 신호로서 제1 게이트 클럭 신호(GCK1)가 인가될 수 있다.
스테이지들(STG1 내지 STGn)의 입력 단자(IN)에는 수직 개시 신호(STV) 또는 이전 스테이지의 게이트 출력 신호가 인가될 수 있다. 즉, 제1 스테이지(STG1)의 입력 단자(IN)에는 수직 개시 신호(STV)가 인가되고, 나머지 스테이지(STG2 내지 STGn)의 입력 단자(IN)에는 이전 스테이지의 게이트 출력 신호가 인가될 수 있다. 스테이지들(STG1 내지 STGn)의 출력 단자(OUT)는 게이트 라인에 게이트 출력 신호를 출력할 수 있다.
스테이지들(STG1 내지 STGn)의 제1 전원 단자(VT1)에는 제1 논리 레벨에 상응하는 제1 전원 전압을 갖는 제1 전원(VGH)이 제공될 수 있다. 예를 들어, 제1 전원 전압은 하이 레벨 전압일 수 있다. 스테이지들(STG1 내지 STGn)의 제2 전원 단자(VT2)에는 제2 논리 레벨에 상응하는 제2 전원 전압을 갖는 제2 전원(VGL)이 제공될 수 있다. 예를 들어, 제2 전원 전압은 로우 레벨 전압일 수 있다.
도 4는 도 3의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 게이트 구동부의 스테이지(STGA)는 제1 입력부(210), 제2 입력부(215), 제1 출력부(220), 제2 출력부(225), 안정화부(230), 부하 완충부(240), 홀딩부(250), 및 누설 전류 차단부(260)를 포함할 수 있다.
제1 입력부(210)는 이전 스테이지들 중 하나의 게이트 출력 신호(G(i-1)) 또는 수직 개시 신호(STV)를 입력 신호로서 수신하고, 제1 클럭 신호(CLK1)에 응답하여 입력 신호를 제1 노드(N1)에 인가할 수 있다. 여기서, 제1 클럭 단자에 인가되는 제1 클럭 신호(CLK1)는 홀수 번째 스테이지에서 제1 게이트 클럭 신호이고, 짝수 번째 스테이지에서 제2 게이트 클럭 신호일 수 있다.
제1 입력부(210)는 직렬로 연결된 복수의 트랜지스터들을 포함함으로써, 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 제1 노드(N1)으로부터 입력 단자로 흐르는 누설 전류를 완화시킬 수 있다. 일 실시예에서, 제1 입력부(210)는 제1 입력 트랜지스터(M1-1) 및 제2 입력 트랜지스터(M1-2)를 포함할 수 있다. 제1 입력 트랜지스터(M1-1)는 제1 클럭 신호(CLK1)를 수신하는 게이트 전극, 입력 신호를 수신하는 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다. 제2 입력 트랜지스터(M1-2)는 제1 클럭 신호(CLK1)를 수신하는 게이트 전극, 제3 노드(N3)에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.
제2 입력부(215)는 제1 노드(N1)의 신호에 응답하여 제1 클럭 신호(CLK1)를 제2 노드(N2)에 인가할 수 있다. 일 실시예에서, 제2 입력부(215)는 제1 노드(N1)에 연결된 게이트 전극, 제1 클럭 신호(CLK1)를 수신하는 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함하는 제3 입력 트랜지스터(M4)를 포함할 수 있다.
제1 출력부(220)는 제1 노드(N1)의 신호에 응답하여 게이트 출력 신호(G(i))를 제1 논리 레벨(예를 들면, 하이 레벨)로 제어할 수 있다. 일 실시예에서, 제1 출력부(220)는 제1 출력 트랜지스터(M7) 및 제1 커패시터(C1)를 포함할 수 있다. 제1 출력 트랜지스터(M7)는 제1' 노드(N1')에 연결된 게이트 전극, 제2 클럭 신호(CLK2)가 인가되는 제1 전극, 및 게이트 출력 신호(G(i))를 출력하는 출력 단자에 연결된 제2 전극을 포함할 수 있다. 제1 커패시터(C1)은 제1' 노드(N1')에 연결된 제1 전극 및 출력 단자에 연결된 제2 전극을 포함할 수 있다. 여기서, 제2 클럭 단자에 인가되는 제2 클럭 신호(CLK2)는 홀수 번째 스테이지에서 제2 게이트 클럭 신호이고, 짝수 번째 스테이지에서 제1 게이트 클럭 신호일 수 있다.
제2 출력부(225)는 제2 노드(N2)의 신호에 응답하여 게이트 출력 신호(G(i))를 제2 논리 레벨(예를 들면, 로우 레벨)로 제어할 수 있다. 일 실시예에서, 제2 출력부(225)는 제2 출력 트랜지스터(M8) 및 제2 커패시터(C2)를 포함할 수 있다. 제2 출력 트랜지스터(M8)는 제2 노드(N2)에 연결된 게이트 전극, 제2 전원(VGL)에 연결된 제1 전극, 및 출력 단자에 연결된 제2 전극을 포함할 수 있다. 제2 커패시터(C2)는 제2 노드(N2)에 연결된 제1 전극 및 제2 전원(VGL)에 연결된 제2 전극을 포함할 수 있다.
안정화부(230)는 제2 노드(N2)의 신호 및 제2 클럭 신호(CLK2)에 응답하여 게이트 출력 신호(G(i))를 안정화할 수 있다. 안정화부(230)는 직렬로 연결된 복수의 트랜지스터들을 포함함으로써, 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 제1 노드(N1)으로부터 제2 전원 단자로 흐르는 누설 전류를 완화시킬 수 있다. 일 실시예에서, 안정화부(230)는 제1 안정화 트랜지스터(M2-1), 제2 안정화 트랜지스터(M2-2), 및 제3 안정화 트랜지스터(M3)를 포함할 수 있다. 제1 안정화 트랜지스터(M2-1)는 제2 노드(N2)에 연결된 게이트 전극, 제2 전원(VGL)에 연결된 제1 전극, 및 제4 노드(N4)에 연결된 제2 전극을 포함할 수 있다. 제2 안정화 트랜지스터(M2-2)는 제2 노드(N2)에 연결된 게이트 전극, 제4 노드(N4)에 연결된 제1 전극, 및 제2 전극을 포함할 수 있다. 제3 안정화 트랜지스터(M3)는 제2 클럭 신호(CLK2)를 수신하는 게이트 전극, 제2 안정화 트랜지스터(M2-2)의 제2 전극에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.
부하 완충부(240)는 제1 입력부(210) 및 제1 출력부(220) 사이에 연결되고, 제1 노드(N1)의 신호를 완충할 수 있다. 일 실시예에서, 부하 완충부(240)는 제1 전원(VGH)에 연결된 게이트 전극, 제2 입력 트랜지스터(M1-2)에 연결(즉, 제1 노드(N1)에 연결)된 제1 전극, 및 제1 출력 트랜지스터(M7)의 게이트 전극에 연결(즉, 제1' 노드(N1')에 연결)된 제2 전극을 포함하는 완충 트랜지스터(M6)를 포함할 수 있다. 즉, 완충 트랜지스터(M6)는 제1 노드(N1)의 전압 레벨을 낮추고, 제1 노드(N1)에 연결된 제1 내지 제3 입력 트랜지스터들(M1-1, M1-2, M4) 및 제3 안정화 트랜지스터(M3)의 부하를 감소시킬 수 있다.
홀딩부(250)는 제1 클럭 신호(CLK1)에 응답하여 제2 노드(N2)의 신호를 제1 논리 레벨로 유지시킬 수 있다. 일 실시예에서, 제1 홀딩부(250)는 제1 클럭 신호(CLK1)를 수신하는 게이트 전극, 제1 전원(VGH)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함하는 제3 홀딩 트랜지스터(M5)를 포함할 수 있다.
누설 전류 차단부(260)는 제1 노드(N1)의 신호에 응답하여 제1 입력부(210) 및 안정화부(230) 중 적어도 하나에 제1 논리 레벨에 상응하는 제1 전원 전압을 인가할 수 있다. 일 실시예에서, 누설 전류 차단부(260)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(VGH)에 연결된 제1 전극, 및 제3 노드(N3) 및/또는 제4 노드(N4)에 연결된 제2 전극을 포함하는 제1 차단 트랜지스터(M9)를 포함할 수 있다. 누설 전류 차단부(260)는 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 제1 입력부(210)의 제3 노드(N3)의 전압을 하이 레벨 전압으로 설정함으로써 제1 노드(N1)으로부터 입력 단자로 흐르는 누설 전류를 차단할 수 있다. 또한, 누설 전류 차단부(260)는 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 안정화부(230)의 제4 노드(N4)의 전압을 하이 레벨 전압으로 설정함으로써 제1 노드(N1)으로부터 제2 전원 단자로 흐르는 누설 전류를 차단할 수 있다.
비록, 도 4에서는 스테이지는 사이에 부하 완충부를 포함하는 것으로 도시하였으나, 스테이지는 부하 완충부를 포함하지 않고 제1 입력부와 제1 출력부가 직접 연결될 수 있다.
도 5는 도 4의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 게이트 구동부의 스테이지들은 게이트 출력 신호를 게이트 라인들에 순차적으로 출력할 수 있다. 이 때, 게이트 구동부의 스테이지들은 부하 완충부를 포함함으로써 제1 노드(N1)의 전압 레벨을 낮출 수 있다.
제1 구간(P1)에서, 이전 스테이지의 게이트 출력 신호(G(i-1))는 로우 레벨을 가질 수 있다. 제1 입력부(210)는 제1 클럭 신호(CLK1)에 응답하여 로우 레벨의 게이트 출력 신호(G(i-1))를 제1 노드(N1)에 인가하므로, 제1 노드(N1)의 신호는 로우 레벨을 가질 수 있다. 또한, 홀딩부(250)는 제1 클럭 신호(CLK1)에 응답하여 제1 전원 전압을 제2 노드(N2)에 인가하므로, 제2 노드(N2)는 하이 레벨을 가질 수 있다. 게이트 출력 신호(G(i))는 제2 출력부(225)에 의해 로우 레벨로 유지될 수 있다.
제2 구간(P2)에서, 이전 스테이지의 게이트 출력 신호(G(i-1))는 로우 레벨에서 하이 레벨로 천이될 수 있다. 제1 입력부(120)는 제1 클럭 신호(CLK1)에 응답하여 하이 레벨의 게이트 출력 신호(G(i-1))를 제1 노드(N1)에 인가하므로, 제1 노드(N1) 및 제1' 노드(N1')의 신호는 하이 레벨을 가질 수 있다. 여기서, 제1 노드(N1)에 연결된 트랜지스터의 부하를 줄이기 위해 부하 완충부(240)의 완충 트랜지스터(M6)가 제1 입력부(210) 및 제1 출력부(220) 사이, 즉 제1 노드(N1) 및 제1' 노드(N1') 사이에 위치될 수 있다. 또한, 홀딩부(250)은 제1 클럭 신호(CLK1)에 응답하여 제1 전원 전압을 제2 노드(N2)에 인가하므로, 제2 노드(N2)는 하이 레벨을 가질 수 있다.
제3 구간(P3)에서, 제2 클럭 신호(CLK2)가 하이 레벨이 되면, 제1' 노드(N1')는 제1 출력부(220)의 제1 캐패시터(C1)에 의해 부트 스트랩되어 제2 하이 레벨(2H)을 갖고, 출력 단자로 하이 레벨의 게이트 출력 신호(G[i])가 출력될 수 있다. 즉, 제1' 노드(N1')는 제2 하이 레벨(2H)를 갖는다. 하지만, 완충 트랜지스터(M6)의 게이트 전극에는 하이 레벨(1H) 전압이 인가되고 완충 트랜지스터(M6)의 제2 전극에는 부스팅된 제2 하이 레벨(2H) 전압이 인가되므로, 제1 노드(N1)의 신호의 전압 레벨은 더 이상 상승하지 않고 하이 레벨(1H) 전압을 가질 수 있다.
제4 구간(P4)에서, 제1 노드(N1)의 신호는 로우 레벨, 제2 노드(N2)의 신호는 하이 레벨로 유지되므로, 게이트 출력 신호(G(i))는 로우 레벨로 유지될 수 있다.
도 6은 도 3의 게이트 구동부에 포함된 스테이지의 다른 예를 나타내는 회로도이다.
도 6을 참조하면, 게이트 구동부의 스테이지(STGB)는 제1 입력부(210), 제2 입력부(215), 제1 출력부(220), 제2 출력부(226), 안정화부(230), 부하 완충부(240), 홀딩부(250), 및 누설 전류 차단부(261)를 포함할 수 있다. 다만, 본 실시예에 따른 스테이지(STGB)는 제2 출력부(226)가 직렬로 연결된 2개의 트랜지스터를 포함하는 것을 제외하면, 도 4의 스테이지와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
제2 출력부(226)는 제2 노드(N2)의 신호에 응답하여 게이트 출력 신호(G(i))를 제2 논리 레벨로 제어할 수 있다. 일 실시예에서, 제2 출력부(226)는 제3 출력 트랜지스터(M8-1), 제4 출력 트랜지스터(M8-2), 및 제2 커패시터(C2)를 포함할 수 있다. 제3 출력 트랜지스터(M8-1)는 제2 노드(N2)에 연결된 게이트 전극, 제2 전원(VGL)에 연결된 제1 전극, 및 제5 노드(N5)에 연결된 제2 전극을 포함할 수 있다. 제4 출력 트랜지스터(M8-2)는 제2 노드(N2)에 연결된 게이트 전극, 제5 노드(N5)에 연결된 제1 전극, 및 게이트 출력 신호가 출력되는 출력 단자에 연결된 제2 전극을 포함할 수 있다. 제2 커패시터(C2)는 제2 노드(N2)에 연결된 제1 전극 및 제2 전원(VGL)에 연결된 제2 전극을 포함할 수 있다.
누설 전류 차단부(261)는 제1 노드(N1)의 신호에 응답하여 제1 입력부(210), 안정화부(230), 및 제2 출력부(226)에 제1 논리 레벨에 상응하는 제1 전원 전압을 인가할 수 있다. 일 실시예에서, 누설 전류 차단부(261)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(VGH)에 연결된 제1 전극, 및 제3 노드 내지 제5 노드(N3 내지 N5)에 연결된 제2 전극을 포함하는 제1 차단 트랜지스터(M9)를 포함할 수 있다. 누설 전류 차단부(261)는 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 제1 입력부(210)의 제3 노드(N3)의 전압을 하이 레벨 전압으로 설정함으로써 제1 노드(N1)으로부터 입력 단자로 흐르는 누설 전류를 차단할 수 있다. 누설 전류 차단부(261)는 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 안정화부(230)의 제4 노드(N4)의 전압을 하이 레벨 전압으로 설정함으로써 제1 노드(N1)으로부터 제2 전원 단자로 흐르는 누설 전류를 차단할 수 있다. 또한, 누설 전류 차단부(261)는 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 제2 출력부(226)의 제5 노드(N5)의 전압을 하이 레벨 전압으로 설정함으로써 출력 단자로부터 제2 전원 단자로 흐르는 누설 전류를 차단할 수 있다.
도 7은 도 1의 표시 장치에 포함된 게이트 구동부의 다른 예를 나타내는 블록도이다.
도 7을 참조하면, 게이트 구동부(200C)는 복수의 스테이지들(STG1 내지 STGn)을 포함할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 입력 단자(IN), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 전원 단자(VT1), 제2 전원 단자(VT2), 제3 전원 단자(VT3), 및 출력 단자(OUT)를 포함할 수 있다. 다만, 본 실시예에 따른 게이트 구동부(200C)의 스테이지는 제3 전원 단자(VT3)가 추가된 것을 제외하면, 도 3의 게이트 구동부와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
스테이지들(STG1 내지 STGn)의 제1 전원 단자(VT1)에는 제1 논리 레벨에 상응하는 제1 전원 전압을 갖는 제1 전원(VGH)이 제공될 수 있다. 예를 들어, 제1 전원(VGH)의 전압은 하이 레벨 전압일 수 있다. 스테이지들(STG1 내지 STGn)의 제2 전원 단자(VT2)에는 제2 논리 레벨에 상응하는 제2 전원 전압을 갖는 제2 전원(VGL1)이 제공될 수 있다. 예를 들어, 제2 전원(VGL1)의 전압은 제1 로우 레벨 전압일 수 있다. 스테이지들(STG1 내지 STGn)의 제3 전원 단자(VT3)에는 제2 논리 레벨에 상응하는 제3 전원 전압을 갖는 제3 전원(VGL2)이 제공될 수 있다. 예를 들어, 제3 전원(VGL2)의 전압은 제1 로우 레벨 전압보다 높은 제2 로우 레벨 전압일 수 있다.
도 8은 도 7의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 8를 참조하면, 게이트 구동부의 스테이지(STGC)는 제1 입력부(210), 제2 입력부(215), 제1 출력부(220), 제2 출력부(227), 안정화부(230), 부하 완충부(240), 홀딩부(250), 및 누설 전류 차단부(260)를 포함할 수 있다. 본 실시예에 따른 제1 입력부(210), 제2 입력부(215), 안정화부(230), 부하 완충부(240), 홀딩부(250), 및 누설 전류 차단부(260)는 각각 도 4의 제1 입력부, 제2 입력부, 안정화부, 부하 완충부, 홀딩부, 및 누설 전류 차단부와 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
제1 출력부(220)는 제1 노드(N1)의 신호에 응답하여 게이트 출력 신호(G(i))를 제1 논리 레벨로 제어할 수 있다. 일 실시예에서, 제1 출력부(220)는 제1 출력 트랜지스터(M7) 및 제1 커패시터(C1)를 포함할 수 있다. 제1 출력 트랜지스터(M7)는 제1' 노드(N1')에 연결된 게이트 전극, 제2 클럭 신호(CLK2)가 인가되는 제1 전극, 및 게이트 출력 신호(G(i))를 출력하는 출력 단자에 연결된 제2 전극을 포함할 수 있다. 제1 커패시터(C1)는 제1' 노드(N1')에 연결된 제1 전극 및 출력 단자에 연결된 제2 전극을 포함할 수 있다.
제2 출력부(227)는 제2 노드(N2)의 신호에 응답하여 게이트 출력 신호(G(i))를 제2 논리 레벨로 제어할 수 있다. 일 실시예에서, 제2 출력부(227)는 제2 출력 트랜지스터(M8) 및 제2 커패시터(C2)를 포함할 수 있다. 제2 출력 트랜지스터(M8)는 제2 노드(N2)에 연결된 게이트 전극, 제3 전원(VGL2)에 연결된 제1 전극, 및 출력 단자에 연결된 제2 전극을 포함할 수 있다. 제2 커패시터(C2)는 제2 노드(N2)에 연결된 제1 전극 및 제2 전원(VGL1)에 연결된 제2 전극을 포함할 수 있다.
스테이지(STGC)는 제2 논리 레벨에 상응하는 전압으로서 제2 전원(VGL1) 및 제3 전원(VGL2)을 수신함으로써, 누설 전류를 방지할 수 있다. 일 실시예에서, 제3 전원(VGL2)의 제3 전원 전압은 제2 전원(VGL1)의 제2 전원 전압보다 클 수 있다. 안정화부(230)는 제2 노드(N2)를 제2 전원 전압으로 설정할 수 있다. 반면에, 제2 출력부(227)는 게이트 출력 신호(G(i))를 제3 전원 전압으로 설정할 수 있다. 이에 따라, 제1 출력 트랜지스터(M7)의 게이트 전극에 제1 로우 레벨 전압이 인가될 때 제1 출력 트랜지스터(M7)의 제2 전극에 제1 로우 레벨 전압보다 큰 제2 로우 레벨 전압이 인가되므로, 제1 출력 트랜지스터(M7)의 제1 전극에서 제2 전극으로 흐르는 누설 전류가 완화될 수 있다. 또한, 제2 출력 트랜지스터(M8)의 게이트 전극에 제1 로우 레벨 전압이 인가될 때 제2 출력 트랜지스터(M8)의 제1 전극에 제1 로우 레벨 전압보다 큰 제2 로우 레벨 전압이 인가되므로, 제2 출력 트랜지스터(M8)의 제2 전극에서 제1 전극으로 흐르는 누설 전류가 완화될 수 있다.
일 실시예에서, 제1 출력 트랜지스터(M7)의 폭과 길이의 제1 비율는 제2 출력 트랜지스터(M8)의 폭과 길이의 제2 비율보다 작을 수 있다. 즉, 안정화부(230)에는 제2 전원(VGL1)이 공급되고 제2 출력부(227)에는 제3 전원(VGL2)이 공급됨으로써 제1 출력 트랜지스터(M7)에 흐르는 누설 전류가 방지 또는 완화되므로, 제1 출력 트랜지스터(M7)의 크기를 감소시킬 수 있다. 예를 들어, 제1 출력 트랜지스터(M7)의 폭과 길이의 제1 비율는 제2 출력 트랜지스터(M8)의 폭과 길이의 제2 비율의 30% 이하일 수 있다. 예를 들어, 제1 출력 트랜지스터(M7)의 폭은 약 120마이크로미터, 제2 출력 트랜지스터(M8)의 폭은 약 450마이크로미터일 수 있다.
도 9a 및 도 9b는 도 8의 스테이지의 효과를 설명하기 위한 파형도들이다.
도 9a 및 도 9b를 참조하면, 스테이지는 누설 전류가 발생하는 위치(예를 들어, 제1 입력부 및 안정화부)에 직렬로 연결된 2개의 트랜지스터들을 배치하고, 누설 전류 차단부가 2개의 트랜지스터들 사이에 위치하는 노드에 하이 레벨 전압을 인가함으로써 누설 전류를 차단 또는 완화시킬 수 있다.
도 9a에 도시된 바와 같이, 스테이지가 누설 전류 차단부를 포함하지 않는 경우, 트랜지스터들의 문턱 전압이 -1V이하에서 게이트 출력 신호에 리플이 발생하거나 정상적으로 출력되지 않는 현상이 발생하였다. 즉, 트랜지스터들의 산포 또는 부하에 의해 트랜지스터들의 문턱 전압이 음의 방향으로 이동하는 경우, 게이트 출력 신호에 리플이 발생하거나 게이트 출력 신호가 출력되지 않을 수 있다. 이에 따라, 표시 영상에 얼룩이 발생하거나 영상이 표시되지 않는 현상이 발생할 수 있다.
반면에, 도 9b에 도시된 바와 같이, 스테이지가 제1 입력부 및 안정화부에 직렬로 연결된 2개의 트랜지스터를 배치하고, 누설 전류 차단부가 2개의 트랜지스터 사이에 하이 레벨 전압을 인가하는 경우, 트랜지스터들의 문턱 전압이 -3V이하에서 게이트 출력 신호에 리플이 발생하였다. 즉, [표 1]과 같이, 트랜지스터들의 문턱 전압이 -2V 이상인 경우, 게이트 출력 신호가 안정적으로 출력되었다.
[표 1]
Figure pat00001
여기서, REF는 누설 전류 차단부를 포함하지 않는 스테이지, STGC는 도 8의 스테이지를 나타낸다.
도 10은 도 1의 표시 장치에 포함된 게이트 구동부의 또 다른 예를 나타내는 블록도이다.
도 10을 참조하면, 게이트 구동부(200D)는 복수의 스테이지들(STG1 내지 STGn)을 포함할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 입력 단자(IN), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 전원 단자(VT1), 제2 전원 단자(VT2), 제3 전원 단자(VT3), 출력 단자(OUT), 및 캐리 단자(CARRY)를 포함할 수 있다. 다만, 본 실시예에 따른 게이트 구동부(200D)의 스테이지는 캐리 단자(CARRY)가 추가된 것을 제외하면, 도 7의 게이트 구동부와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
스테이지들(STG1 내지 STGn)의 입력 단자(IN)에는 수직 개시 신호(STV) 또는 이전 스테이지의 캐리 신호가 인가될 수 있다. 즉, 제1 스테이지(STG1)의 입력 단자(IN)에는 수직 개시 신호(STV)가 인가되고, 나머지 스테이지(STG2 내지 STGn)의 입력 단자(IN)에는 이전 스테이지의 캐리 신호가 인가될 수 있다.
스테이지들(STG1 내지 STGn)의 출력 단자(OUT)는 게이트 라인에 게이트 출력 신호를 출력할 수 있다. 스테이지들(STG1 내지 STGn)의 캐리 단자(CARRY)는 다음 스테이지에 캐리 신호를 출력할 수 있다.
도 11은 도 10의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 11을 참조하면, 게이트 구동부의 스테이지(STGD)는 제1 입력부(210), 제2 입력부(215), 제1 출력부(220), 제2 출력부(227), 안정화부(230), 부하 완충부(240), 홀딩부(250), 제1 캐리 출력부(270), 제2 캐리 출력부(275), 및 누설 전류 차단부(265)를 포함할 수 있다. 다만, 본 실시예에 따른 스테이지(STGB)는 제1 및 제2 캐리 출력부들이 추가되고, 누설 전류 차단부가 캐리 신호를 수신하는 것을 제외하면, 도 8의 스테이지와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
제1 캐리 출력부(270)는 제1 노드(N1)의 신호에 응답하여 캐리 신호를 제1 논리 레벨로 제어할 수 있다. 일 실시예에서, 제1 캐리 출력부(270)는 제1 노드(N1)의 신호를 수신하는 게이트 전극, 제2 클럭 신호(CLK2)를 수신하는 제1 전극, 및 캐리 신호(CR(i))가 출력되는 캐리 출력 단자에 연결된 제2 전극을 포함하는 제1 캐리 출력 트랜지스터(M10)을 포함할 수 있다.
제2 캐리 출력부(275)는 제2 노드(N2)의 신호에 응답하여 캐리 신호를 제2 논리 레벨로 제어할 수 있다. 일 실시예에서, 제2 캐리 출력부(275)는 제2 노드(N2)에 연결된 게이트 전극, 제2 전원 전압이 인가되는 제1 전극, 및 캐리 출력 단자에 연결된 제2 전극을 포함하는 제2 캐리 출력 트랜지스터를 포함할 수 있다.
스테이지(STGD)는 게이트 출력 신호(G(i))와 캐리 신호(CR(i))를 각각 출력할 수 있다. 스테이지(STGD)는 게이트 출력 신호(G(i)) 대신 캐리 신호(CR(i))를 다음 스테이지의 입력 신호 또는 현재 스테이지의 피드백 신호로 사용함으로써 게이트 출력 신호의 상승 시간(rising time)과 하강 시간(falling time)을 감소시키고 게이트 출력 신호(G(i))를 안정적으로 출력할 수 있다. 여기서, 캐리 신호(CR(i))는 다음 스테이지의 입력 신호 또는 현재 스테이지의 피드백 신호로 사용되므로, 제1 및 제2 캐리 트랜지스터들(M10 및 M11)의 크기는 제1 및 제2 출력 트랜지스터들(M7 및 M8)의 크기보다 작을 수 있다. 예를 들어, 제1 및 제2 캐리 출력 트랜지스터들(M10 및 M11)의 폭은 약 90 마이크로미터일 수 있다.
제1 입력부(210)는 직렬로 연결된 복수의 트랜지스터들을 포함함으로써, 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 제1 노드(N1)으로부터 입력 단자로 흐르는 누설 전류를 완화시킬 수 있다. 일 실시예에서, 제1 입력부(210)는 제1 입력 트랜지스터(M1-1) 및 제2 입력 트랜지스터(M1-2)를 포함할 수 있다. 제1 입력 트랜지스터(M1-1)는 제1 클럭 신호(CLK1)를 수신하는 게이트 전극, 입력 신호를 수신하는 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다. 제2 입력 트랜지스터(M1-2)는 제1 클럭 신호(CLK1)를 수신하는 게이트 전극, 제3 노드(N3)에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.
안정화부(230)는 제2 노드(N2)의 신호 및 제2 클럭 신호(CLK2)에 응답하여 게이트 출력 신호(G(i))를 안정화할 수 있다. 안정화부(230)는 직렬로 연결된 복수의 트랜지스터들을 포함함으로써, 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 제1 노드(N1)으로부터 입력 단자로 흐르는 누설 전류를 완화시킬 수 있다. 일 실시예에서, 안정화부(230)는 제1 안정화 트랜지스터(M2-1), 제2 안정화 트랜지스터(M2-2), 및 제3 안정화 트랜지스터(M3)를 포함할 수 있다. 제1 안정화 트랜지스터(M2-1)는 제2 노드(N2)에 연결된 게이트 전극, 제2 전원(VGL1)에 연결된 제1 전극, 및 제4 노드(N4)에 연결된 제2 전극을 포함할 수 있다. 제2 안정화 트랜지스터(M2-2)는 제2 노드(N2)에 연결된 게이트 전극, 제4 노드(N4)에 연결된 제1 전극, 및 제2 전극을 포함할 수 있다. 제3 안정화 트랜지스터(M3)는 제2 클럭 신호(CLK2)를 수신하는 게이트 전극, 제2 안정화 트랜지스터(M2-2)의 제2 전극에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.
누설 전류 차단부(265)는 캐리 신호(CR(i))의 신호에 응답하여 제1 입력부(210) 및 안정화부(230) 중 적어도 하나에 캐리 신호(CR(i))를 인가할 수 있다. 일 실시예에서, 누설 전류 차단부(265)는 캐리 신호(CR(i))를 수신하는 게이트 전극, 캐리 신호(CR(i))를 수신하는 제1 전극, 및 제3 노드(N3) 및/또는 제4 노드(N4)에 연결된 제2 전극을 포함하는 제2 차단 트랜지스터(M12)를 포함할 수 있다. 누설 전류 차단부(265)는 캐리 신호(CR(i))가 하이 레벨 전압을 갖는 경우, 제1 입력부(210)의 제3 노드(N3)의 전압을 하이 레벨 전압으로 설정함으로써 제1 노드(N1)으로부터 입력 단자로 흐르는 누설 전류를 차단할 수 있다. 또한, 누설 전류 차단부(265)는 캐리 신호(CR(i))가 하이 레벨 전압을 갖는 경우, 안정화부(230)의 제4 노드(N4)의 전압을 하이 레벨 전압으로 설정함으로써 제1 노드(N1)으로부터 제2 전원 단자로 흐르는 누설 전류를 차단할 수 있다.
도 12a 및 도 12b는 도 11의 스테이지의 효과를 설명하기 위한 파형도들이다.
도 12a 및 도 12b를 참조하면, 스테이지는 누설 전류가 발생하는 제1 입력부 및 안정화부에 직렬로 연결된 2개의 트랜지스터들을 배치하고, 누설 전류 차단부가 하이 레벨을 갖는 캐리 신호에 응답하여 2개의 트랜지스터들 사이에 위치하는 노드에 하이 레벨 전압을 인가함으로써 누설 전류를 차단 또는 완화시킬 수 있다.
도 12a에 도시된 바와 같이, 스테이지가 누설 전류 차단부를 포함하지 않는 경우, 트랜지스터들의 문턱 전압이 0V이하에서 게이트 출력 신호에 리플이 발생하거나 정상적으로 출력되지 않는 현상이 발생하였다.
반면에, 도 9b에 도시된 바와 같이, 스테이지가 제1 입력부 및 안정화부에 직렬로 연결된 2개의 트랜지스터를 배치하고, 하이 레벨을 갖는 캐리 신호에 응답하여 누설 전류 차단부가 2개의 트랜지스터 사이에 하이 레벨 전압을 인가하는 경우, 트랜지스터들의 문턱 전압이 -4V이하에서 게이트 출력 신호에 리플이 발생하였다. 즉, [표 2]과 같이, 트랜지스터들의 문턱 전압이 -3V 이상인 경우, 게이트 출력 신호가 안정적으로 출력되었다.
[표 2]
Figure pat00002
여기서, REF는 누설 전류 차단부를 포함하지 않는 스테이지, STGD는 도 11의 스테이지를 나타낸다.
이상, 본 발명의 실시예들에 따른 게이트 구동 장치 및 게이트 구동 장치를 포함하는 표시 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
예를 들어, 상기에서는 누설 전류 차단부가 안정화부 또는 홀딩부에 하이 레벨 전압을 인가하는 것으로 도시하였으나, 제1 노드 및 제2 노드의 전압을 낮추는 누설 전류가 발생하는 위치에 직렬로 연결된 2개의 트랜지스터를 배치하고 누설 전류 차단부 2개의 트랜지스터 사이에 하이 레벨 전압을 인가할 수 있다.
또한, 상기에서는 트랜지스터가 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터인 것으로 설명하였으나, 트랜지스터의 종류는 이에 한정되는 것이 아니다. 예를 들어, 트랜지스터는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터일 수 있다.
본 발명은 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 디지털 카메라, 비디오 캠코더 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 표시 패널 200: 게이트 구동부
210: 제1 입력부 215: 제2 입력부
220: 제1 출력부 225: 제2 출력부
230: 안정화부 240: 부하 완충부
250: 홀딩부 260: 누설 전류 차단부
300: 데이터 구동부 400: 제어부
1000: 표시 패널

Claims (20)

  1. 복수의 게이트 출력 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은
    이전 스테이지들 중 하나의 게이트 출력 신호 또는 수직 개시 신호를 입력 신호로서 수신하고, 제1 클럭 신호에 응답하여 상기 입력 신호를 제1 노드에 인가하는 제1 입력부;
    상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 제2 노드에 인가하는 제2 입력부;
    상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 제1 논리 레벨로 제어하는 제1 출력부;
    상기 제2 노드의 신호에 응답하여 상기 게이트 출력 신호를 제2 논리 레벨로 제어하는 제2 출력부; 및
    상기 제1 노드의 신호에 응답하여 상기 제1 입력부에 상기 제1 논리 레벨에 상응하는 제1 전원 전압을 인가하는 누설 전류 차단부를 포함하는 게이트 구동 장치.
  2. 제1 항에 있어서, 상기 제1 입력부는
    상기 제1 클럭 신호를 수신하는 게이트 전극, 상기 입력 신호를 수신하는 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하는 제1 입력 트랜지스터; 및
    상기 제1 클럭 신호를 수신하는 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 입력 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  3. 제2 항에 있어서, 상기 누설 전류 차단부는 상기 제1 노드에 연결된 게이트 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제1 차단 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  4. 제1 항에 있어서,
    상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 안정화부를 더 포함하고,
    상기 안정화부는
    상기 제2 노드에 연결된 게이트 전극, 제2 전원 전압을 수신하는 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 제1 안정화 트랜지스터;
    상기 제2 노드에 연결된 게이트 전극, 상기 제4 노드에 연결된 제1 전극, 및 제2 전극을 포함하는 제2 안정화 트랜지스터; 및
    상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제2 안정화 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 안정화 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  5. 제4 항에 있어서, 상기 누설 전류 차단부는 상기 제1 노드에 연결된 게이트 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하는 제1 차단 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  6. 제4 항에 있어서, 상기 제1 출력부는 상기 제1 노드의 신호를 수신하는 게이트 전극, 상기 제2 클럭 신호를 수신하는 제1 전극, 및 상기 게이트 출력 신호가 출력되는 출력 단자에 연결된 제2 전극을 포함하는 제1 출력 트랜지스터를 포함하고,
    상기 제2 출력부는 상기 제2 노드에 연결된 게이트 전극, 제3 전원 전압을 수신하는 제1 전극, 및 상기 출력 단자에 연결된 제2 전극을 포함하는 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  7. 제6 항에 있어서, 상기 제3 전원 전압은 상기 제2 전원 전압보다 큰 것을 특징으로 하는 게이트 구동 장치.
  8. 제7 항에 있어서, 상기 제1 출력 트랜지스터의 폭과 길이의 제1 비율는 상기 제2 출력 트랜지스터의 폭과 길이의 제2 비율보다 작은 것을 특징으로 하는 게이트 구동 장치.
  9. 제4 항에 있어서, 상기 제2 출력부는
    상기 제2 노드에 연결된 게이트 전극, 상기 제2 전원 전압이 인가되는 제1 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제3 출력 트랜지스터; 및
    상기 제2 노드에 연결된 게이트 전극, 상기 제5 노드에 연결된 제1 전극, 및 상기 게이트 출력 신호가 출력되는 출력 단자에 연결된 제2 전극을 포함하는 제4 출력 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  10. 제9 항에 있어서, 상기 누설 전류 차단부는 상기 제1 노드에 연결된 게이트 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하는 제1 차단 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치
  11. 제1 항에 있어서,
    상기 제1 클럭 신호에 응답하여 상기 제2 노드의 신호를 상기 제1 논리 레벨로 유지시키는 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 장치.
  12. 제1 항에 있어서,
    상기 제1 입력부 및 상기 제1 출력부 사이에 연결되고, 상기 제1 노드의 신호를 완충하는 부하 완충부를 더 포함하는 것을 특징으로 하는 게이트 구동 장치.
  13. 복수의 게이트 출력 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은
    이전 스테이지들 중 하나의 캐리 신호 또는 수직 개시 신호를 입력 신호로서 수신하고, 제1 클럭 신호에 응답하여 상기 입력 신호를 제1 노드에 인가하는 제1 입력부;
    상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 제2 노드에 인가하는 제2 입력부;
    상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 제1 논리 레벨로 제어하는 제1 출력부;
    상기 제2 노드의 신호에 응답하여 상기 게이트 출력 신호를 제2 논리 레벨로 제어하는 제2 출력부;
    상기 제1 노드의 신호에 응답하여 캐리 신호를 상기 제1 논리 레벨로 제어하는 제1 캐리 출력부;
    상기 제2 노드의 신호에 응답하여 상기 캐리 신호를 상기 제2 논리 레벨로 제어하는 제2 캐리 출력부; 및
    상기 캐리 신호에 응답하여 상기 제1 입력부에 상기 캐리 신호를 인가하는 누설 전류 차단부를 포함하는 게이트 구동 장치.
  14. 제13 항에 있어서, 상기 제1 입력부는
    상기 제1 클럭 신호를 수신하는 게이트 전극, 상기 입력 신호를 수신하는 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하는 제1 입력 트랜지스터; 및
    상기 제1 클럭 신호를 수신하는 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 입력 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  15. 제14 항에 있어서, 상기 누설 전류 차단부는 상기 캐리 신호를 수신하는 게이트 전극, 상기 캐리 신호를 수신하는 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 차단 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  16. 제13 항에 있어서,
    상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 안정화부를 더 포함하고,
    상기 안정화부는
    상기 제2 노드에 연결된 게이트 전극, 제2 전원 전압이 인가되는 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 제1 안정화 트랜지스터;
    상기 제2 노드에 연결된 게이트 전극, 상기 제4 노드에 연결된 제1 전극, 및 제2 전극을 포함하는 제2 안정화 트랜지스터; 및
    상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제2 안정화 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 안정화 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  17. 제16 항에 있어서, 상기 누설 전류 차단부는 상기 캐리 신호를 수신하는 게이트 전극, 상기 캐리 신호를 수신하는 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하는 제2 차단 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  18. 제16 항에 있어서, 상기 제1 출력부는 상기 제1 노드의 신호를 수신하는 게이트 전극, 제2 클럭 신호를 수신하는 제1 전극, 및 상기 게이트 출력 신호가 출력되는 출력 단자에 연결된 제2 전극을 포함하는 제1 출력 트랜지스터를 포함하고,
    상기 제2 출력부는 상기 제2 노드에 연결된 게이트 전극, 제3 전원 전압이 인가되는 제1 전극, 및 상기 출력 단자에 연결된 제2 전극을 포함하는 제2 출력 트랜지스터를 포함하며,
    상기 제1 캐리 출력부는 상기 제1 노드의 신호를 수신하는 게이트 전극, 제2 클럭 신호를 수신하는 제1 전극, 및 상기 캐리 신호가 출력되는 캐리 출력 단자에 연결된 제2 전극을 포함하는 제1 캐리 출력 트랜지스터를 포함하고,
    상기 제2 캐리 출력부는 상기 제2 노드에 연결된 게이트 전극, 상기 제2 전원 전압이 인가되는 제1 전극, 및 상기 캐리 출력 단자에 연결된 제2 전극을 포함하는 제2 캐리 출력 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  19. 제18 항에 있어서, 상기 제3 전원 전압은 상기 제2 전원 전압보다 큰 것을 특징으로 하는 게이트 구동 장치.
  20. 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함하는 표시 패널;
    상기 데이터 라인들을 통해 데이터 신호들을 상기 화소들에 제공하는 데이터 구동부;
    복수의 게이트 출력 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 상기 게이트 라인들을 통해 상기 게이트 출력 신호들을 제공하는 게이트 구동부를 포함하고,
    상기 게이트 구동부의 상기 스테이지들 각각은
    이전 스테이지들 중 하나의 게이트 출력 신호 또는 수직 개시 신호를 입력 신호로서 수신하고, 제1 클럭 신호에 응답하여 상기 입력 신호를 제1 노드에 인가하는 제1 입력부;
    상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 제2 노드에 인가하는 제2 입력부;
    상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 제1 논리 레벨로 제어하는 제1 출력부;
    상기 제2 노드의 신호에 응답하여 상기 게이트 출력 신호를 제2 논리 레벨로 제어하는 제2 출력부;
    상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 안정화부; 및
    상기 제1 노드의 신호에 응답하여 상기 제1 입력부 및 상기 안정화부 중 적어도 하나에 상기 제1 논리 레벨에 상응하는 제1 전원 전압을 인가하는 누설 전류 차단부를 포함하는 것을 특징으로 하는 표시 장치.
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