CN107170411B - Goa单元、goa电路、显示驱动电路和显示装置 - Google Patents

Goa单元、goa电路、显示驱动电路和显示装置 Download PDF

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Abstract

提供了一种GOA单元、GOA电路、显示驱动电路和显示装置，该GOA单元包括：输入电路，连接第一时钟端、第一输入端、第二输入端以及上拉节点；第一控制电路，连接第一电源电压端、上拉节点、下拉节点以及第一控制节点；第二控制电路，连接第三时钟端、第一电源电压端、第二电源电压端、上拉节点以及第二控制节点；下拉控制电路，连接第二时钟端、第一电源电压端、第二电源电压端、上拉节点以及下拉节点；下拉电路，连接下拉节点、第一控制电路、第二电源电压端以及输出端；输出电路，连接第一电源电压端、第二电源电压端、第一控制节点、第二控制节点和输出端。

Description

GOA单元、GOA电路、显示驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及OLED显示技术内的自适应多脉冲可编程的栅极驱动电路，涉及GOA(Gate driver On Array，集成栅极驱动电路)单元和显示装置。
背景技术
目前显示行业背板工艺有很多种，如a-Si、LTPS、Oxide氧化物等等，其中a-Si制造简单，但迁移率低和稳定性都不理想，LTPS稳定性好，但成本较高，且均匀性差，也不适合大尺寸面板的制造。IGZO(氧化铟镓锌)由于高迁移率，均匀性较好，成本较低，被广泛用于大尺寸OLED产品中。
AMOLED发光均匀性受Vth影响，在像素设计中，会增加补偿Vth电路。
内部补偿Scan信号需要增加脉冲，以延长复位以及获取Vth值的时间。
传统方法采用外围IC设计，不利于窄边框，低成本。
不同面板需要的补偿周期不同，因此Scan信号脉冲数不固定。
发明内容
本公开的另外方面和优点部分将在后面的描述中阐述，还有部分可从描述中明显地看出，或者可以在本公开的实践中得到。
本公开侧重于GOA电路中噪声抑制，不同于其他GOA电路，采用特殊电路结构，可以稳定持续地抑制噪声。
本公开涉及一种多脉冲以及脉冲宽度可编程的栅极显示电路或GOA电路。本公开包括输入电路、输出电路、下拉电路、控制电路；所述输入电路由4个TFT组成；所述控制电路有两个，一个输出Qa(n)，一个输出Qb(n)；所述下拉电路下拉Qa(n)节点以及C(n)；所述输出电路输出C(n)；本公开可以实现可编程多脉冲GOA单元功能，同时本公开GOA单元可以自行适应初始脉冲个数，即工作范围不局限于脉冲个数，具体可见图12以及图13。
本公开提供一种GOA单元，包括：输入电路，连接第一时钟端、第一输入端、第二输入端以及上拉节点，第一输入端接收来自上一级GOA单元的输出端的输出信号，第二输入端接收来自下一级GOA单元的输出端的输出信号，被配置以在上一级GOA单元的输出端和下一级GOA单元的输出端中的一个以及第一时钟端处于有效电平时，将上一级GOA单元的输出信号传递到上拉节点；第一控制电路，连接第一电源电压端、上拉节点、下拉节点以及第一控制节点，被配置以在上拉节点处于有效电平时，将第一电源电压信号提供给第一控制节点；第二控制电路，连接第三时钟端、第一电源电压端、第二电源电压端、上拉节点以及第二控制节点，被配置以在上拉节点处于有效电平时，将第三时钟端的第三时钟信号提供给第二控制节点；以及在上拉节点处于非有效电平时，将第二控制节点下拉至第二电源电压端的第二电源电压信号；下拉控制电路，连接第二时钟端、第一电源电压端、第二电源电压端、上拉节点以及下拉节点，被配置为通过下拉节点处的下拉信号控制下拉电路是否进行操作；下拉电路，连接下拉节点、第一控制电路、第二电源电压端以及输出端，被配置以在下拉节点处的下拉信号处于有效电平时将所述输出端和所述第一控制节点下拉至第二电源电压端的第二电源电压信号；输出电路，连接第一电源电压端、第二电源电压端、第一控制节点、第二控制节点和输出端，被配置以在第一控制节点处于有效电平以及第二控制节点处于非有效电平时将第一电源电压端的第一电源电压信号输出到输出端。
本公开还提供一种GOA电路，包括级联的N个GOA单元，该N个GOA单元是第一GOA单元至第N GOA单元，每一个GOA单元是如上所述的GOA单元，其中N为大于等于2的整数。
本公开还提供一种显示驱动电路，包括：栅极驱动电路和像素驱动电路；其中，所述栅极驱动电路包括上述的GOA电路。
本公开还提供一种显示装置，包括上述的显示驱动电路。
本公开采用两个控制电路的电路结构来对输出电路进行控制，可以稳定持续地抑制噪声。此外，还可以实现可编程多脉冲GOA单元功能，同时本公开GOA单元可以自行适应初始脉冲个数，即工作范围不局限于脉冲个数。
附图说明
通过结合附图对本公开的优选实施例进行详细描述，本公开的上述和其他目的、特性和优点将会变得更加清楚，其中相同的标号指定相同结构的单元，并且在其中：
图1示出了3T2C内部补偿电路；
图2示出了3T2C内部补偿电路扫描信号时序图；
图3示出了根据本发明实施例的GOA单元的结构图；
图4示出了根据本发明第一实施例的GOA单元的电路示意图；
图5是本发明实施例提供的GOA单元中各信号的时序状态图；
图6示出了根据本发明第一实施例的GOA电路的整体结构；
图7示出了根据本发明第一实施例的所述GOA单元各端口定义；
图8示出了根据本发明第二实施例的GOA单元的电路示意图；
图9示出了根据本发明第二实施例的GOA电路的整体结构；
图10示出了根据本发明第二实施例的所述GOA单元各端口定义；
图11示出了根据本发明实施例HSPICE仿真输入时序确认；
图12示出了根据本发明实施例单元多脉冲可编程仿真验证；
图13示出了根据本发明实施例单元自适应功能仿真验证。
具体实施方式
下面将参照示出本发明实施例的附图充分描述本发明。然而，本发明可以以许多不同的形式实现，而不应当认为限于这里所述的实施例。相反，提供这些实施例以便使本公开透彻且完整，并且将向本领域技术人员充分表达本发明的范围。在附图中，为了清楚起见放大了组件。
本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的连接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除栅极之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明，即栅极的信号是高电平时，薄膜晶体管导通。可以想到，当采用P型晶体管时，需要相应调整驱动信号的时序。
图1示出了3T2C内部补偿电路。
图1中为了获取T1管Vth更正确，扫描(Scan)信号需要多个脉冲，用来增加S点位充电，同时需要延长半个时钟用于读取Data数据，可见在OLEDTV设计中，多脉冲可编程栅极驱动作用是巨大的。图2示出了3T2C内部补偿电路扫描信号时序图。
本公开所述GOA采用双端控制电路，第一控制节点Qa(n)和第二控制节点Qb(n)分别控制，达到可编程目的。
图3示出了根据本发明实施例的GOA单元的结构图。
如图3所示，作为本发明的一个方面，提供一种GOA单元，所述GOA单元包括输入电路301、第一控制电路302、第二控制电路303、下拉控制电路304、下拉电路305、输出电路306。
所述输入电路301连接第一时钟端CLK1、第一输入端Input1、第二输入端Input2和上拉节点Qa，第一输入端Input1接收来自上一级GOA单元的输出端C(n-1)的输出信号，第二输入端Input2接收来自下一级GOA单元的输出端C(n+1)的输出信号，被配置以在上一级GOA单元的输出端C(n-1)和下一级GOA单元的输出端C(n+1)中的一个以及第一时钟端CLK1处于有效电平时，将上一级GOA单元的输出信号传递到上拉节点Qa。
所述第一控制电路302连接第一电源电压端VGH、上拉节点Qa、下拉节点QNa以及第一控制节点Qa(n)，被配置以在上拉节点Qa处于有效电平时，将第一电源电压信号VGH提供给第一控制节点Qa(n)。
所述第二控制电路303连接第三时钟端CLK3、第一电源电压端VGH、第二电源电压端VGL、上拉节点Qa以及第二控制节点Qb(n)，被配置以在上拉节点Qa处于有效电平时，将第三时钟端CLK3的第三时钟信号提供给第二控制节点Qb(n)；以及在上拉节点Qa处于非有效电平时，将第二控制节点Qb(n)下拉至第二电源电压信号VGL。
所述下拉控制电路304连接第二时钟端CLK2、第一电源电压端VGH、第二电源电压端VGL、上拉节点Qa以及下拉节点QNa，被配置为通过下拉节点QNa处的下拉信号控制下拉电路305是否进行操作。例如，下拉控制电路304在上拉节点Qa处的上拉信号处于有效电平时在下拉节点QNa处产生处于非有效电平的下拉信号；而在上拉节点Qa处的上拉信号处于非有效电平时，响应第一电源电压信号VGH，将第二时钟端CLK2的第二时钟信号提供给下拉节点QNa。
所述下拉电路305连接下拉节点QNa、第一控制电路302、第二电源电压端VGL、输出端，被配置以在下拉节点QNa处的下拉信号处于有效电平时将所述输出端和所述第一控制节点Qa(n)下拉至所述第二电源电压信号VGL。
所述输出电路306连接第一电源电压端VGH、第二电源电压端VGL、第一控制节点Qa(n)、第二控制节点Qb(n)和输出端，被配置以在第一控制节点Qa(n)处于有效电平以及第二控制节点Qb(n)处于非有效电平时将第一电源电压端VGH的第一电源电压信号输出到输出端。
其中，第一电源电压端VGH是高电源电压端。第二电源电压端VGL是低电源电压端。
图4示出了根据本发明第一实施例的GOA单元的电路示意图。
下面以图4中的晶体管均为在栅极输入高电平时导通的N型晶体管为例进行说明。
如图4所示，在一个实施例中，例如，输入电路301包括第一至第四输入晶体管T1-T4。
第一输入晶体管T1的栅极和第一极作为第一输入端与上一级GOA单元的输出端C(n-1)连接，第一输入晶体管T1的第二极与第四输入晶体管T4的第一极连接；第二输入晶体管T2的栅极与第三输入晶体管T3的第二极连接，第二输入晶体管T2的第一极与上一级GOA单元的输出端C(n-1)连接，第二输入晶体管T2的第二极与上拉节点Qa连接；第三输入晶体管T3的栅极与第一时钟端CLK1连接，第三输入晶体管T3的第一极作为第二输入端与下一级GOA单元的输出端C(n+1)连接；第四输入晶体管T4的栅极与第一时钟端CLK1连接，第四输入晶体管T4的第二极与上拉节点Qa连接。
输入电路301的具体实现结构和控制方式等不构成对本公开实施例的限制。
在一个实施例中，例如，第一控制电路302包括第一至第三控制晶体管TM1-TM3。
第一控制晶体管TM1的栅极与上拉节点Qa连接，第一控制晶体管TM1的第一极与第一电源电压端VGH连接，第一控制晶体管TM1的第二极与第一控制节点Qa(n)连接；第二控制晶体管TM2的栅极与下拉节点QNa连接，第二控制晶体管TM2的第一极与第一控制节点Qa(n)连接，第二控制晶体管TM2的第二极与下拉电路305连接；第三控制晶体管TM3的栅极与上拉节点Qa连接，第三控制晶体管TM3的第一极与第一电源电压端VGH连接，和第三控制晶体管TM3的第二极与下拉电路305连接。
上述的第一控制电路302仅仅是示例，其还可以具有其它结构。
在一个实施例中，例如，第二电源电压端VGL包括第三电源电压端VGL1、第四电源电压端VGL2和第五电源电压端VGL3。
在一个实施例中，例如，第二控制电路303包括第四控制晶体管TM5、第五控制晶体管T1a、第六控制晶体管T1b和第七控制晶体管T2b。
第四控制晶体管TM5的栅极与上拉节点Qa连接，第四控制晶体管TM5的第一极与第三时钟端CLK3连接，第四控制晶体管TM5的第二极与第二控制节点Qb(n)连接；第五控制晶体管T1a的栅极和第一极与第一电源电压端VGH连接，第五控制晶体管T1a的第二极与第七控制晶体管T2b的栅极连接；第六控制晶体管T1b的栅极与上拉节点Qa连接，第六控制晶体管T1b的第一极与第七控制晶体管T2b的栅极连接，第六控制晶体管T1b的第二极与第四电源电压端VGL2连接；第七控制晶体管T2b的第一极与第二控制节点Qb(n)连接，第七控制晶体管T2b的第二极与第五电源电压端VGL3连接。
在上拉节点Qa处于有效电平时，将第三时钟端CLK3的第三时钟信号提供给第二控制节点Qb(n)；以及在上拉节点Qa处于非有效电平时，将第二控制节点Qb(n)下拉至第五电源电压信号VGL3。上述的第二控制电路303仅仅是示例，其还可以具有其它结构。
在一个实施例中，例如，下拉控制电路304包括第一下拉控制晶体管T3a、第二下拉控制晶体管T3b、第三下拉控制晶体管T4a和第四下拉控制晶体管T4b。
第一下拉控制晶体管T3a的栅极和第一极与第一电源电压端VGH连接，第二极与第三下拉控制晶体管T4a的栅极连接；第二下拉控制晶体管T3b的栅极与上拉节点Qa连接，第一极与第三下拉控制晶体管T4a的栅极连接，第二极与第三电源电压端VGL1连接；第三下拉控制晶体管T4a的第一极与第二时钟端CLK2连接，第二极与下拉节点QNa连接；第四下拉控制晶体管T4b的栅极与上拉节点Qa连接，第一极与下拉节点QNa连接，第二极与第四电源电压端VGL2连接。
在一个实施例中，例如，下拉电路305包括节点下拉晶体管TM4以及第一和第二输出下拉晶体管T7和T8。
节点下拉晶体管TM4的栅极与下拉节点QNa连接，节点下拉晶体管TM4的第一极与第二控制晶体管TM2的第二极连接，节点下拉晶体管TM4的第二极与第三电源电压端VGL1连接；第一和第二输出下拉晶体管T7和T8的栅极与下拉节点QNa连接，第一输出下拉晶体管T7的第一极与第一输出端C(n)连接，第二输出下拉晶体管T8的第一极与第二输出端G(n)连接，第一和第二输出下拉晶体管T7和T8的第二极与第三电源电压端VGL1连接。
在下拉节点QNa处的下拉信号处于有效电平时，节点下拉晶体管TM4以及第一和第二输出下拉晶体管T7和T8导通，分别将上拉节点Qa和第一和第二输出端下拉至第三电源电压端VGL1的电源电压。
上述的下拉控制电路304和下拉电路305仅仅是示例，其还可以具有其它结构。
在一个实施例中，例如，输出端包括：第一输出端和第二输出端。输出电路306包括第一输出电路和第二输出电路。所述第一输出电路包括第一输出晶体管T11和第二输出晶体管T12，所述第二输出电路包括第三输出晶体管T21和第四输出晶体管T22。
第一输出晶体管T11的栅极与第一控制节点Qa(n)连接，第一输出晶体管T11的第一极与第一电源电压端VGH连接，第一输出晶体管T11的第二极与第一输出端连接C(n)；第二输出晶体管T12的栅极与第二控制节点Qb(n)连接，第二输出晶体管T12的第一极与第一输出端C(n)连接，第二输出晶体管T12的第二极与第四电源电压端VGL2连接；第三输出晶体管T21的栅极与第一控制节点Qa(n)连接，第三输出晶体管T21的第一极与第一电源电压端VGH连接，第三输出晶体管T21的第二极与第二输出端G(n)连接；第四输出晶体管T22的栅极与第二控制节点Qb(n)连接，第四输出晶体管T22的第一极与第二输出端G(n)连接，第四输出晶体管T22的第二极与第三电源电压端VGL1连接。
上述的输出电路306仅仅是示例，其还可以具有其它结构。
其中，第三电源电压信号VGL1大于第四电源电压信号VGL2，第四电源电压信号VGL2大于第五电源电压信号VGL3。图4所示的GOA单元采用了具有不同电平的低电源电压端以便更适用于IGZO(OLED面板)氧化物背板，但本领域技术人员应该理解，也可以采用相同电平的低电源电压端或者其他数量的低电源电压端。
图5是本发明第一实施例提供的GOA单元中各信号的时序状态图。
以下，参照图5所示的时序状态示意图，对图4所示的GOA单元的工作原理进行说明。其中，以图4所示电路中的晶体管均为N型晶体管为例进行说明。
图5中示出了第一时钟端CLK1输入的第一时钟信号、第二时钟端CLK2输入的第二时钟信号、第三时钟端CLK3输入的第三时钟信号、上拉节点Qa的电压、下拉节点QNa的电压、第一控制节点Qa(n)的电压、第二控制节点Qb(n)的电压、上级输出端C(n-1)输出的输出信号、本级输出端C(n)输出的输出信号以及下级输出端C(n+1)输出的输出信号的时序状态。
如图5所示，提供7个阶段的时序状态，具体的，第一阶段为t1；第二阶段为t2；第三阶段为t3；第四阶段为t4；第五阶段为t5；第六阶段为t6；第七阶段为t7。
t1阶段，CLK1、C(n-1)高电平，CLK2、CLK3、C(n+1)低电平，此阶段中，由于CLK1和C(n-1)为高电平，所以T1、T4和T3导通，C(n-1)的高电平通过通过T1和T4传导至Qa，同时由于C(n+1)为低电平，T2截止，Qa电压升高，T3b和T4b导通，导通的T3b使得T4a截止，并且QNa的电压通过T4b下拉至低电平VGL2，此外，此阶段中由于Qa为高电平并且QNa为低电平，所以TM1导通而TM2截止，高电平VGH通过TM1传导至Qa(n)，Qa为高电平又因为CLK3为低电平，所以Qb(n)通过导通的TM5拉至低电平，此阶段高电平的Qa(n)导通T11而低电平的Qb(n)截止T12，从而高电平VGH通过T11传导至第一输出端，第一输出端C(n)为高电平；高电平的Qa(n)导通T21而低电平的Qb(n)截止T22，从而高电平VGH通过T21传导至第二输出端，第二输出端G(n)为高电平。
t2阶段，CLK1、CLK3高电平，CLK2、C(n-1)、C(n+1)低电平，此阶段中，由于C(n-1)和C(n+1)为低电平，所以T2和T1截止，Qa仍保持高电平，由于Qa保持高电平，T3b和T4b导通，导通的T3b使得T4a截止，并且QNa的电压通过导通的T4b保持下拉至低电平VGL2，此外，此阶段中由于Qa为高电平并且QNa为低电平，所以TM1导通而TM2截止，Qa(n)继续保持高电平，Qa为高电平又因为CLK3为高电平，所以Qb(n)通过导通的TM5上拉至高电平CLK3，此阶段高电平的Qb(n)导通T12，从而通过导通的T12将第一输出端下拉至VGL2，第一输出端C(n)为低电平；高电平的Qb(n)导通T22，从而通过导通的T22将第二输出端下拉至VGL1，第二输出端G(n)为低电平。
t3阶段，此阶段，CLK2、C(n+1)、C(n-1)高电平，CLK1、CLK3低电平，此阶段中，由于CLK1为低电平，所以T3和T4截止，Qa仍保持高电平，由于Qa保持高电平，T3b和T4b导通，导通的T3b使得T4a截止，并且QNa的电压通过导通的T4b保持下拉至低电平VGL2，此外，此阶段中由于Qa为高电平并且QNa为低电平，所以TM1导通而TM2截止，Qa(n)继续保持高电平，Qa为高电平又因为CLK3为低电平，所以Qb(n)通过导通的TM5拉至低电平CLK3，此阶段高电平的Qa(n)导通T11而低电平的Qb(n)截止T12，从而高电平VGH通过T11传导至第一输出端，第一输出端C(n)为高电平；高电平的Qa(n)导通T21而低电平的Qb(n)截止T22，从而高电平VGH通过T21传导至第二输出端，第二输出端G(n)为高电平。
t4阶段，CLK2、C(n-1)、CLK3高电平，CLK1、C(n+1)低电平，此阶段中，由于CLK1为低电平，所以T3和T4截止，Qa仍保持高电平，由于Qa保持高电平，T3b和T4b导通，导通的T3b使得T4a截止，并且QNa的电压通过导通的T4b保持下拉至低电平VGL2，此外，此阶段中由于Qa为高电平并且QNa为低电平，所以TM1导通而TM2截止，Qa(n)继续保持高电平，Qa为高电平又因为CLK3为高电平，所以Qb(n)通过导通的TM5上拉至高电平CLK3，此阶段高电平的Qb(n)导通T12，从而通过导通的T12将第一输出端下拉至VGL2，第一输出端C(n)为低电平；高电平的Qb(n)导通T22，从而通过导通的T22将第二输出端下拉至VGL1，第二输出端G(n)为低电平。
t5阶段，CLK1、C(n+1)高电平，CLK2、C(n-1)、CLK3低电平，此阶段中，由于CLK1为高电平，所以T3导通，高电平的C(n+1)通过导通的T3传导到T2的栅极，从而T2导通，低电平的C(n-1)通过导通的T2将Qa拉低至低电平；由于Qa为低电平，T3b和T4b截止，由于CLK2为低电平，QNa的电压通过导通的T4a保持下拉至低电平，Qa为低电平，截止TM5和T1b，T2b通过来自导通T1a的高电平VGH而导通，所以Qb(n)通过导通的T2b拉至低电平VGL3，此外，此阶段中由于Qa和QNa为低电平，所以TM1和TM2截止，Qa(n)保持高电平，此阶段高电平的Qa(n)导通T11而低电平的Qb(n)截止T12，从而高电平VGH通过T11传导至第一输出端，第一输出端C(n)为高电平；高电平的Qa(n)导通T21而低电平的Qb(n)截止T22，从而高电平VGH通过T21传导至第二输出端，第二输出端G(n)为高电平。
t6阶段，CLK1、CLK3高电平，CLK2、C(n-1)、C(n+1)低电平，此阶段中，由于CLK1为高电平，所以T3导通，低电平的C(n+1)通过导通的T3传导到T2的栅极，从而T2截止，C(n-1)低电平，所以T1截止，Qa保持低电平；由于Qa为低电平，T3b和T4b截止，由于CLK2为低电平，QNa的电压通过导通的T4a保持下拉至低电平；Qa为低电平，截止TM5和T1b，T2b通过来自导通T1a的高电平VGH而导通，所以Qb(n)通过导通的T2b拉至低电平VGL3；此外，此阶段中由于Qa和QNa为低电平，所以TM1和TM2截止，Qa(n)保持高电平，此阶段高电平的Qa(n)导通T11而低电平的Qb(n)截止T12，从而高电平VGH通过T11传导至第一输出端，第一输出端C(n)为高电平；高电平的Qa(n)导通T21而低电平的Qb(n)截止T12，从而高电平VGH通过T21传导至第二输出端，第二输出端G(n)为高电平。
t7阶段，CLK2、C(n+1)高电平，CLK1、CLK3、C(n-1)低电平，此阶段中，由于CLK1为低电平，所以T3和T4截止，Qa继续保持低电平；由于Qa为低电平，T3b和T4b截止，由于CLK2为高电平，QNa的电压通过导通的T4a上拉至高电平；Qa为低电平，截止TM5和T1b，T2b通过来自导通T1a的高电平VGH而导通，所以Qb(n)通过导通的T2b拉至低电平VGL3；此外，此阶段中由于QNa为高电平，所以TM2、TM4和T7导通，将Qa(n)、第一输出端C(n)和第二输出端G(n)下拉至第三电源电压VGL1。
进一步的，上述实施例中的GOA单元中所有晶体管还可以均为低电平导通的P型晶体管，若所有晶体管均为P型晶体管，则只需要重新调整反向器各个输入信号的时序状态即可。
再进一步的，上述GOA单元中也可以同时采用N型晶体管和P型晶体管，此时需保证GOA电路中通过同一个时序信号或电压控制的晶体管需要采用相同的类型，当然这都是本领域的技术人员依据本发明的实施例可以做出的合理变通方案，因此均应为本发明的保护范围，然而考虑到晶体管的制程工艺，由于不同类型的晶体管的有源层掺杂材料不相同，因此GOA电路中采用统一类型的晶体管更有利于简化GOA电路的制程工艺。
图6示出了根据本发明第一实施例的GOA电路的整体结构。
图7示出了根据本发明第一实施例的所述GOA单元各端口定义。
图6所示的GOA电路包括级联的N个GOA单元，该N个GOA单元是第一GOA单元至第NGOA单元，其中N为大于等于2的整数。每级GOA单元都可以采用上文中所描述的结构。
其中在所述级联的N个GOA单元中，
第一GOA单元的第一信号输入端连接帧起始信号，第N GOA单元的第二信号输入端连接帧起始信号。
第二GOA单元至第N GOA单元中的每个GOA单元的第一信号输入端连接到与其相邻的上一级GOA单元的输出端。
所述第一GOA单元至第N-1GOA单元中的每个GOA单元的第二信号输入端连接到与其相邻的下一级GOA单元的输出端。
各级GOA单元的驱动信号输出端与栅线相连。
上述GOA电路通过各级GOA单元的驱动信号输出端与对应的栅线连接，用于顺序地向对应的栅线输出扫描信号。
每个GOA单元都有第一时钟端CLK1、第二时钟端CLK2、第三时钟端CLK3、第一电源电压端VGH、第三电源电压端VGL1、第四电源电压端VGL2和第五电源电压端VGL3。
每个GOA单元的第一时钟端CLK1输入第一时钟信号CLK1，第二时钟端CLK2输入第二时钟信号CLK2，第三时钟端CLK3输入第三时钟信号CLK3。所述第一时钟端的第一时钟信号与所述第二时钟端的第二时钟信号相位相反且频率相同，所述第三时钟端的第三时钟信号的频率是所述第一时钟端的第一时钟信号的频率的两倍。
图8示出了根据本发明第二实施例的GOA单元的电路示意图。
如图8所示，该GOA单元与图4所示的GOA单元的不同之处在于用下拉控制电路304’代替下拉控制电路304，用第二控制电路303’代替第二控制电路303，用下拉电路305’代替下拉电路305，以及用输出电路306’代替输出电路306。
如图8所示，具体地，在一个实施例中，例如，下拉控制电路304’包括第一下拉控制晶体管T3a、第二下拉控制晶体管T3b、第三下拉控制晶体管T4a和第四下拉控制晶体管T4b。
第一下拉控制晶体管T3a的栅极和第一极与第一电源电压端VGH连接，第二极与第三下拉控制晶体管T4a的栅极连接；第二下拉控制晶体管T3b的栅极与上拉节点Qa连接，第一极与第三下拉控制晶体管T4a的栅极连接，第二极与第二电源电压端VGL连接；第三下拉控制晶体管T4a的第一极与第二时钟端CLK2连接，第二极与下拉节点QNa连接；第四下拉控制晶体管T4b的栅极与上拉节点Qa连接，第一极与下拉节点QNa连接，第二极与第二电源电压端VGL连接。
第二控制电路303’包括第四控制晶体管TM5、第五控制晶体管T1a、第六控制晶体管T1b和第七控制晶体管T8。
第四控制晶体管TM5的栅极与上拉节点Qa连接，第四控制晶体管TM5的第一极与第三时钟端CLK3连接，第四控制晶体管TM5的第二极与第二控制节点Qb(n)连接；第五控制晶体管T1a的栅极和第一极与第一电源电压端VGH连接，第五控制晶体管T1a的第二极与第七控制晶体管T8的栅极连接；第六控制晶体管T1b的栅极与上拉节点Qa连接，第六控制晶体管T1b的第一极与第七控制晶体管T8的栅极连接，第六控制晶体管T1b的第二极与第二电源电压端VGL连接；第七控制晶体管T8的第一极与第二控制节点Qb(n)连接，第七控制晶体管T8的第二极与第二电源电压端VGL连接。在上拉节点Qa处于有效电平时，将第三时钟端CLK3的第三时钟信号提供给第二控制节点Qb(n)；以及在上拉节点Qa处于非有效电平时，将第二控制节点Qb(n)下拉至第二电源电压信号VGL。上述的第二控制电路303’仅仅是示例，其还可以具有其它结构。
下拉电路305’包括节点下拉晶体管TM4以及输出下拉晶体管T7，节点下拉晶体管TM4的栅极与下拉节点QNa连接，节点下拉晶体管TM4的第一极与第二控制晶体管TM2的第二极连接，节点下拉晶体管TM4的第二极与第二电源电压端VGL连接；输出下拉晶体管T7的栅极与下拉节点QNa连接，输出下拉晶体管T7的第一极与输出端C(n)连接，输出下拉晶体管T7的第二极与第二电源电压端VGL连接。
在下拉节点QNa处的下拉信号处于高电平时，节点下拉晶体管TM4以及输出下拉晶体管T7导通，分别将上拉节点Qa和输出端下拉至第二电源电压端VGL的电源电压。上述下拉电路305’仅仅是示例，其还可以具有其它结构。
输出电路306’包括第一输出晶体管T11和第二输出晶体管T12。第一输出晶体管T11的栅极与第一控制节点Qa(n)连接，第一输出晶体管T11的第一极与第一电源电压端VGH连接，第一输出晶体管T11的第二极与输出端C(n)连接；第二输出晶体管T12的栅极与第二控制节点Qb(n)连接，第二输出晶体管T12的第一极与输出端C(n)连接，第二输出晶体管T12的第二极与第二电源电压端VGL连接。在第一控制节点Qa(n)处于有效电平以及第二控制节点Qb(n)处于非有效电平时将第一电源电压端VGH的电平信号输出到信号输出端。
上述的输出电路306’仅仅是示例，其还可以具有其它结构。
图9示出了根据本发明第二实施例的GOA电路的整体结构。
图10示出了根据本发明第二实施例的所述GOA单元各端口定义。
图9所示的GOA电路与图6所示类似，不同之处在于图6中的第三电源电压端VGL1、第四电源电压端VGL2和第五电源电压端VGL3由图9中的第二电源电压端VGL代替。
图11示出了根据本发明实施例HSPICE仿真输入时序确认。
图12示出了根据本发明实施例单元多脉冲可编程仿真验证。
图13示出了根据本发明实施例单元自适应功能仿真验证。
根据图11-图13的仿真结果可以看到，其结果与图5的时序图是一致的。
本发明一实施例提供一种显示驱动电路，该显示驱动电路包括：
栅极驱动电路和像素驱动电路；
其中，栅极驱动电路包括上述实施例提供的GOA电路。
本发明的实施例提供一种显示装置，包括上述实施例提供的显示驱动电路。显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开采用两个控制电路的电路结构来对输出电路进行控制，可以稳定持续地抑制噪声。此外，还可以实现可编程多脉冲GOA单元功能，同时本公开GOA单元可以自行适应初始脉冲个数，即工作范围不局限于脉冲个数。
除非另有定义，这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
上面是对本发明的说明，而不应被认为是对其的限制。尽管描述了本发明的若干示例性实施例，但本领域技术人员将容易地理解，在不背离本发明的新颖教学和优点的前提下可以对示例性实施例进行许多修改。因此，所有这些修改都意图包含在权利要求书所限定的本发明范围内。应当理解，上面是对本发明的说明，而不应被认为是限于所公开的特定实施例，并且对所公开的实施例以及其他实施例的修改意图包含在所附权利要求书的范围内。本发明由权利要求书及其等效物限定。

Claims (16)

1.一种GOA单元，包括：
输入电路，连接第一时钟端、第一输入端、第二输入端以及上拉节点，第一输入端接收来自上一级GOA单元的输出端的输出信号，第二输入端接收来自下一级GOA单元的输出端的输出信号，被配置以在上一级GOA单元的输出端和下一级GOA单元的输出端中的一个以及第一时钟端处于有效电平时，将上一级GOA单元的输出信号传递到上拉节点；
第一控制电路，连接第一电源电压端、上拉节点、下拉节点以及第一控制节点，被配置以在上拉节点处于有效电平时，将第一电源电压信号提供给第一控制节点；
第二控制电路，连接第三时钟端、第一电源电压端、第二电源电压端、上拉节点以及第二控制节点，被配置以在上拉节点处于有效电平时，将第三时钟端的第三时钟信号提供给第二控制节点；以及在上拉节点处于非有效电平时，将第二控制节点下拉至第二电源电压端的第二电源电压信号；
下拉控制电路，连接第二时钟端、第一电源电压端、第二电源电压端、上拉节点以及下拉节点，被配置为通过下拉节点处的下拉信号控制下拉电路是否进行操作；
下拉电路，连接下拉节点、第一控制电路、第二电源电压端以及输出端，被配置以在下拉节点处的下拉信号处于有效电平时将所述输出端和所述第一控制节点下拉至第二电源电压端的第二电源电压信号；
输出电路，连接第一电源电压端、第二电源电压端、第一控制节点、第二控制节点和输出端，被配置以在第一控制节点处于有效电平以及第二控制节点处于非有效电平时将第一电源电压端的第一电源电压信号输出到输出端。
2.根据权利要求1所述的GOA单元，其中，输入电路包括：
第一输入晶体管，其栅极和第一极作为第一输入端与上一级GOA单元的输出端连接，第二极与第四输入晶体管的第一极连接；
第二输入晶体管，其第一极与上一级GOA单元的输出端连接，栅极与第三输入晶体管的第二极连接，第二极与上拉节点连接；
第三输入晶体管，其第一极作为第二输入端与下一级GOA单元的输出端连接，栅极与第一时钟端连接；
第四输入晶体管，其栅极与第一时钟端连接，第二极与上拉节点连接。
3.根据权利要求1所述的GOA单元，其中，第二电源电压端包括第三电源电压端、第四电源电压端和第五电源电压端；
下拉控制电路包括：
第一下拉控制晶体管，其栅极和第一极与第一电源电压端连接，第二极与第三下拉控制晶体管的栅极连接；
第二下拉控制晶体管，其栅极与上拉节点连接，第一极与第三下拉控制晶体管的栅极连接，第二极与第三电源电压端连接；
第三下拉控制晶体管，其第一极与第二时钟端连接，第二极与下拉节点连接；
第四下拉控制晶体管，其栅极与上拉节点连接，第一极与下拉节点连接，第二极与第四电源电压端连接。
4.根据权利要求1所述的GOA单元，其中，第一控制电路包括：
第一控制晶体管，其栅极与上拉节点连接，第一极与第一电源电压端连接，第二极与第一控制节点连接；
第二控制晶体管，其栅极与下拉节点连接，第一极与第一控制节点连接，第二极与下拉电路连接；
第三控制晶体管，其栅极与上拉节点连接，第一极与第一电源电压端连接，第二极与下拉电路连接。
5.根据权利要求4所述的GOA单元，其中，第二电源电压端包括第三电源电压端、第四电源电压端和第五电源电压端；
第二控制电路包括：
第四控制晶体管，其栅极与上拉节点连接，第一极与第三时钟端连接，第二极与第二控制节点连接；
第五控制晶体管，其栅极和第一极与第一电源电压端连接，第二极与第七控制晶体管的栅极连接；
第六控制晶体管，其栅极与上拉节点连接，第一极与第七控制晶体管的栅极连接，第二极与第四电源电压端连接；
第七控制晶体管，其第一极与第二控制节点连接，第二极与第五电源电压端连接。
6.根据权利要求5所述的GOA单元，其中，输出端包括：第一输出端和第二输出端，
输出电路包括第一输出电路和第二输出电路，
所述第一输出电路包括：
第一输出晶体管，其栅极与第一控制节点连接，第一极与第一电源电压端连接，第二极与第一输出端连接；
第二输出晶体管，其栅极与第二控制节点连接，第一极与第一输出端连接，第二极与第四电源电压端连接；
所述第二输出电路包括：
第三输出晶体管，其栅极与第一控制节点连接，第一极与第一电源电压端连接，第二极与第二输出端连接；
第四输出晶体管，其栅极与第二控制节点连接，第一极与第二输出端连接，第二极与第三电源电压端连接。
7.根据权利要求6所述的GOA单元，其中，下拉电路包括：
节点下拉晶体管，其栅极与下拉节点连接，第一极与第二控制晶体管的第二极连接，第二极与第三电源电压端连接；
第一输出下拉晶体管，其栅极与下拉节点连接，第一极与第一输出端连接，第二极与第三电源电压端连接；
第二输出下拉晶体管，其栅极与下拉节点连接，第一极与第二输出端连接，第二极与第三电源电压端连接。
8.根据权利要求1所述的GOA单元，其中，下拉控制电路包括：
第一下拉控制晶体管，其栅极和第一极与第一电源电压端连接，第二极与第三下拉控制晶体管的栅极连接；
第二下拉控制晶体管，其栅极与上拉节点连接，第一极与第三下拉控制晶体管的栅极连接，第二极与第二电源电压端连接；
第三下拉控制晶体管，其第一极与第二时钟端连接，第二极与下拉节点连接；
第四下拉控制晶体管，其栅极与上拉节点连接，第一极与下拉节点连接，第二极与第二电源电压端连接。
9.根据权利要求4所述的GOA单元，其中，第二控制电路包括：
第四控制晶体管，其栅极与上拉节点连接，第一极与第三时钟端连接，第二极与第二控制节点连接；
第五控制晶体管，其栅极和第一极与第一电源电压端连接，第二极与第七控制晶体管的栅极连接；
第六控制晶体管，其栅极与上拉节点连接，第一极与第七控制晶体管的栅极连接，第二极与第二电源电压端连接；
第七控制晶体管，其第一极与第二控制节点连接，第二极与第二电源电压端连接。
10.根据权利要求9所述的GOA单元，其中，输出电路包括：
第一输出晶体管，其栅极与第一控制节点连接，第一极与第一电源电压端连接，第二极与输出端连接；
第二输出晶体管，其栅极与第二控制节点连接，第一极与输出端连接，第二极与第二电源电压端连接。
11.根据权利要求10所述的GOA单元，其中，下拉电路包括：
节点下拉晶体管，其栅极与下拉节点连接，第一极与第二控制晶体管的第二极连接，第二极与第二电源电压端连接；
输出下拉晶体管，其栅极与下拉节点连接，第一极与输出端连接，第二极与第二电源电压端连接。
12.根据权利要求1-11的任何一个所述的GOA单元，其中，所述第一时钟端的第一时钟信号与所述第二时钟端的第二时钟信号相位相反且频率相同，所述第三时钟端的第三时钟信号的频率是所述第一时钟端的第一时钟信号的频率的两倍。
13.一种GOA电路，包括级联的N个GOA单元，该N个GOA单元是第一GOA单元至第N GOA单元，每一个GOA单元是如权利要求1至12中任一项所述的GOA单元，其中N为大于等于2的整数。
14.根据权利要求13所述的GOA电路，其中在所述级联的N个GOA单元中，
第一GOA单元的第一信号输入端连接帧起始信号，第N GOA单元的第二信号输入端连接帧起始信号；
第二GOA单元至第N GOA单元中的每个GOA单元的第一信号输入端连接到与其相邻的上一级GOA单元的输出端；
所述第一GOA单元至第N-1GOA单元中的每个GOA单元的第二信号输入端连接到与其相邻的下一级GOA单元的输出端。
15.一种显示驱动电路，包括：栅极驱动电路和像素驱动电路；
其中，所述栅极驱动电路包括权利要求13或14所述的GOA电路。
16.一种显示装置，包括根据权利要求15所述的显示驱动电路。
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