KR101718272B1

KR101718272B1 - 게이트 구동기, 디스플레이 장치 및 게이트 구동 방법

Info

Publication number: KR101718272B1
Application number: KR1020157023231A
Authority: KR
Inventors: 리롱 왕; 리예 두안; 종위앤 우
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date: 2014-09-28
Filing date: 2015-01-30
Publication date: 2017-03-20
Also published as: US20160372046A1; CN104269134B; EP3200179A4; CN104269134A; JP2017533474A; EP3200179B1; KR20160052461A; EP3200179A1; JP6755250B2; US9799271B2; WO2016045290A1

Abstract

본 발명은 게이트 구동기, 디스플레이 장치 및 게이트 구동 방법에 관한 것으로, 게이트 구동기로 하여금 멀티 펄스 파형을 출력하도록 하는 기능을 실현하기 위한 것이다. 본 발명에서 제공되는 게이트 구동기는 복수의 구동 유닛을 구비하고, 각각의 구동 유닛은 N행의 시프트 레지스터와 로직 회로를 포함하며, N은 1보다 큰 정수이며, 각 행의 시프트 레지스터의 출력단은 각 행의 로직 회로와 연결되며; 시프트 레지스터는 일련의 상이한 멀티 클록 신호에 대하여 멀티플렉싱하고 로직 회로로 출력하며, 로직 회로를 사용하여 클록 신호에 따라 선택적인 출력을 진행하여, 게이트 구동기가 멀티 펄스 파형을 출력하는 기능을 실현하도록 하며, 문턱값 전압 보상 기능을 구비한 시프트 레지스터를 준비하여, 멀티 라인 스캔의 시프트 레지스터가 디스플레이 패널에서 가능하도록 하였다.

Description

게이트 구동기, 디스플레이 장치 및 게이트 구동 방법{GATE DRIVER, DISPLAY DEVICE AND GATE DRIVING METHOD}

본 발명은 디스플레이 기기 기술영역에 속하며, 특히, 게이트 구동기, 디스플레이 장치 및 게이트 구동 방법에 관한 것이다.

도 1에서와 같이, 액티브 매트릭스 유기 발광 다이오드(Active Matrix OLED) 디스플레이에서 각 행의 스캔 라인(scan line)과 각 열의 데이터 라인(data line)이 교차되어 하나의 액티브 매트릭스를 구성한다. 통상적으로 사용하는 순차 주사 방식에서는, 각 행의 게이트 채널을 차례로 열고, 데이터 라인 상의 전압을 픽셀 구동 채널에 전달하고, 또한 전류로 전환되어 유기 발광 다이오드(OLED)를 구동하여 발광 및 디스플레이 하도록 한다.

통상적으로, 스캔 라인의 구동 회로는 시프트 레지스터(shift register)로 실현하는데, 시프트 레지스터는 다이나믹 시프트 레지스터와 스태틱 시프트 레지스터로 나눈다. 통상적으로, 다이나믹 시프트 레지스터는 구조가 상대적으로 간단하여 비교적 적은 수량의 박막 트랜지스터(TFT)를 필요로 하나 전력 소모가 비교적 많고 동작 주파수 대역폭이 제한적이다. 스태틱 시프트 레지스터는 박막 트랜지스터(TFT)를 비교적 많이 필요로 하나 동작 대역폭이 넓고 전력 소모가 비교적 적다. 디스플레이 패널의 사이즈가 커짐에 따라, 라인 스캔 구동 회로는 통상적으로 비결정질실리콘(a-Si) 또는 다결정실리콘(p-Si)으로 이루어진 TFT트랜지스터를 직접 패널에 적용하여 제작함으로써, 주변의 구동 회로와의 상호 연결을 감소시키고 사이즈와 원가를 감소시킨다. 패널 설계에 기초한 라인 스캔 구동 회로는 속도에 대한 요구가 높지 않으나 구조가 컴팩트하고 전용 면적이 작을 것을 요구하기 때문에, 보편적으로 다이나믹 시프트 레지스터를 많이 사용한다. 이외에, P채널 금속산화물 반도체(Positive channel Metal Oxide Semiconductor，PMOS)와 N형 금속산화물 반도체(N-Mental-Oxide-Semiconductor，NMOS)를 사용하여 트랜지스터를 설계한 전통적인 시프트 레지스터는 공정 실현이 복잡하고, 비싸며(통상적으로 7~9층의 마스크 플레이트를 필요로 함), 순간적인 전류가 비교적 크기 때문에, 패널에 기초한 설계는 대부분 NMOS 혹은 PMOS의 다이나믹 회로만 사용한다. 시프트 레지스터의 성능을 고찰할 때 동작 전압, 전력 소모, 신뢰도 및 면적과 같은 팩터를 종합적으로 고려해야 하지만, 패널 사이즈의 점진적인 증가에 따라 전력 소모와 신뢰도가 더욱 중요한 성능 파라메터 지표로 되었다. 통상적으로, 재료와 필름 두께로 인하여, 비결정질실리콘과 저온 다결정실리콘 공정에 기초한 박막 트랜지스터의 문턱값 전압 Vth (절대값)이 비교적 크기 때문에, 시프트 레지스터의 동작 전압과 전력 소모가 비교적 크게 된다.

종래의 배열 기판의 게이트 구동기(GOA)는 모두 싱글 펄스 파형를 발생하는 로직 회로였으며, 도 2와 같다. Vth의 표류에 의한 패널 디스플레이의 불균일성을 방지하기 위히여, OLED 픽셀 구조는 대부분 내부 문턱값 전압 보상 기능을 갖는 픽셀 회로이다. 종래의 GOA회로에 있어서, 더블 펄스를 입력할 때 도 3에 도시된 것과 같은 시뮬레이션 결과가 나타난다.

도 3의 시뮬레이션 결과로부터, 종래의 GOA는 더블 펄스 파형을 입력하면 더블 펄스 파형을 출력할 수 없으며, Q점의 파형은 두 번째 펄스가 올 때, 풀 업(pull-up) 되지 않아 Q점의 동작이 비정상적이고, GOA회로는 멀티 펄스 파형을 출력하는 기능을 실현할 수 없게 된다.

본 발명은 게이트 구동기, 디스플레이 장치 및 게이트 구동 방법에 관한 것으로, 게이트 구동기로 하여금 멀티 펄스 파형을 출력하도록 하는 기능을 실현하기 위한 것이다.

본 발명의 실시예에 따른 게이트 구동기는 복수의 구동 유닛을 포함하며, 각각의 구동 유닛은 N행의 시프트 레지스터와 로직 회로를 포함하며, N은 1보다 큰 정수이며, 각 행의 시프트 레지스터의 출력단은 각 행의 로직 회로와 연결되며,

제m행 로직 회로의 출력단은 제m행 픽셀의 게이트 스캔 라인과 연결되고 m+1행 시프트 레지스터의 트리거 신호의 입력단과 연결되며, m 값의 범위는 [1，M-1]이고, M은 픽셀의 총 행 수이며,

제k행 로직 회로의 출력단은 제 k-（N-1）행 시프트 레지스터의 리셋단과 연결되고, k 값의 범위는 [N，M]이며,

복수의 구동 유닛에서의 모든 로직 회로는 하나의 로직 회로의 클록 신호를 공용한다.

바람직하게는, 각각의 구동 유닛에서 각 행의 시프트 레지스터는 N개의 상이한 일련의 시프트 레지스터의 클록 신호를 멀티플렉싱하고, 각 행의 로직 회로는 각자 멀티 펄스를 포함하는 상이한 일련의 출력 신호를 출력하며, 상기 멀티 펄스 중의 각 펄스의 펄스 폭은 상기 로직 회로의 클록 신호의 펄스 폭과 동일하다.

따라서, 상기 게이트 구동기의 시프트 레지스터를 통하여 상이한 일련의 멀티 클록 신호에 대하여 멀티플렉싱하여 대응하는 로직 회로로 출력하며, 대응하는 로직 회로는 상이한 일련의 클록 신호에 따라 선택적으로 출력하여, 게이트 구동기가 멀티 펄스 파형을 출력하는 기능을 실현함으로써, 문턱값 전압 보상 기능을 구비한 시프트 레지스터를 준비하여, 디스플레이 패널에서 멀티 라인 스캔의 시프트 레지스터가 가능하도록 하여 유리 패널에서의 멀티 라인 스캔의 기술적 문제를 해결하였다.

바람직하게는, 제m행 로직 회로는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 및 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 게이트 사이에 연결된 인버터를 포함하며,

여기서, 제1 박막 트랜지스터의 드레인 전극은 제2 박막 트랜지스터의 드레인 전극과 서로 연결되고, 또한 상기 로직 회로의 출력단으로 되며; 제1 박막 트랜지스터의 소스 전극은 로직 회로의 클록 신호의 입력단으로 되며; 제1 박막 트랜지스터의 게이트는 제m행 시프트 레지스터의 출력단과 연결되는 입력단으로 되며; 제2 박막 트랜지스터의 소스 전극은 로우레벨 신호의 입력단으로 된다.

바람직하게는, 로직 회로의 클록 신호의 펄스 폭은 제1 펄스 폭이고, 펄스 주기는 제1 펄스 주기이며;

상기 시프트 레지스터의 클록 신호의 펄스 폭은 모두 제2 펄스 폭이고, 펄스 주기는 모두 제2 펄스 주기이며, 또한, 상기 제2 펄스 폭은 상기 제1 펄스 폭보다 크고, 상기 제2 펄스 주기는 상기 제1 펄스 주기보다 크다.

바람직하게는, 상기 제2 펄스 폭은 상기 제1 펄스 폭의 2*（N-1）배이고，상기 제2 펄스 주기는 상기 제1 펄스 주기의 N배이며,

각각의 구동 유닛에서 상기 제n+1 시프트 레지스터의 클록 신호의 시퀀스는 제n 시프트 레지스터의 클록 신호보다 하나의 상기 제1 펄스 주기가 늦고; 각 행의 로직 회로 출력에는 펄스 폭이 상기 제1 펄스 폭인 N-1개의 펄스의 출력 신호를 포함하고, 제n+1행 로직 회로의 출력 신호의 시퀀스는 제n행 로직 회로의 출력 신호보다 하나의 상기 제1 펄스 주기보다 느리며, 여기서, n 값의 범위는 [1，N-1] 이다.

바람직하게는, 각 행은 하나의 시프트 레지스터와 하나의 로직 회로를 포함한다.

바람직하게는, 제m행 시프트 레지스터는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제1 커패시턴스, 제2 커패시턴스, 및 전기 저항을 포함하고,

여기서, 제1 박막 트랜지스터의 게이트는 소스 전극과 단락되고, m이 1일때，초기 트리거 신호의 입력단으로 되며, m이 1보다 클 때，상기 시프트 레지스터의 트리거 신호의 입력단으로서 제m-1행 로직 회로의 출력단과 서로 연결되며,

제1 박막 트랜지스터와 제2 박막 트랜지스터는 직렬 연결되며, 제1 박막 트랜지스터와 제2 박막 트랜지스터의 연결점은 제1 커패시턴스의 일단 및 제3 트랜지스터의 게이트와 연결되고, 제3 박막 트랜지스터와 제4 박막 트랜지스터는 직렬 연결되고, 제3 박막 트랜지스터와 제4 박막 트랜지스터의 연결점은 제1 커패시턴스의 타단 및 전기 저항의 일단과 연결되며, 또한 상기 시프트 레지스터의 출력단으로 되며, 제3 박막 트랜지스터의 소스 전극은 클록 신호의 입력단으로 되며, 제2 박막 트랜지스터의 게이트와 제4 박막 트랜지스터의 게이트는 모두 상기 시프트 레지스터의 리셋단으로 되며, 전기 저항의 타단은 제2 커패시턴스의 일단과 연결되고, 제2 커패시턴스의 타단, 제2 박막 트랜지스터의 드레인 전극 및 제4 박막 트랜지스터의 드레인 전극은 모두 로우레벨 신호의 입력단으로 된다.

본 발명에 따른 디스플레이 장치는 본 발명의 실시예에 따른 어느 하나의 게이트 구동기를 포함한다.

상기 어느 하나의 게이트 구동기를 이용한 본 발명의 실시예에 따른 게이트 구동 방법에 있어서, 각각의 구동 유닛에서는,

시프트 레지스터를 위한 일련의 상이한 클록 신호를 각 하나의 행의 시프트 레지스터로 입력하고,

로직 회로의 클록 신호를 각 하나의 행의 로직 회로로 입력하여, 각 하나의 행의 로직 회로는 수신하는 시프트 레지스터의 출력 신호를 상기 로직 회로의 클록 신호와 각각 로직 연산함으로써, 각각의 멀티 펄스를 포함하는 상이한 일련의 출력 신호를 출력하도록 하며, 상기 멀티 펄스 중의 각 펄스의 펄스 폭은 상기 로직 회로의 클록 신호의 펄스 폭과 동일하다.

도 1은 종래 기술에 있어서의 액티브 매트릭스를 나타내는 도면.
도 2는 종래 기술에 있어서의 GOA의 회로 구조를 나타내는 도면.
도 3은 종래 기술의 GOA 회로에 있어서, 더블 펄스를 입력할 때의 출력 신호를 시뮬레이션한 결과를 나타내는 도면.
도 4는 본 발명의 실시예에 따른 게이트 구동기의 회로 구조를 나타내는 도면.
도 5는 본 발명의 실시예에 따른 매 8개 행의 시프트 레지스터가 멀티플렉싱하는 클록 신호, 모든 로직 회로가 공용하는 클록 신호, 및 제1행 시프트 레지스터에 입력되는 초기 트리거 신호 STV 사이의 시퀀스를 관계를 나타내는 도면.
도 6은 본 발명의 실시예에 따른 시프트 레지스터의 회로 구조를 나타내는 도면.
도 7은 본 발명의 실시예에 따른 로직 회로의 회로 구조를 나타내는 도면.
도 8은 본 발명의 실시예에 따른 도 7에 도시된 로직 회로의 등가 회로 구조를 나타내는 도면.
도 9는 본 발명의 실시예에 따른 게이트 구동기의 시뮬레이션 결과를 나타내는 도면.
도 10은 본 발명의 실시예에 따른 게이트 구동기를 이용한 게이트 구동 방법은 나타내는 흐름도.

본 발명의 실시예에 따른 게이트 구동기에서, 시프트 레지스터의 N행(N은 1보다 큰 정수) 각각은 하나의 클록 신호를 공용하고, 매 시프트 레지스터의 출력 신호를 대응하는 로직 회로에 입력하며, 시프트 레지스터의 출력 신호는 로직 회로의 처리를 거쳐, 클록 신호에 따라 선택적으로 출력시켜, 최종적으로 멀티 펄스의 시프트 신호를 출력하며, 또한 매 한 행 픽셀의 게이트 스캔 라인의 게이트 측에 전송하여 멀티 라인 스캔을 실현한다. 따라서, 게이트 구동기로 하여금 멀티 펄스 파형을 출력하는 기능을 실현하도록 하여, 문턱값 전압 보상 기능을 구비한 시프트 레지스터를 준비하여, 디스플레이 패널에서 멀티 라인 스캔의 시프트 레지스터가 가능하도록 하였으며, 유리 패널에서의 멀티 라인 스캔의 기술적 문제를 해결하였다.

이하, 본 발명의 실시예에서 N이 8일 때를 예로 하여 설명한다. 물론, N은 다른 값, 예컨대 9를 가질 수도 있으며, N의 구체적인 값은 한 라인의 픽셀을 스캔하는데 소요되는 시간에 의하여 결정된다.

박막 트랜지스터(TFT)의 문턱값 전압(Vth)의 표류는 OLED 디스플레이로 하여금 불균일성을 발생하도록 한다. 이런 불균일성을 제거하기 위하여, 대부분의 OLED 픽셀 회로 구조는 내부 문턱값 전압 보상 기능을 구비하며, 동작 과정은 통상적으로 예비 충전, 보상, 데이터 라이팅, 및 발광단계를 포함하며, 종래의 액정 디스플레이 게이트 구동(LCD GATE Driving)의 스캔 파형과 상이하게 OLED 게이트 구동(GATE Driver)은 더욱 복잡하다. 본 발명의 실시예에 따른 GOA 출력은 멀티 펄스 파형을 구비하기 때문에, 문턱값 전압 보상 기능을 갖는 파형을 구비한 픽셀 회로를 위하여 사전에 준비할 수 있다.

도 4를 참고하면, 본 발명의 실시예에 따른 게이트 구동기는 복수의 구동 유닛을 구비하고, 각각의 구동 유닛은 N행의 시프트 레지스터와 로직 회로를 포함하며, 본 실시예에서 매 행은 하나의 시프트 레지스터와 하나의 로직 회로를 포함하고, 한 행의 픽셀에 대응되며, N은 1보다 큰 정수이며, 본 실시예에서 N은 8이며, 각 행의 시프트 레지스터의 출력단은 각 행의 로직 회로와 연결된다. 도 4에서, ON1은 제1행 시프트 레지스터의 출력단이고, ON2는 제2행 시프트 레지스터의 출력단이며, ON3는 제3행 시프트 레지스터의 출력단이며, 이와 같이 유추하여, ON16는 제16행 시프트 레지스터의 출력단이다.

제m행 로직 회로의 출력단은 제m행 픽셀의 게이트 스캔 라인과 연결되어, 제m행 픽셀에 게이트 구동 신호를 제공한다. 제m행 로직 회로의 출력단은 또한 제m+1행 시프트 레지스터의 입력단 IN과 연결되며, m 값의 범위는 [1，M-1]이고, M은 픽셀의 총 행 수이다. 도 4에 도시된 것과 같이, 제1행 로직 회로의 출력단은 제2행 시프트 레지스터의 입력단 IN과 연결되고, 제2행 로직 회로의 출력단은 제3행 시프트 레지스터의 입력단 IN과 연결되며, 제3행 로직 회로의 출력단은 제4행 시프트 레지스터의 입력단 IN과 연결되고, 이와 같이 유추하여, 제15행 로직 회로의 출력단은 제16행 시프트 레지스터의 입력단 IN과 연결된다.

도 4에서, Output 1은 제1행 로직 회로의 출력단이고, Output 2는 제2행 로직 회로의 출력단이며, Output 3은 제3행 로직 회로의 출력단이며, 이와 유사하게, Output 16은 제16행 로직 회로의 출력단이다. 시프트 레지스터 1은 제1행 시프트 레지스터를 의미하고, 시프트 레지스터 2는 제2행 시프트 레지스터를 의미하고, 시프트 레지스터 3은 제3행 시프트 레지스터를 의미하며, 이와 유사하게, 시프트 레지스터 16은 제16행 시프트 레지스터를 의미한다. 로직 회로 1은 제1행 로직 회로를 의미하고, 로직 회로 2는 제2행 로직 회로를 의미하고, 로직 회로 3은 제3행 로직 회로를 의미하고, 이와 같이 유추하여, 로직 회로 16은 제16행 로직 회로를 의미한다.

제k행 로직 회로의 출력단은 제 k-（N-1）행 시프트 레지스터의 리셋단과 연결되고, k 값의 범위는 [N，M]이며, k는 8부터 시작한다. 즉, 제8행 로직 회로의 출력단은 제1행 시프트 레지스터의 리셋단과 연결되고, 제9행 로직 회로의 출력단은 제2행 시프트 레지스터의 리셋단과 연결되며, 제10행 로직 회로의 출력단은 제3행 시프트 레지스터의 리셋단과 연결되며, 다른 것도 이와 같이 유추한다.

모든 로직 회로는 펄스 폭이 제1 펄스 폭이고 펄스 주기가 제1 펄스 주기인 하나의 클록 신호(도 4, 이하 모두 CLK로 표시)를 공용한다.

각각의 구동유닛에서(즉, 매 8행에서), 각 행의 시프트 레지스터는 N개의 상이한 일련의 클록 신호를 멀티플렉싱하고, 여기서, 매 하나의 클록 신호의 펄스 폭은 모두 제2 펄스 폭이고 펄스 주기는 모두 제2 펄스 주기이다. 상기 제2 펄스 폭은 상기 제1 펄스 폭의 2*（N-1）배이고, 상기 제2 펄스 주기는 상기 제1 펄스 주기의 N배이다. 제n행 시프트 레지스터는 제n 클록 신호를 입력하고, 제n+1 클록 신호의 시퀀스는 제n 클록 신호보다 하나의 상기 제1 펄스 주기가 느리며, 각 행의 로직 회로의 출력에는 펄스 폭이 상기 제1 펄스 폭인 N-1개의 펄스 신호를 포함하고, 제n+1행 로직 회로의 출력 신호의 시퀀스는 제n행 로직 회로의 출력 신호보다 하나의 상기 제1 펄스 주기가 느리며, 여기서, n 값의 범위는 [1，N-1] 이다.

본 실시예에서, N=8 이고，도 4와 같이，매 8행의 시프트 레지스터가 멀티플렉싱하는 일련의 상이한 8개의 클록 신호는 각각 CLK 1, CLK 2...... CLK 8 이다. 각각의 구동 유닛에서, 제1행 시프트 레지스터에 CLK 1 신호를 입력한다. 제2행 시프트 레지스터에 CLK 2 신호를 입력하며, 이와 같이 유추하여, 제8행 시프트 레지스터에 CLK 8 신호를 입력한다.

매 8행의 시프트 레지스터가 멀티플렉싱하는 일련의 상이한 8개의 클록 신호 CLK 1, CLK 2...... CLK 8，모든 로직 회로가 공용하는 클록 신호 CLK, 및 제1행 시프트 레지스터에 입력되는 초기 트리거 신호 STV 사이의 시퀀스를 관계를 도 5에 나타내었다.

도 6을 참고하면, 제m행 시프트 레지스터는 제1 박막 트랜지스터 M1, 제2 박막 트랜지스터 M2, 제3 박막 트랜지스터 M3, 제4 박막 트랜지스터 M4, 제1 커패시턴스 C1, 제2 커패시턴스 C2, 및 전기 저항 R1을 포함하고,

여기서, 제1 박막 트랜지스터 M1의 게이트는 소스 전극과 단락되고, m이 1일때，초기 트리거 신호 STV의 입력단으로 되며, m이 1보다 클 때，상기 시프트 레지스터의 트리거 신호의 입력단으로서 제m-1행 로직 회로의 출력단 Output(m-1)과 서로 연결되며,

제1 박막 트랜지스터 M1와 제2 박막 트랜지스터 M2는 직렬 연결되며, 제1 박막 트랜지스터 M1와 제2 박막 트랜지스터 M2의 연결점은 제1 커패시턴스 C1의 일단 및 제3 트랜지스터 M3의 게이트와 연결되고, 제3 박막 트랜지스터 M3와 제4 박막 트랜지스터 M4는 직렬 연결되고, 제3 박막 트랜지스터 M3와 제4 박막 트랜지스터 M4의 연결점은 제1 커패시턴스 C1의 타단 및 전기 저항 R1의 일단과 연결되며, 또한 상기 시프트 레지스터의 출력단 ON(m)으로 되며, 제3 박막 트랜지스터 M3의 소스 전극은 클록 신호 CLK(n)의 입력단으로 되며, 제2 박막 트랜지스터 M2의 게이트와 제4 박막 트랜지스터 M4의 게이트는 모두 상기 시프트 레지스터의 리셋단 reset으로 되며, 전기 저항 R1의 타단은 제2 커패시턴스 C2의 일단과 연결되고, 제2 커패시턴스 C2의 타단, 제2 박막 트랜지스터 M2의 드레인 전극 및 제4 박막 트랜지스터 M4의 드레인 전극은 모두 로우레벨 신호 VSS의 입력단으로 된다. 본 발명에서는 GOA의 구체적인 회로에 대하여 한정하지 않는다.

도 7을 참고하면, 제m행의 로직 회로는 제1 박막 트랜지스터 T1, 제2 박막 트랜지스터 T2, 및 상기 제1 박막 트랜지스터 T1의 게이트와 상기 제2 박막 트랜지스터 T2의 게이트 사이에 연결된 인버터 P1를 포함하고,

여기서, 제1 박막 트랜지스터 T1의 드레인 전극은 제2 박막 트랜지스터 T2의 드레인 전극과 서로 연결되고, 또한 상기 로직 회로의 출력단 Output(m)으로 되며; 제1 박막 트랜지스터 T1의 소스 전극은 로직 회로가 공용하는 클록 신호 CLK의 입력단으로 되며; 제1 박막 트랜지스터 T1의 게이트는 제m행 시프트 레지스터의 출력단 ON(m)과 연결되는 입력단으로 되며; 제2 박막 트랜지스터 T2의 소스 전극은 로우레벨 신호 VSS의 입력단으로 된다.

도 8은 도 7에 도시된 로직 회로의 등가 회로를 나타내는 것으로, 여기서, OP(m)은 ON(m) 출력신호의 리버스(reverse)신호이다. 즉, 본 실시예에 따른 로직 회로는 하나의 인버터, 두 개의 AND 게이트 및 하나의 OR 게이트로 구성된 것에 상당하다.

도 9를 참고하면, 본 실시예에서 시프트 레지스터에 사용되는 클록 신호와 상이한 일련의 8개의 클록 신호 CLK 1, CLK 2...... CLK 8가 포함된다. 시프트 레지스터는 상기 8개의 클록 신호에 대하여 멀티플렉싱하여 하나의 클록 신호를 생성하며, 상기 하나의 클록 신호의 넓은 펄스의 폭은 로직 회로에서 박막 트랜지스터 T1의 소스 전극에 입력되는 클록 신호 CLK의 좁은 펄스의 폭의 14배이다. 즉, 시프트 레지스터의 클록 신호에 있어서 하나의 펄스는 로직 회로의 클록 신호의 7개 펄스에 대응되며, 상기 두 개의 클록 신호는 AND, NOT, OR 로직 연산을 통하여 7개 펄스를 구비한 멀티 펄스 출력 Outputn을 선택한다.

도 9의 시뮬레이션 결과로부터 알 수 있듯이, 시프트 레지스터가 클록 신호 CLK 1, CLK 2...... CLK 8을 멀티플렉싱한 후 ON1~ON8 출력 신호의 파형을 생성하였으며, 본 시뮬레이션에서는 ON출력신호의 펄스 폭은 선택된 클록 신호 CLK의 좁은 펄스 폭의 14배이고, ON은 NOT 로직 연산을 거쳐 도 7의 박막 트랜지스터 T2에 입력되어 OR 로직 회로를 위해 백업되며, ON출력 신호와 클록 신호 CLK신호는 AND 로직 연산을 거쳐 선택하며, 다시 OR 로직 연산을 거쳐 최종적으로 CLK신호를 7개 펄스를 구비한 출력 Outputn로 처리하여, 게이트 구동기가 멀티 펄스 파형을 출력하는 기능을 실현하도록 함으로써, 문턱값 전압 보상 기능을 구비한 시프트 레지스터를 준비하여, 디스플레이 패널에서 멀티 라인 스캔의 시프트 레지스터가 가능하도록 하여 유리 패널에서의 멀티 라인 스캔의 기술적 문제를 해결하였다.

본 발명의 실시예에 다른 디스플레이 장치는 상기 본 발명의 실시예에 따른상기 게이트 구동기(GOA)를 포함하며, 상기 디스플레이 장치는, 예를 들면, OLED 디스플레이 기기일 수 있다.

도 10을 참고하면, 본 발명의 실시예에 따른 게이트 구동기를 이용한 게이트 구동 방법에 있어서, 각각의 구동 유닛에서는,

시프트 레지스터를 위한 일련의 상이한 클록 신호를 각 하나의 행의 시프트 레지스터로 입력하는 단계(1001);

로직 회로의 클록 신호를 각 하나의 행의 로직 회로로 입력하여, 각 하나의 행의 로직 회로가 수신하는 시프트 레지스터의 출력 신호를 로직 회로의 클록 신호와 각각 로직 연산하는 것을 통하여, 각자 멀티 펄스를 포함하는 상이한 일련의 신호를 출력하도록 하며, 상기 멀티 펄스 중의 각 펄스의 펄스 폭은 상기 로직 회로의 클록 신호의 펄스 폭과 동일한, 단계(1002)를 포함한다.

바람직하게는, 로직 회로의 클록 신호의 펄스 폭은 제1 펄스 폭이고, 펄스 주기는 제1 펄스 주기이다.

각각의 구동 유닛에서, 각각의 시프트 레지스터의 클록 신호의 펄스 폭은 모두 제2 펄스 폭이고, 펄스 주기는 모두 제2 펄스 주기이며, 상기 제2 펄스 폭은 상기 제1 펄스 폭보다 크고, 상기 제2 펄스 주기는 상기 제1 펄스 주기보다 크다.

바람직하게는, 상기 제2 펄스 폭은 상기 제1 펄스 폭의 2*（N-1）배이고，상기 제2 펄스 주기는 상기 제1 펄스 주기의 N배이다.

각각의 구동 유닛에서 상기 제n+1 시프트 레지스터의 클록 신호의 시퀀스는 제n 시프트 레지스터의 클록 신호보다 하나의 상기 제1 펄스 주기가 늦고, 각 행의 로직 회로 출력에는 펄스 폭이 상기 제1 펄스 폭인 N-1개의 펄스의 출력 신호를 포함하고, 제n+1행 로직 회로의 출력 신호의 시퀀스는 제n행 로직 회로의 출력 신호보다 하나의 상기 제1 펄스 주기보다 느리며, 여기서, n 값의 범위는 [1，N-1] 이다.

본 분야의 기술자라면 본 발명의 기술적 사상의 범위 내에서 본 발명에 대하여 각종 변경과 변형을 할 수 있음은 자명하다. 따라서, 본 발명의 이러한 변경과 변형이 본 발명의 권리범위 및 그 균등 범위에 속한다면, 본 발명도 이러한 변경과 변형을 그 권리범위에 포함시켜야 할 것이다.

Claims

복수의 구동 유닛을 포함하는 게이트 구동기에 있어서,
각각의 구동 유닛은 N행의 시프트 레지스터와 로직 회로를 포함하며, N은 1보다 큰 정수이며, 각 행의 시프트 레지스터의 출력단은 그 시프트 레지스터가 속해있는 행과 동일한 행에 있는 로직 회로와 각각 연결되며,
여기서, 제m행 로직 회로의 출력단은 제m행 픽셀의 게이트 스캔 라인과 연결되고 제m+1행 시프트 레지스터의 트리거 신호의 입력단과 연결되며, m 값의 범위는 [1，M-1]이고, M은 픽셀의 총 행 수이며,
제k행 로직 회로의 출력단은 제 k-（N-1）행 시프트 레지스터의 리셋단과 연결되고, k 값의 범위는 [N，M]이며,
복수의 구동 유닛에서의 모든 로직 회로는 하나의 로직 회로의 클록 신호를 공용하고, 여기서 각각의 구동 유닛에서의 각 행의 로직 회로는 각자 멀티 펄스를 포함하는 상이한 일련의 출력 신호를 출력하며, 상기 멀티 펄스 중의 각 펄스의 펄스 폭은 상기 로직 회로의 클록 신호의 펄스 폭과 동일한,
게이트 구동기.
제1항에 있어서, 각각의 구동 유닛에서의 각 행의 시프트 레지스터는 N개의 시프트 레지스터를 위한 일련의 상이한 클록 신호를 멀티플렉싱하는, 게이트 구동기.
제1항에 있어서, 제m행 로직 회로는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 및 상기 제1 박막 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 게이트 사이에 연결된 인버터를 포함하고,
여기서, 제1 박막 트랜지스터의 드레인 전극은 제2 박막 트랜지스터의 드레인 전극과 서로 연결되고, 또한 상기 로직 회로의 출력단으로 되며; 제1 박막 트랜지스터의 소스 전극은 로직 회로의 클록 신호의 입력단으로 되며; 제1 박막 트랜지스터의 게이트는 제m행 시프트 레지스터의 출력단과 연결되는 입력단으로 되며; 제2 박막 트랜지스터의 소스 전극은 로우레벨 신호의 입력단으로 되는, 게이트 구동기.
제2항에 있어서, 상기 로직 회로의 클록 신호의 펄스 폭은 제1 펄스 폭이고, 펄스 주기는 제1 펄스 주기이며;
상기 시프트 레지스터의 클록 신호의 펄스 폭은 모두 제2 펄스 폭이고, 펄스 주기는 모두 제2 펄스 주기이며, 또한, 상기 제2 펄스 폭은 상기 제1 펄스 폭보다 크고, 상기 제2 펄스 주기는 상기 제1 펄스 주기보다 큰, 게이트 구동기.
제4항에 있어서, 상기 제2 펄스 폭은 상기 제1 펄스 폭의 2*（N-1）배이고，상기 제2 펄스 주기는 상기 제1 펄스 주기의 N배이며,
각각의 구동 유닛에서 제n+1 시프트 레지스터의 클록 신호의 시퀀스는 제n 시프트 레지스터의 클록 신호보다 하나의 상기 제1 펄스 주기가 늦고; 각 행의 로직 회로 출력에는 펄스 폭이 상기 제1 펄스 폭인 N-1개의 펄스의 출력 신호를 포함하고, 제n+1행 로직 회로의 출력 신호의 시퀀스는 제n행 로직 회로의 출력 신호보다 하나의 상기 제1 펄스 주기보다 느리며, 여기서, n 값의 범위는 [1，N-1] 인, 게이트 구동기.
제5항에 있어서, 각 행은 하나의 시프트 레지스터와 하나의 로직 회로를 포함하는, 게이트 구동기.
제5항에 있어서, 제m행 시프트 레지스터는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제1 커패시턴스, 제2 커패시턴스, 및 전기 저항을 포함하고,
여기서, 제1 박막 트랜지스터의 게이트는 소스 전극과 단락되고, m이 1일때，초기 트리거 신호의 입력단으로 되며, m이 1보다 클 때，상기 시프트 레지스터의 트리거 신호의 입력단으로서 제m-1행 로직 회로의 출력단과 서로 연결되며,
제1 박막 트랜지스터와 제2 박막 트랜지스터는 직렬 연결되며, 제1 박막 트랜지스터와 제2 박막 트랜지스터의 연결점은 제1 커패시턴스의 일단 및 제3 트랜지스터의 게이트와 연결되고, 제3 박막 트랜지스터와 제4 박막 트랜지스터는 직렬 연결되고, 제3 박막 트랜지스터와 제4 박막 트랜지스터의 연결점은 제1 커패시턴스의 타단 및 전기 저항의 일단과 연결되며, 또한 상기 시프트 레지스터의 출력단으로 되며, 제3 박막 트랜지스터의 소스 전극은 클록 신호의 입력단으로 되며, 제2 박막 트랜지스터의 게이트와 제4 박막 트랜지스터의 게이트는 모두 상기 시프트 레지스터의 리셋단으로 되며, 전기 저항의 타단은 제2 커패시턴스의 일단과 연결되고, 제2 커패시턴스의 타단, 제2 박막 트랜지스터의 드레인 전극 및 제4 박막 트랜지스터의 드레인 전극은 모두 로우레벨 신호의 입력단으로 되는, 게이트 구동기.
제1항 내지 제7항 중 어느 한 항에 따른 게이트 구동기를 포함하는 디스플레이 장치.
제1항 내지 제7항 중 어느 한 항에 따른 게이트 구동기를 이용한 게이트 구동 방법에 있어서, 각각의 구동 유닛에서는,
시프트 레지스터를 위한 일련의 상이한 클록 신호를 각 하나의 행의 시프트 레지스터로 입력하고,
로직 회로의 클록 신호를 각 하나의 행의 로직 회로로 입력하여, 각 하나의 행의 로직 회로가 수신하는 시프트 레지스터의 출력 신호를 상기 로직 회로의 클록 신호와 각각 로직 연산하는 것을 통하여, 각자 멀티 펄스를 포함하는 상이한 일련의 출력 신호를 출력하도록 하며, 상기 멀티 펄스 중의 각 펄스의 펄스 폭은 상기 로직 회로의 클록 신호의 펄스 폭과 동일한 것을 포함하는, 게이트 구동 방법.