JP4753948B2 - 液晶表示装置およびその駆動方法 - Google Patents

Description

本発明は、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス型の液晶表示装置およびその駆駆動方法に関する。

ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ：陰極線管）のようなインパルス型の表示装置においては、個々の画素に着目すると、画像が表示される点灯期間と画像が表示されない消灯期間とが交互に繰り返される。例えば動画の表示が行われた場合にも、１画面分の画像の書き換えが行われる際に消灯期間が挿入されるため、人間の視覚に動いている物体の残像が生じることがない。このため、背景と物体とが明瞭に見分けられ、違和感なく動画が視認される。

これに対し、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を使用した液晶表示装置のようなホールド型の表示装置では、個々の画素の輝度は各画素容量に保持される電圧によって決まり、画素容量における保持電圧は、１旦書き換えられると１フレーム期間維持される。このようにしてホールド型の表示装置では、画素データとして画素容量に保持すべき電圧は、一旦書き込まれると次に書き換えられるまで保持され、その結果、各フレームの画像は、その１フレーム前の画像と時間的に近接することになる。これにより、動画が表示される場合に、人間の視覚には動いている物体の残像が生じる。例えば図９に示すように、動いている物体を表す画像ＯＩが尾を引くように残像ＡＩが生じる（以下、この残像を「尾引残像」という）。

アクティブマトリクス型の液晶表示装置等のようなホールド型の表示装置では、動画表示の際にこのような尾引残像が生じるので、主として動画表示が行われるテレビ等のディスプレイには従来よりインパルス型の表示装置が採用されるのが一般的である。ところが、近年、テレビ等のディスプレイについて軽量化や薄型化が強く要求されており、そのようなディスプレイについて軽量化や薄型化が容易な液晶表示装置のようなホールド型の表示装置の採用が急速に進んでいる。
日本の特開平９−２１２１３７号公報 日本の特開平９−２４３９９８号公報 日本の特開平１１−３０９７５号公報 日本の特開２００３−６６９１８号公報

アクティブマトリクス型の液晶表示装置等のようなホールド型の表示装置において上記の尾引残像を改善する方法として、１フレーム期間中に黒表示を行う期間を挿入する（以下「黒挿入」という）等により液晶表示装置における表示をインパルス化するという方法が知られている（例えば日本の特開２００３−６６９１８号公報（特許文献４））。

しかし、ホールド型表示装置としてのアクティブマトリクス型液晶表示装置において、従来の方法によってインパルス化を実現しようとすると、黒挿入のために駆動回路等が複雑化すると共に、駆動回路の動作周波数も増大し、画素容量の充電のために確保できる時間も短くなる。

そこで本発明は、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示をインパルス化できるアクティブマトリクス型の液晶表示装置およびそのための駆動方法を提供することを目的とする。

本発明の第１の局面は、ノーマリブラック方式のアクティブマトリクス型液晶表示装置であって、
複数のデータ信号線と、
前記複数のデータ信号線と交差する複数の走査信号線と、
前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部であって、それぞれは対応する交差点を通過する走査信号線が選択されているときに対応する交差点を通過するデータ信号線の電圧を画素値として取り込む複数の画素形成部と、
前記複数の画素形成部に共通的に設けられた共通電極と、
表示すべき画像を表す複数のデータ信号を前記複数のデータ信号線にそれぞれ印加し、かつ前記複数のデータ信号の極性を各フレーム期間内で所定周期毎に反転させるデータ信号線駆動回路と、
前記データ信号線駆動回路の内部または外部に設けられ、前記複数のデータ信号の極性が反転する時に所定の黒信号挿入期間だけ各データ信号線の電圧を黒表示に相当する電圧とする黒信号挿入回路と、
前記複数の走査信号線のそれぞれは各フレーム期間において少なくとも１回は前記黒信号挿入期間以外の期間である有効走査期間で選択状態となり、当該有効走査期間で選択状態となった走査信号線は当該選択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に少なくとも１回は前記黒信号挿入期間で選択状態となるように、各走査信号線に走査信号を印加する走査信号線駆動回路と
を備え、
前記データ信号線駆動回路は、互いに隣接するデータ信号線にそれぞれ印加されるべきデータ信号の極性が互いに異なるように前記複数のデータ信号を生成し、
前記黒信号挿入回路は、前記黒信号挿入期間において各データ信号線をそれに隣接するデータ信号線に短絡させることにより各データ信号線の電圧を黒表示に相当する電圧とすることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、前記有効走査期間に選択状態とされた走査信号線を、当該選択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に、複数回、前記黒信号挿入期間で選択状態とすることを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記走査信号線駆動回路に与えるべき信号を生成する表示制御回路を更に備え、
前記走査信号線駆動回路は、複数個の部分回路からなり、
各部分回路は、
入力端および出力端を有し、当該入力端に与えられるパルスを順次出力端に向かって転送するシフトレジスタと、
前記シフトレジスタに供給すべきクロック信号のためのクロック用入力端子と、
当該部分回路から出力すべき走査信号の出力を制御するための出力制御信号のための出力制御用入力端子と、
前記シフトレジスタの各段の出力信号と、前記クロック用入力端子に与えられるクロック信号と、前記出力制御用入力端子に与えられる出力制御信号とに基づき、当該部分回路から出力すべき走査信号に対応するパルス信号を生成する組合せ論理回路と
を含み、
前記複数個の部分回路は、異なる部分回路におけるシフトレジスタの入力端とシフトレジスタの出力端とを繋ぐことによって縦続接続されており、
前記表示制御回路は、
前記複数の部分回路のクロック用入力端子には共通に所定のクロック信号を与え、
前記複数の部分回路の出力制御用入力端子にはそれぞれ個別の出力制御信号を与えることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記走査信号線駆動回路に与えるべき信号を生成する表示制御回路を更に備え、
前記走査信号線駆動回路は、複数個の部分回路からなり、
各部分回路は、
入力端および出力端を有し、当該入力端に与えられるパルスを順次出力端に向かって転送するシフトレジスタと、
前記シフトレジスタに供給すべきクロック信号のためのクロック用入力端子と、
当該部分回路から出力すべき走査信号の出力を制御するための出力制御信号のための第１および第２の出力制御用入力端子と、
前記第１および第２の出力制御用入力端子に与えられる２つの出力制御信号のうちいずれかを選択する切換スイッチと、
前記シフトレジスタの各段の出力信号と、前記クロック用入力端子に与えられるクロック信号と、前記切換スイッチによって選択された出力制御信号とに基づき、当該部分回路から出力すべき走査信号に対応するパルス信号を生成する組合せ論理回路と
を含み、
前記複数個の部分回路は、異なる部分回路におけるシフトレジスタの入力端とシフトレジスタの出力端とを繋ぐことによって縦続接続されており、
前記表示制御回路は、
前記複数の部分回路のクロック用入力端子には共通に所定のクロック信号を与え、
前記複数の部分回路の第１の出力制御用入力端子には共通に所定の第１の出力制御信号を与えると共に、前記複数の部分回路の第２の出力制御用入力端子には共通に所定の第２の出力制御信号を与えることを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
前記画素値保持期間は、１フレーム期間の５０％〜８０％に相当する期間であることを特徴とする。

本発明の第６の局面は、複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを備え、各画素形成部は対応する交差点を通過する走査信号線が選択されているときに対応する交差点を通過するデータ信号線の電圧を画素値として取り込むノーマリブラック方式のアクティブマトリクス型液晶表示装置の駆動方法であって、
表示すべき画像を表す複数のデータ信号を前記複数のデータ信号線にそれぞれ印加し、かつ前記複数のデータ信号の極性を各フレーム期間内で所定周期毎に反転させるデータ信号線駆動ステップと、
前記複数のデータ信号の極性が反転する時に所定の黒信号挿入期間だけ各データ信号線の電圧を黒表示に相当する電圧とする黒信号挿入ステップと、
前記複数の走査信号線のそれぞれは各フレーム期間において少なくとも１回は前記黒信号挿入期間以外の期間である有効走査期間で選択状態となり、当該有効走査期間で選択状態となった走査信号線は当該選択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に少なくとも１回は前記黒信号挿入期間で選択状態となるように、各走査信号線に走査信号を印加する走査信号線駆動ステップと
を備え、
前記データ信号線駆動ステップでは、互いに隣接するデータ信号線にそれぞれ印加されるべきデータ信号の極性が互いに異なるように前記複数のデータ信号が生成され、
前記黒信号挿入ステップは、前記黒信号挿入期間において各データ信号線がそれに隣接するデータ信号線に短絡されることにより各データ信号線の電圧は黒表示に相当する電圧となることを特徴とする。

本発明の第１の局面によれば、データ信号の極性反転時の黒信号挿入期間には各データ信号線の電圧は黒表示に相当する値となっており、各走査信号線は、画素値書込のために有効走査期間で選択されてから所定の画素値保持期間が経過した後に少なくとも１回は黒信号挿入期間で選択状態となる。これにより、次に画素値書込のために有効走査期間で選択状態となるまでは黒表示の期間となるので、全ての表示ラインにつき同じ長さの黒挿入が行われ、画素値書込のための画素容量での充電期間を短縮することなく、十分な黒挿入期間の確保によるインパルス化によって動画像の表示品質を改善することができる。また、黒挿入のためにデータ信号線駆動回路等の動作速度を上げる必要もない。
また、本発明の第１の局面によれば、各データ信号線は黒信号挿入期間においてそれに隣接するデータ信号線に短絡することによって黒表示に相当する電圧となり、この電圧に基づいて黒挿入が行われる。したがって、消費電力低減のためにデータ信号の極性反転時に隣接データ信号線を短絡させるドット反転駆動方式の液晶表示装置において、簡易にインパルス化を実現することができる。

本発明の第２の局面によれば、有効走査期間に選択状態とされた走査信号線は、当該選択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に、複数回、黒信号挿入期間で選択状態とされる。これにより、インパルス化ための黒表示期間において表示輝度を十分な黒レベルとすることができる。

本発明の第３の局面によれば、既存のゲートドライバ用ＩＣチップを部分回路として複数個使用し、画素値書込と黒電圧印加に応じたスタートパルス信号を適切に入力し、かつ、各部分回路毎に出力制御信号を適切に入力することで、黒挿入可能な走査信号線駆動回路を実現することができる。したがって、ゲートドライバ用ＩＣチップを新たに用意することなく、簡易にインパルス駆動を行うことができる。

本発明の第４の局面によれば、出力制御信号についても切換スイッチを含むゲートドライバ用ＩＣチップを部分回路として複数個使用し、画素値書込と黒電圧印加に応じたスタートパルス信号を適切に入力し、２系統の出力制御信号を各部分回路に共通に入力し、かつ切換スイッチを部分回路毎に個別に制御することで、黒挿入可能な走査信号線駆動回路を実現することができる。したがって、新たな回路を僅かに追加するのみで、簡易にインパルス駆動を行うことができる。

本発明の第５の局面によれば、１フレーム期間の５０％〜８０％に相当する期間を画素値保持期間とし、残りの５０％〜２０％に相当する期間を黒表示の期間とすることができる。これにより、インパルス化の効果が十分に得られるので、動画像の表示品質を確実に向上させることができる。

本発明の一実施形態に係る液晶表示装置の構成をその表示部の等価回路と共に示すブロック図である。 上記実施形態におけるソースドライバの出力部の一構成例を示す回路図である。 上記実施形態に係る液晶表示装置の動作を説明するための信号波形図（Ａ〜Ｆ）である。 上記実施形態におけるゲートドライバの第１の構成例を示すブロック図（Ａ，Ｂ）である。 上記第１の構成例によるゲートドライバの動作を説明するための信号波形図（Ａ〜Ｆ）である。 上記実施形態におけるゲートドライバの第２の構成例を示すブロック図（Ａ，Ｂ）である。 上記第２の構成例によるゲートドライバの動作を説明するための信号波形図（Ａ〜Ｉ）である。 上記実施形態におけるソースドライバの出力部の他の構成例を示す回路図である。 ホールド型表示装置での動画表示における課題を説明するための図である。

符号の説明

１０ …ＴＦＴ（スイッチング素子）
３１ …バッファ（電圧ホロワ）
４０ …シフトレジスタ
４１，４３ …ＡＮＤゲート
４５ …出力部
４７ …切換スイッチ
１００ …表示部
２００ …表示制御回路
３００ …ソースドライバ（データ信号線駆動回路）
４００ …ゲートドライバ（走査信号線駆動回路）
４１１，４１２，…，４１ｑ …ゲートドライバ用ＩＣチップ
４２１，４２２，…，４２ｑ …ゲートドライバ用ＩＣチップ
Ｃｐ …画素容量
Ｅｃ …共通電極
ＳＷａ …第１のＭＯＳトランジスタ（スイッチング素子）
ＳＷｂ …第２のＭＯＳトランジスタ（スイッチング素子）
ＳＬｉ …ソースライン（データ信号線）（ｉ＝１，２，…，ｎ）
ＧＬｊ …ゲートライン（走査信号線）（ｊ＝１，２，…，ｍ）
ＤＡ …デジタル画像信号
ＳＳＰ …データスタートパルス信号
ＳＣＫ …データクロック信号
ＧＳＰ …ゲートスタートパルス信号
ＧＣＫ …ゲートクロック信号
Ｃｓｈ …短絡制御信号
ＣＯＥ …切換制御信号
ＧＯＥ …ゲートドライバ出力制御信号
ＧＯＥｒ …ゲートドライバ出力制御信号（ｒ＝１，２，…，ｑ）
ＧＯＥａ，ＧＯＥｂ…ゲートドライバ出力制御信号
Ｓ（ｉ） …データ信号（ｉ＝１，２，…，ｎ）
Ｇ（ｊ） …走査信号（ｊ＝１，２，…，ｍ）
Ｐｗ …画素データ書込パルス
Ｐｂ …黒電圧印加パルス
Ｔｈｄ …画素データ保持期間（画素値保持期間）
Ｔｂｋ …黒表示期間
Ｔｓｈ …短絡期間（黒信号挿入期間）

以下、添付図面を参照して本発明の実施形態について説明する。
＜１．全体の構成および動作＞
図１は、本実施形態に係る液晶表示装置の構成をその表示部の等価回路と共に示すブロック図である。この液晶表示装置は、データ信号線駆動回路としてのソースドライバ３００と、走査信号線駆動回路としてのゲートドライバ４００と、アクティブマトリクス形の表示部１００と、ソースドライバ３００およびゲートドライバ４００を制御するための表示制御回路２００とを備えている。

本実施形態における表示部１００は、複数本（ｍ本）の走査信号線としてのゲートラインＧＬ１〜ＧＬｍと、それらのゲートラインＧＬ１〜ＧＬｍのそれぞれと交差する複数本（ｎ本）のデータ信号線としてのソースラインＳＬ１〜ＳＬｎと、それらのゲートラインＧＬ１〜ＧＬｍとソースラインＳＬ１〜ＳＬｎとの交差点にそれぞれ対応して設けられた複数個（ｍ×ｎ個）の画素形成部とを含む。これらの画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートラインＧＬｊにゲート端子が接続される共に当該交差点を通過するソースラインＳＬｉにソース端子が接続されたスイッチング素子であるＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量に確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

各画素形成部における画素電極には、後述のように動作するソースドライバ３００およびゲートドライバ４００により、表示すべき画像に応じた電位が与えられ、共通電極Ｅｃには、図示しない電源回路から所定電位（「共通電極電位」と呼ぶ）Ｖｃｏｍが与えられる。これにより、画素電極と共通電極Ｅｃとの間の電位差に応じた電圧が液晶に印加され、この電圧印加によって液晶層に対する光の透過量が制御されることで画像表示が行われる。ただし、液晶層への電圧印加によって光の透過量を制御するためには偏光板が使用され、本実施形態では、ノーマリブラックとなるように偏光板が配置されているものとする。

表示制御回路２００は、外部の信号源から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取り、それらの信号Ｄｖ，ＨＳＹ，ＶＳＹ，Ｄｃに基づき、そのデジタルビデオ信号Ｄｖの表す画像を表示部１００に表示させるための信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、短絡制御信号Ｃｓｈと、表示すべき画像を表すデジタル画像信号ＤＡ（ビデオ信号Ｄｖに相当する信号）と、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとを生成し出力する。より詳しくは、ビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして表示制御回路２００から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成し、水平同期信号ＨＳＹに基づき１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートスタートパルス信号ＧＳＰを生成し、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹおよび制御信号Ｄｃに基づき短絡制御信号Ｃｓｈおよびゲートドライバ出力制御信号ＧＯＥ（ＧＯＥ１〜ＧＯＥｑ）を生成する。

上記のようにして表示制御回路２００において生成された信号のうち、デジタル画像信号ＤＡと短絡制御信号Ｃｓｈとソースドライバ用のスタートパルス信号ＳＳＰおよびクロック信号ＳＣＫとは、ソースドライバ３００に入力され、ゲートドライバ用のスタートパルス信号ＧＳＰおよびクロック信号ＧＣＫとゲートドライバ出力制御信号ＧＯＥとは、ゲートドライバ４００に入力される。

ソースドライバ３００は、デジタル画像信号ＤＡとソースドライバ用のスタートパルス信号ＳＳＰおよびクロック信号ＳＣＫとに基づき、デジタル画像信号ＤＡの表す画像の各水平走査線における画素値に相当するアナログ電圧としてデータ信号Ｓ（１）〜Ｓ（ｎ）を１水平走査期間毎に順次生成し、これらのデータ信号Ｓ（１）〜Ｓ（ｎ）をソースラインＳＬ１〜ＳＬｎにそれぞれ印加する。本実施形態におけるソースドライバ３００は、液晶層への印加電圧の極性が１フレーム期間毎に反転されると共に各フレーム内において１ゲートライン毎かつ１ソースライン毎にも反転されるようにデータ信号Ｓ（１）〜Ｓ（ｎ）が出力される駆動方式すなわちドット反転駆動方式が採用されている。したがって、ソースドライバ３００は、ソースラインＳＬ１〜ＳＬｎへの印加電圧の極性をソースライン毎に反転させ、かつ、各ソースラインＳＬｉに印加されるデータ信号Ｓ（ｉ）の電圧極性を１水平走査期間毎に反転させる。ここで、ソースラインへの印加電圧の極性反転の基準となる電位は、データ信号Ｓ（１）〜Ｓ（ｎ）の直流レベル（直流成分に相当する電位）であり、この直流レベルは、一般的には共通電極Ｅｃの直流レベルとは一致せず、各画素形成部におけるＴＦＴのゲート・ドレイン間の寄生容量Ｃｇｄによるレベルシフト（フィールドスルー電圧）ΔＶｄだけ共通電極Ｅｃの直流レベルと異なる。ただし、寄生容量ＣｇｄによるレベルシフトΔＶｄが液晶の光学的しきい値電圧Ｖｔｈに対して十分に小さい場合には、データ信号Ｓ（１）〜Ｓ（ｎ）の直流レベルは共通電極Ｅｃの直流レベルに等しいとみなせるので、データ信号Ｓ（１）〜Ｓ（ｎ）の極性すなわちソースラインへの印加電圧の極性は共通電極Ｅｃの電位を基準として１水平走査期間毎に反転すると考えてもよい。

また、このソースドライバ３００では、消費電力を低減するためにデータ信号Ｓ（１）〜Ｓ（ｎ）の極性反転時に隣接ソースライン間が短絡されるチャージシェアリング方式が採用されている。このため、ソースドライバ３００においてデータ信号Ｓ（１）〜Ｓ（ｎ）を出力する部分である出力部は、図２に示すように構成されている。すなわち、この出力部は、デジタル画像信号ＤＡに基づき生成されたアナログ電圧信号ｄ（１）〜ｄ（ｎ）を受け取り、これらのアナログ電圧信号ｄ（１）〜ｄ（ｎ）をインピーダンス変換することによって、ソースラインＳＬ１〜ＳＬｎで伝達すべき映像信号としてデータ信号Ｓ（１）〜Ｓ（ｎ）を生成するものであり、このインピーダンス変換のための電圧ホロワとしてｎ個のバッファ３１を有している。各バッファ３１の出力端子にはスイッチング素子としての第１のＭＯＳトランジスタＳＷａが接続され、各バッファ３１からのデータ信号Ｓ（ｉ）は第１のＭＯＳトランジスタＳＷａを介してソースドライバ３００の出力端子から出力される（ｉ＝１，２，…，ｎ）。また、ソースドライバ３００の隣接する出力端子間は、スイッチング素子としての第２のＭＯＳトランジスタＳＷｂによって接続されている。そして、これらの出力端子間の第２のＭＯＳトランジスタＳＷｂのゲート端子には、短絡制御信号Ｃｓｈが与えられ、各バッファ３１の出力端子に接続された第１のＭＯＳトランジスタＳＷａのゲート端子には、インバータ３３の出力信号すなわち短絡制御信号Ｃｓｈの論理反転信号が与えられる。したがって、短絡制御信号Ｃｓｈが非アクティブ（ローレベル）のときには、第１のＭＯＳトランジスタＳＷａがオンし、第２のＭＯＳトランジスタＳＷｂがオフするので、各バッファ３１からのデータ信号は、第１のＭＯＳトランジスタＳＷａを介してソースドライバ３００から出力される。一方、短絡制御信号Ｃｓｈがアクティブ（ハイレベル）のときには、第１のＭＯＳトランジスタＳＷａがオフし、第２のＭＯＳトランジスタＳＷｂがオンするので、各バッファ３１からのデータ信号は出力されず、表示部１００における隣接ソースラインが、第２のＭＯＳトランジスタＳＷｂを介して短絡される。

本実施形態におけるソースドライバ３００では、図３（Ａ）に示すように、１水平走査期間（１Ｈ）毎に極性の反転する映像信号としてアナログ電圧信号ｄ（ｉ）が生成され、表示制御回路２００では、図３（Ｂ）に示すように、各アナログ電圧信号ｄ（ｉ）の極性の反転時に所定期間（１水平ブランキング期間程度の短い期間）Ｔｓｈだけハイレベル（Ｈレベル）となる短絡制御信号Ｃｓｈが生成される（以下、短絡制御信号ＣｓｈがＨレベルとなる期間を「短絡期間」という）。上記のように、短絡制御信号Ｃｓｈがローレベル（Ｌレベル）のときには各アナログ電圧信号ｄ（ｉ）がデータ信号Ｓ（ｉ）として出力され、短絡制御信号ＣｓｈがＨレベルのときには隣接ソースラインが互いに短絡される。そして本実施形態では、ドット反転駆動が採用されていることから隣接ソースラインの電圧は互いに逆極性であって、しかも、その絶対値はほぼ等しい。したがって、各データ信号Ｓ（ｉ）の値すなわち各ソースラインＳＬｉの電圧は、短絡期間Ｔｓｈにおいて、黒表示に相当する電圧（以下、単に「黒電圧」ともいう）となる。本実施形態では、各データ信号Ｓ（ｉ）は、データ信号Ｓ（ｉ）の直流レベルＶＳｄｃを基準として極性が反転するので、図３（Ｃ）に示すように短絡期間Ｔｓｈにおいてデータ信号Ｓ（ｉ）の直流レベルＶＳｄｃにほぼ等しくなる。なお、このようにデータ信号の極性反転時に隣接ソースラインを短絡することで各ソースラインの電圧を黒電圧（データ信号Ｓ（ｉ）の直流レベルＶＳｄｃまたは共通電極電位Ｖｃｏｍ）にほぼ等しくするという構成は、消費電力を低減するための手段として従来より提案されており（例えば日本の特開平９−２１２１３７号公報（特許文献１）、日本の特開平９−２４３９９８号公報（特許文献２）、日本の特開平１１−３０９７５号公報（特許文献３）参照）、図２に示した構成に限定されるものではない。

ゲートドライバ４００は、ゲートドライバ用のスタートパルス信号ＧＳＰおよびクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥｒ（ｒ＝１，２，…，ｑ）とに基づき、各データ信号Ｓ（１）〜Ｓ（ｎ）を各画素形成部（の画素容量）に書き込むために、デジタル画像信号ＤＡの各フレーム期間（各垂直走査期間）においてゲートラインＧＬ１〜ＧＬｍをほぼ１水平走査期間ずつ順次選択すると共に、後述の黒挿入のために、データ信号Ｓ（ｉ）（ｉ＝１〜ｎ）の極性反転時に所定期間だけゲートラインＧＬｊ（ｊ＝１〜ｍ）を選択する。すなわち、ゲートドライバ４００は、図３（Ｄ）および図３（Ｅ）に示すような画素データ書込パルスＰｗと黒電圧印加パルスＰｂとを含む走査信号Ｇ（１）〜Ｇ（ｍ）をゲートラインＧＬ１〜ＧＬｍにそれぞれ印加し、これらのパルスＰｗ，Ｐｂが印加されているゲートラインＧＬｊは選択状態となり、選択状態のゲートラインＧＬｊに接続されたＴＦＴ１０がオン状態となる（非選択状態のゲートラインに接続されたＴＦＴ１０はオフ状態となる）。ここで、画素データ書込パルスＰｗは水平走査期間（１Ｈ）のうち表示期間に相当する有効走査期間でＨレベルとなるのに対し、黒電圧印加パルスＰｂは水平走査期間（１Ｈ）のうちブランキング期間に相当する短絡期間Ｔｓｈ内でＨレベルとなる。本実施形態では図３（Ｄ）および図３（Ｅ）に示すように、各走査信号Ｇ（ｊ）において、画素データ書込パルスＰｗと当該画素データ書込パルスＰｗの後に最初に現れる黒電圧印加パルスＰｂとの間は２／３フレーム期間であり、黒電圧印加パルスＰｂは、１フレーム期間（１Ｖ）において１水平走査期間（１Ｈ）の間隔で続いて３個現れる。

次に図３を参照しつつ、上記のソースドライバ３００およびゲートドライバ４００による表示部１００（図１参照）の駆動について説明する。表示部１００における各画素形成部では、それに含まれるＴＦＴ１０のゲート端子に接続されるゲートラインＧＬｊに画素データ書込パルスＰｗが印加されることにより、当該ＴＦＴ１０がオンし、当該ＴＦＴ１０のソース端子に接続されるソースラインＳＬｉの電圧がデータ信号Ｓ（ｉ）の値として当該画素形成部に書き込まれる。すなわちソースラインＳＬｉの電圧が画素容量Ｃｐに保持される。その後、当該ゲートラインＧＬｊは黒電圧印加パルスＰｂが現れるまでの期間Ｔｈｄは非選択状態となるので、当該画素形成部に書き込まれた電圧がそのまま保持される。黒電圧印加パルスＰｂは、その非選択状態の期間（以下「画素データ保持期間」という）Ｔｈｄの後の短絡期間ＴｓｈにゲートラインＧＬｊに印加される。既述のように短絡期間Ｔｓｈでは、各データ信号Ｓ（ｉ）の値すなわち各ソースラインＳＬｉの電圧は、データ信号Ｓ（ｉ）の直流レベルにほぼ等しくなる（すなわち黒電圧となる）。したがって、当該ゲートラインＧＬｊへの黒電圧印加パルスＰｂの印加により、当該画素形成部の画素容量Ｃｐに保持される電圧は黒電圧に向かって変化する。しかし、黒電圧印加パルスＰｂのパルス幅は短いので、画素容量Ｃｐにおける保持電圧を確実に黒電圧にするために、図３（Ｄ）および図３（Ｅ）に示すように、各フレーム期間において１水平走査期間（１Ｈ）間隔で３個の黒電圧印加パルスＰｂが続けて当該ゲートラインＧＬｊに印加される。これにより、当該ゲートラインＧＬｊに接続される画素形成部によって形成される画素の輝度（画素容量での保持電圧によって決まる透過光量）Ｌ（ｊ，ｉ）は、図３（Ｆ）に示すように変化する。したがって、各ゲートラインＧＬｊに接続される画素形成部に対応する１表示ラインにおいて、画素データ保持期間Ｔｈｄではデジタル画像信号ＤＡに基づく表示が行われ、その後に上記３個の黒電圧印加パルスＰｂが印加されてから次に当該ゲートラインＧＬｊに画素データ書込パルスＰｗが印加される時点までの期間Ｔｂｋでは黒表示が行われる。このようにして、黒表示の行われる期間（以下「黒表示期間」という）Ｔｂｋが各フレーム期間に挿入されることにより、液晶表示装置による表示のインパルス化が行われる。

図３（Ｄ）および図３（Ｅ）からもわかるように、画素データ書込パルスＰｗの現れる時点は走査信号Ｇ（ｊ）毎に１水平走査期間（１Ｈ）ずつずれているので、黒電圧印加パルスＰｂの現れる時点も走査信号Ｇ（ｊ）毎に１水平走査期間（１Ｈ）ずつずれている。したがって、黒表示期間Ｔｂｋも１表示ライン毎に１水平走査期間（１Ｈ）ずつずれて、全ての表示ラインにつき同じ長さの黒挿入が行われる。このようにして、画素データ書込のための画素容量Ｃｐでの充電期間を短縮することなく、十分な黒挿入期間が確保される。また、黒挿入のためにソースドライバ３００等の動作速度を上げる必要もない。

＜２．ゲートドライバの構成＞
＜２．１ 第１の構成例＞
図４（Ａ）および図４（Ｂ）は、図３（Ｄ）および図３（Ｅ）に示すように動作するゲートドライバ４００の第１の構成例を示すブロック図である。この構成例によるゲートドライバ４００は、シフトレジスタを含む複数個（ｑ個）の部分回路としてのゲートドライバ用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ４１１，４１２，…，４１ｑからなる。

各ゲートドライバ用ＩＣチップは、図４（Ｂ）に示すように、シフトレジスタ４０と、当該シフトレジスタ４０の各段に対応して設けられた第１および第２のＡＮＤゲート４１，４３と、第２のＡＮＤゲート４３の出力信号ｇ１〜ｇｐに基づき走査信号Ｇ１〜Ｇｐを出力する出力部４５とを備え、外部からスタートパルス信号ＳＰｉ、クロック信号ＣＫおよび出力制御信号ＯＥを受け取る。スタートパルス信号ＳＰｉはシフトレジスタ４０の入力端に与えられ、シフトレジスタ４０の出力端からは、後続のゲートドライバ用ＩＣチップに入力されるべきスタートパルス信号ＳＰｏを出力する。また、第１のＡＮＤゲート４１のそれぞれにはクロック信号ＣＫの論理反転信号が入力され、第２のＡＮＤゲート４３のそれぞれには出力制御信号ＯＥの論理反転信号が入力される。そして、シフトレジスタ４０の各段の出力信号Ｑｋ（ｋ＝１〜ｐ）は、当該段に対応する第１のＡＮＤゲート４１に入力され、当該第１のＡＮＤゲート４１の出力信号は当該段に対応する第２のＡＮＤゲート４３に入力される。

本構成例によるゲートドライバ４００は、図４（Ａ）に示すように、上記構成の複数（ｑ個）のゲートドライバ用ＩＣチップ４１１〜４１ｑが縦続接続されることによって実現される。すなわち、ゲートドライバ用ＩＣチップ４１１〜４１ｑ内のシフトレジスタ４０が１つのシフトレジスタを形成するように（以下、このように縦続接続によって形成されるシフトレジスタを「結合シフトレジスタ」という）、各ゲートドライバ用ＩＣチップ内のシフトレジスタの出力端（スタートパルス信号ＳＰｏの出力端子）が次のゲートドライバ用ＩＣチップ内のシフトレジスタの入力端（スタートパルス信号ＳＰｉの入力端子）に接続される。ただし、先頭のゲートドライバ用ＩＣチップ４１１内のシフトレジスタの入力端には、表示制御回路２００からゲートスタートパルス信号ＧＳＰが入力され、最後尾のゲートドライバ用ＩＣチップ４１ｑ内のシフトレジスタの出力端は外部と未接続となっている。また、表示制御回路２００からのゲートクロック信号ＧＣＫは、各ゲートドライバ用ＩＣチップ４１１〜４１ｑにクロック信号ＣＫとして共通に入力される。一方、表示制御回路２００において生成されるゲートドライバ出力制御信号ＧＯＥは第１〜第ｑのゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑからなり、これらのゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑは、ゲートドライバ用ＩＣチップ４１１〜４１ｑに出力制御信号ＯＥとしてそれぞれ個別に入力される。

次に、図５を参照しつつ上記第１の構成例によるゲートドライバ４００の動作について説明する。表示制御回路２００は、図５（Ａ）に示すように、画素データ書込パルスＰｗに対応する期間Ｔｓｐｗと３個の黒電圧印加パルスＰｂに対応する期間ＴｓｐｂｗだけＨレベル（アクティブ）となる信号をゲートスタートパルス信号ＧＳＰとして生成するとともに、図５（Ｂ）に示すように、１水平走査期間（１Ｈ）毎に所定期間だけＨレベルとなるゲートクロック信号ＧＣＫを生成する。このようなゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫが図４のゲートドライバ４００に入力されると、先頭のゲートドライバ用ＩＣチップ４１１のシフトレジスタ４０の初段の出力信号Ｑ１として、図５（Ｃ）に示すような信号が出力される。この出力信号Ｑ１は、各フレーム期間において、画素データ書込パルスＰｗに対応する１個のパルスＰｑｗと、３個の黒電圧印加パルスＰｂに対応する１個のパルスＰｑｂｗとを含み、これらの２個のパルスＰｑｗとＰｑｂｗとの間はほぼ画素データ保持期間Ｔｈｄだけ離れている。このような２個のパルスＰｑｗおよびＰｑｂｗがゲートクロック信号ＧＣＫに従ってゲートドライバ４００内の結合シフトレジスタを順次転送されていく。それに応じて結合シフトレジスタの各段から、図５（Ｃ）に示すような波形の信号が１水平走査期間（１Ｈ）ずつ順次ずれて出力される。

また、表示制御回路２００は、既述のように、ゲートドライバ４００を構成するゲートドライバ用ＩＣチップ４１１〜４１ｑに与えるべきゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑを生成する。ここで、ｒ番目のゲートドライバ用ＩＣチップ４１ｒに与えるべきゲートドライバ出力制御信号ＧＯＥｒは、当該ゲートドライバ用ＩＣチップ４１ｒ内のシフトレジスタ４０のいずれかの段から画素データ書込パルスＰｗに対応するパルスＰｑｗが出力されている期間では、画素データ書込パルスＰｗの調整のためにゲートクロック信号ＧＣＫのパルス近傍の所定期間でＨレベルとなることを除きＬレベルとなり、それ以外の期間では、ゲートクロック信号ＧＣＫがＨレベルからＬレベルに変化した直後の所定期間Ｔｏｅ（この所定期間Ｔｏｅは短絡期間Ｔｓｈに含まれるように設定される）だけＬレベルとなることを除きＨレベルとなる。例えば、先頭のゲートドライバ用ＩＣチップ４１１には、図５（Ｄ）に示すようなゲートドライバ出力制御信号ＧＯＥ１が与えられる。なお、画素データ書込パルスＰｗの調整のためにゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑに含まれるパルス（これは上記所定期間でＨレベルとなることに相当し、以下「書込期間調整パルス」という）は、必要な画素データ書込パルスＰｗに応じて、ゲートクロック信号ＧＣＫの立ち上がりよりも早く立ち上がったり、ゲートクロック信号ＧＣＫの立ち下がりよりも遅く立ち下がったりする。また、このような書込期間調整パルスを使用せずに、ゲートクロック信号ＧＣＫのパルスだけで画素データ書込パルスＰｗを調整するようにしてもよい。

各ゲートドライバ用ＩＣチップ４１ｒ（ｒ＝１〜ｑ）では、上記のようなシフトレジスタ４０各段の出力信号Ｑｋ（ｋ＝１〜ｐ）、ゲートクロック信号ＧＣＫおよびゲートドライバ出力制御信号ＧＯＥｒに基づき、第１および第２のＡＮＤゲート４１，４３により、内部走査信号ｇ１〜ｇｐが生成され、それらの内部走査信号ｇ１〜ｇｐが出力部４５でレベル変換されて、ゲートラインに印加すべき走査信号Ｇ１〜Ｇｐが出力される。これにより、図５（Ｅ）および図５（Ｆ）に示すように、ゲートラインＧＬ１〜ＧＬｍには、順次画素データ書込パルスＰｗが印加されると共に、各ゲートラインＧＬｊ（ｊ＝１〜ｍ）では、画素データ書込パルスの印加時点から画素データ保持期間Ｔｈｄだけ経過した時点で、黒電圧印加パルスＰｂが印加され、その後、１水平走査期間（１Ｈ）間隔で２個の黒電圧印加パルスＰｂが印加される。このようにして３個の黒電圧印加パルスＰｂが印加された後は、次のフレーム期間の画素データ書込パルスＰｗが印加されるまでＬレベルが維持される。すなわち、上記３個の黒電圧印加パルスＰｂが印加されてから次の画素データ書込パルスＰｗが印加されるまでは黒表示期間Ｔｂｋとなる。

上記のようにして、図４（Ａ）および図４（Ｂ）に示した構成のゲートドライバ４００により、液晶表示装置において図３（Ｃ）〜図３（Ｆ）に示したようなインパルス化駆動を実現することができる。

＜２．２ 第２の構成例＞
図６（Ａ）および図６（Ｂ）は、図３（Ｄ）および図３（Ｅ）に示すように動作するゲートドライバ４００の第２の構成例を示すブロック図である。この構成例によるゲートドライバ４００も、シフトレジスタを含む複数個（ｑ個）の部分回路としてのゲートドライバ用ＩＣチップ４２１，４２２，…，４２ｑからなる。

各ゲートドライバ用ＩＣチップは、図６（Ｂ）に示すように構成されている。本構成例では、１つの出力制御信号ＯＥを外部から受け取る第１の構成例とは異なり、第１の出力制御信号ＯＥａと第２の出力制御信号ＯＥｂとからなる２系統の出力制御信号を外部から受け取る。本構成例によるゲートドライバ用ＩＣチップは切換スイッチ４７を備えており、第１および第２の出力制御信号ＯＥａ，ＯＥｂは切換スイッチ４７に入力される。この切換スイッチ４７は、所定の切換制御信号ＣＯＥに基づき、当該ゲートドライバ用ＩＣチップについて予め決められた第１および第２の期間に第１および第２の出力制御信号ＯＥａ，ＯＥｂをそれぞれ選択して出力制御信号ＯＥとして出力し、その出力制御信号ＯＥの論理反転信号が第１の構成例と同様に第２のＡＮＤゲート４３のそれぞれに入力される。切換制御信号ＣＯＥは、各ゲートドライバ用ＩＣチップ４２ｒ内で他の内部信号に基づき生成されるか、または、表示制御回路２００においてゲートドライバ用ＩＣチップ４２ｒ毎の制御信号として生成され（ｒ＝１〜ｑ）、その具体的な信号波形については後述する。本構成例によるゲートドライバ用ＩＣチップにおける他の構成については、図４（Ｂ）に示した第１の構成例によるゲートドライバ用ＩＣチップと同様であるので、同一の部分には同一の参照符号を付して説明を省略する。

本構成例によるゲートドライバ４００も、図６（Ａ）に示すように、上記構成の複数（ｑ個）のゲートドライバ用ＩＣチップ４２１〜４２ｑが縦続接続されることによって実現されており、ゲートドライバ用ＩＣチップ４２１〜４２ｑ内のシフトレジスタは縦続接続されて１つのシフトレジスタ（以下、第１の構成例の場合と同様「結合シフトレジスタ」という）を形成する。また、本構成例では、表示制御回路２００からのゲートクロック信号ＧＣＫは各ゲートドライバ用ＩＣチップ４２１〜４２ｑにクロック信号ＣＫとして共通に入力される。しかし、本構成例の場合、第１の構成例の場合とは異なり、表示制御回路２００ではゲートドライバ出力制御信号ＧＯＥとして、図７（Ｄ）に示すような第１のゲートドライバ出力制御信号ＧＯＥａと図７（Ｅ）に示すような第２のゲートドライバ出力制御信号ＧＯＥｂとが表示制御回路２００で生成され、これら２系統のゲートドライバ出力制御信号ＧＯＥａ，ＧＯＥｂが各ゲートドライバ用ＩＣチップ４２１〜４２ｑに出力制御信号ＯＥａ，ＯＥｂとして共通に入力される。本構成例によるゲートドライバ４００の他の構成については、第１の構成例と同様であるので詳しい説明を省略する。

次に、図７を参照しつつ上記第２の構成例によるゲートドライバ４００の動作について説明する。本構成例においても、第１の構成例と同様、図７（Ａ）および図７（Ｂ）に示すようなゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫがゲートドライバ４００に与えられ、各ゲートドライバ用ＩＣチップ４２ｒ（ｒ＝１〜ｑ）内のシフトレジスタ４０の縦続接続によって形成される結合シフトレジスタの各段の出力信号も第１の構成例の場合と同様となる。例えば、先頭のゲートドライバ用ＩＣチップ４２１のシフトレジスタ４０の初段の出力信号Ｑ１は、図７（Ｃ）に示すような信号となる。

ここで、第１のゲートドライバ出力制御信号ＧＯＥａは、画素データ書込パルスＰｗの調整のためにゲートクロック信号ＧＣＫのパルス近傍の所定期間でＨレベルとなり、他の期間ではＬレベルとなる信号である。これに対し、第２のゲートドライバ出力制御信号ＧＯＥｂは、ゲートクロック信号ＧＣＫがＨレベルからＬレベルに変化した直後の所定期間Ｔｏｅ（この所定期間Ｔｏｅは短絡期間Ｔｓｈに含まれるように設定される）だけＬレベルとなり、その他の期間ではＨレベルとなる信号である。したがって、各ゲートドライバ用ＩＣチップ４２ｒの切換スイッチ４７で第１のゲートドライバ出力制御信号ＧＯＥａが内部の出力制御信号ＯＥとして選択される場合には、図６（Ｂ）に示す構成より、シフトレジスタ４０の各段の出力信号Ｑ１〜ＱｐのうちＨレベルとなる出力信号Ｑｋに対応する走査信号Ｇｋとして、ほぼ１水平走査期間（１Ｈ）に等しい幅のパルスである画素データ書込パルスＰｗが生成される。一方、第２のゲートドライバ出力制御信号ＧＯＥｂが内部の出力制御信号ＯＥとして選択される場合には、シフトレジスタ４０の各段の出力信号Ｑ１〜ＱｐのうちＨレベルとなる出力信号Ｑｋに対応する走査信号Ｇｋとして、上記所定期間Ｔｏｅに等しい幅のパルスである黒電圧印加パルスＰｂが生成される。なお、画素データ書込パルスＰｗの調整のために第１のゲートドライバ出力制御信号ＧＯＥａに含まれるパルス（これは上記所定期間でＨレベルとなることに相当し、以下「書込期間調整パルス」という）は、必要な画素データ書込パルスＰｗに応じて、ゲートクロック信号ＧＣＫの立ち上がりよりも早く立ち上がったり、ゲートクロック信号ＧＣＫの立ち下がりよりも遅く立ち下がったりする。また、このような書込期間調整パルスを使用せずに第１のゲートドライバ出力制御信号ＧＯＥａをＬレベルに固定し、ゲートクロック信号ＧＣＫのパルスだけで画素データ書込パルスＰｗを調整するようにしてもよい。

各ゲートドライバ用ＩＣチップ４２ｒ（ｒ＝１〜ｑ）の切換スイッチ４７は、切換制御信号ＣＯＥがＬレベルのときには第１のゲートドライバ出力制御信号ＧＯＥａを選択して出力し、切換制御信号ＣＯＥがＨレベルのときには第２のゲートドライバ出力制御信号ＧＯＥｂを選択して出力する。そして、各ゲートドライバ用ＩＣチップ４２ｒ（ｒ＝１〜ｑ）の切換スイッチ４７に与えられる切換制御信号ＣＯＥは、当該ゲートドライバ用ＩＣチップ４２ｒ内のシフトレジスタ４０のいずれかの段から画素データ書込パルスＰｗに対応するパルスＰｑｗが出力されている期間ではＬレベルとなり、それ以外の期間ではＨレベルとなる。したがって、切換制御信号ＣＯＥはゲートドライバ用ＩＣチップ毎に異なり、例えば、先頭のゲートドライバ用ＩＣチップ４２１の切換スイッチ４７に与えられる切換制御信号ＣＯＥは、図７（Ｆ）に示すような信号である。一方、図７（Ｃ）に示すように各ゲートドライバ用ＩＣチップ４２ｒのシフトレジスタ４０の各段の出力信号Ｑｋ（ｋ＝１〜ｐ）は、各フレーム期間において、画素データ書込パルスＰｗに対応する１個のパルスＰｑｗと、３個の黒電圧印加パルスＰｂに対応する１個のパルスＰｑｂｗとを含み、これらの２個のパルスＰｑｗとＰｑｂｗとの間はほぼ画素データ保持期間Ｔｈｄだけ離れている。このような２個のパルスＰｑｗおよびＰｑｂｗがゲートクロック信号ＧＣＫに従ってゲートドライバ４００内の結合シフトレジスタを順次転送されていく。それに応じて、結合シフトレジスタの各段から図７（Ｃ）に示すような波形の信号が１水平走査期間ずつ順次ずれて出力される。

各ゲートドライバ用ＩＣチップ４２ｒ（ｒ＝１〜ｑ）では、上記のようなシフトレジスタ４０各段の出力信号Ｑｋ（ｋ＝１〜ｐ）、ゲートクロック信号ＧＣＫ、および切換スイッチ４７によって選択された出力制御信号ＯＥに基づき、第１および第２のＡＮＤゲート４１，４３により、内部走査信号ｇ１〜ｇｐが生成され、それらの内部走査信号ｇ１〜ｇｐが出力部４５でレベル変換されて、ゲートラインに印加すべき走査信号Ｇ１〜Ｇｐが出力される。これにより、第１の構成例と同様、図７（ｈ）および図７（ｉ）に示すように、ゲートラインＧＬ１〜ＧＬｍには、順次画素データ書込パルスＰｗが印加されると共に、各ゲートラインＧＬｊ（ｊ＝１〜ｍ）では、画素データ書込パルスＰｗの印加時点から画素データ保持期間Ｔｈｄが経過した時点で、黒電圧印加パルスＰｂが印加され、その後、１水平走査期間間隔で２個の黒電圧印加パルスＰｂが印加される。このようにして３個の黒電圧印加パルスＰｂが印加された後は、次のフレーム期間の画素データ書込パルスＰｗが印加されるまでＬレベルが維持される。すなわち、上記３個の黒電圧印加パルスＰｂが印加されてから次の画素データ書込パルスＰｗが印加されるまでは黒表示期間Ｔｂｋとなる。

上記のようにして、図６（Ａ）および図６（Ｂ）に示した構成のゲートドライバ４００によっても、液晶表示装置において図３（Ｃ）〜図３（Ｆ）に示したようなインパルス化駆動を実現することができる。

＜３．効果＞
以上のように本実施形態によれば、データ信号Ｓ（ｉ）の極性反転時の各短絡期間Ｔｓｈには各ソースラインＳＬｉの電圧は黒表示に相当する値となっており（図３（Ｃ））、各ゲートラインＧＬｊには、画素データ書込パルスＰｗが印加されてから２／３フレーム期間の長さの画素データ保持期間Ｔｈｄが経過した後に、１水平走査期間間隔で３個の黒電圧印加パルスＰｂがそれぞれ短絡期間Ｔｓｈ内に印加される（図３（Ｄ）および図３（Ｅ））。これにより、次に画素データ書込パルスＰｗが印加されるまでは黒表示の期間Ｔｂｋとなるので、各フレームにつき、ほぼ１／３フレーム期間程度の黒挿入が行われる。すなわち、インパルス化駆動のための黒表示期間Ｔｂｋが１表示ライン毎に１水平走査期間（１Ｈ）ずつずれて、全ての表示ラインにつき同じ長さの黒挿入が行われる（図３（Ｄ）および図３（Ｅ））。これにより、画素データ書込のための画素容量Ｃｐでの充電期間を短縮することなく、十分な黒挿入期間が確保され、しかも、黒挿入のためにソースドライバ３００等の動作速度を上げる必要もない。

上記実施形態では、各ゲートラインＧＬｊには１フレーム期間毎に３個の黒電圧印加パルスＰｂが印加されるが、１フレーム期間における黒電圧印加パルスＰｂの個数は３個に限定されるものではなく、表示を黒レベルとすることができるような個数であればよい。また、図３（Ｆ）からわかるように、１フレーム期間における黒電圧印加パルスＰｂの個数を変えることにより黒表示期間Ｔｂｋにおける黒レベル（表示輝度）を所望の値に設定することができる。なお、１フレーム期間における黒電圧印加パルスＰｂの個数は、ゲートスタートパルス信号ＧＳＰにおける期間Ｔｓｐｂｗの設定を変えることにより容易に調整することができる（図５（Ａ）、図７（Ａ））。

上記実施形態では、各ゲートラインＧＬｊに対し、画素データ書込パルスＰｗが印加されてから２／３フレーム期間の長さの画素データ保持期間Ｔｈｄが経過した時点で黒電圧印加パルスＰｂが印加され（図３（Ｄ）および図３（Ｅ））、各フレームにつき、ほぼ１／３フレーム期間程度の黒挿入が行われるが、黒表示期間Ｔｂｋは１／３フレーム期間に限定されるものではない。黒表示期間Ｔｂｋを長くすればインパルス化の効果が大きくなり動画の表示品質の改善（尾引残像の抑制等）には有効であるが、表示輝度が低下することになるので、インパルス化の効果と表示輝度とを勘案して適切な黒表示期間Ｔｂｋが設定されることになる。ただし、インパルス化の効果を十分に得るためには１フレーム期間の５０％〜２０％を黒挿入の期間とするのが好ましい。上記実施形態によれば、ゲートスタートパルス信号ＧＳＰの設定によって画素データ保持期間Ｔｈｄを変えることで、黒電圧印加パルスの現れるタイミングを変化させることにより、黒表示期間Ｔｂｋを容易に調整することができる（図５、図７）。

上記実施形態において第１の構成例によるゲートドライバ４００を採用する場合には、図４（Ａ）からわかるように、既存のゲートドライバ用ＩＣチップを複数個用い、各ゲートドライバ用ＩＣチップに入力すべきゲートドライバ出力制御信号ＧＯＥｒ（ｒ＝１〜ｑ）を適切に設定するだけで、インパルス化駆動を実現することができる。また、第２の構成例によるゲートドライバ４００を採用する場合には、図６（Ａ）および図６（Ｂ）からわかるように、既存のゲートドライバ用ＩＣチップを複数個用い、２系統のゲートドライバ出力制御信号ＧＯＥａ，ＧＯＥｂを用意すると共に各ゲートドライバ用ＩＣチップに切換スイッチ４７等の少量の回路を追加するのみで、インパルス化駆動を実現することができる。

＜４．変形例＞
上記実施形態では、データ信号Ｓ（１）〜Ｓ（ｎ）の極性反転時に隣接ソースラインを短絡させることにより各ソースラインＳＬｉ（ｉ＝１〜ｎ）が黒表示に相当する電圧となるように構成されている。しかし、これに代えて、データ信号Ｓ（１）〜Ｓ（ｎ）の極性反転時に各ソースラインＳＬｉを共通電極Ｅｃに短絡させる構成であってもよい（例えば日本の特開平１１−３０９７５号公報（特許文献３）参照）。すなわち、図２に示した構成において隣接ソースライン間を接続する第２のＭＯＳトランジスタＳＷｂに代えて、図８に示すように、ソースドライバ３００において各ソースラインに接続される出力端子と共通電極Ｅｃとの間を接続するスイッチング素子として第３のＭＯＳトランジスタＳＷｃを設け、それら第３のＭＯＳトランジスタＳＷｃのゲート端子に短絡制御信号Ｃｓｈを与える構成としてもよい。

各ソースラインＳＬｉの電位は、当該ソースラインＳＬｉを共通電極Ｅｃに短絡させると、共通電極電位Ｖｃｏｍとなり、オン状態のＴＦＴ１０を介して画素電極に与えられる。その後、当該ＴＦＴ１０がオフ状態に変化すると、その画素電極の電位は、当該ＴＦＴ１０の寄生容量Ｃｇｄに起因して共通電極電位Ｖｃｏｍからフィールドスルー電圧ΔＶｄだけ変化する（画素電極電位にレベルシフトΔＶｄが生じる）。しかし、寄生容量ＣｇｄによるレベルシフトΔＶｄが液晶の光学的しきい値電圧Ｖｔｈに対して十分に小さい場合には、次に当該ＴＦＴ１０がオン状態になるまでは黒表示が行われることになる。よって、この場合、出力部が図８に示すように構成されたソースドライバ３００を備える液晶表示装置において、ゲートドライバを図４（Ａ）および図４（Ｂ）または図６（Ａ）および図６（Ｂ）に示すような構成とし、図５または図７に示すように動作させることにより、上記実施形態と同様の効果を得ることができる。

より一般的には、本発明は、データ信号Ｓ（１）〜Ｓ（ｎ）の極性反転時に各ソースラインＳＬｉが黒表示に相当する電圧になるようにソースドライバ３００等が構成されていれば適用可能である。すなわち、水平表示ラインの切り替わり時に上記短絡期間Ｔｓｈ相当の期間だけデータ信号Ｓ（１）〜Ｓ（ｎ）に黒信号（黒表示に相当する信号）が挿入される構成であれば、本発明の適用が可能である。

なお上記実施形態では、第１および第２のＭＯＳトランジスタＳＷａ，ＳＷｂとインバータ３３とによって、黒信号挿入期間としての短絡期間Ｔｓｈに各ソースラインＳＬｉ（ｉ＝１〜ｎ）を黒電圧（黒表示に相当する電圧）とする回路、すなわち黒信号挿入回路が実現され、上記変形例では、第１および第３のＭＯＳトランジスタＳＷａ，ＳＷｃとインバータ３３とによって、黒信号挿入期間としての短絡期間Ｔｓｈに各ソースラインＳＬｉ（ｉ＝１〜ｎ）を黒電圧とする黒信号挿入回路が実現される。上記実施形態および変形例では、このような黒信号挿入回路がソースドライバ３００内に設けられているが、このような黒信号挿入回路をソースドライバ３００の外部、例えばＴＦＴを用いて表示部１００内に画素アレイと一体化して設ける構成としてもよい。

本発明は、ホールド型の表示装置に適用されるものであり、特に、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス型の液晶表示装置に適している。

Claims (6)

1. ノーマリブラック方式のアクティブマトリクス型液晶表示装置であって、
   複数のデータ信号線と、
   前記複数のデータ信号線と交差する複数の走査信号線と、
   前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部であって、それぞれは対応する交差点を通過する走査信号線が選択されているときに対応する交差点を通過するデータ信号線の電圧を画素値として取り込む複数の画素形成部と、
   前記複数の画素形成部に共通的に設けられた共通電極と、
   表示すべき画像を表す複数のデータ信号を前記複数のデータ信号線にそれぞれ印加し、かつ前記複数のデータ信号の極性を各フレーム期間内で所定周期毎に反転させるデータ信号線駆動回路と、
   前記データ信号線駆動回路の内部または外部に設けられ、前記複数のデータ信号の極性が反転する時に所定の黒信号挿入期間だけ各データ信号線の電圧を黒表示に相当する電圧とする黒信号挿入回路と、
   前記複数の走査信号線のそれぞれは各フレーム期間において少なくとも１回は前記黒信号挿入期間以外の期間である有効走査期間で選択状態となり、当該有効走査期間で選択状態となった走査信号線は当該選択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に少なくとも１回は前記黒信号挿入期間で選択状態となるように、各走査信号線に走査信号を印加する走査信号線駆動回路と
   を備え、
   前記データ信号線駆動回路は、互いに隣接するデータ信号線にそれぞれ印加されるべきデータ信号の極性が互いに異なるように前記複数のデータ信号を生成し、
   前記黒信号挿入回路は、前記黒信号挿入期間において各データ信号線をそれに隣接するデータ信号線に短絡させることにより各データ信号線の電圧を黒表示に相当する電圧とすることを特徴とする、液晶表示装置。
2. 前記走査信号線駆動回路は、前記有効走査期間に選択状態とされた走査信号線を、当該選択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に、複数回、前記黒信号挿入期間で選択状態とすることを特徴とする、請求項１に記載の液晶表示装置。
3. 前記走査信号線駆動回路に与えるべき信号を生成する表示制御回路を更に備え、
   前記走査信号線駆動回路は、複数個の部分回路からなり、
   各部分回路は、
   入力端および出力端を有し、当該入力端に与えられるパルスを順次出力端に向かって転送するシフトレジスタと、
   前記シフトレジスタに供給すべきクロック信号のためのクロック用入力端子と、
   当該部分回路から出力すべき走査信号の出力を制御するための出力制御信号のための出力制御用入力端子と、
   前記シフトレジスタの各段の出力信号と、前記クロック用入力端子に与えられるクロック信号と、前記出力制御用入力端子に与えられる出力制御信号とに基づき、当該部分回路から出力すべき走査信号に対応するパルス信号を生成する組合せ論理回路と
   を含み、
   前記複数個の部分回路は、異なる部分回路におけるシフトレジスタの入力端とシフトレジスタの出力端とを繋ぐことによって縦続接続されており、
   前記表示制御回路は、
   前記複数の部分回路のクロック用入力端子には共通に所定のクロック信号を与え、
   前記複数の部分回路の出力制御用入力端子にはそれぞれ個別の出力制御信号を与えることを特徴とする、請求項１に記載の液晶表示装置。
4. 前記走査信号線駆動回路に与えるべき信号を生成する表示制御回路を更に備え、
   前記走査信号線駆動回路は、複数個の部分回路からなり、
   各部分回路は、
   入力端および出力端を有し、当該入力端に与えられるパルスを順次出力端に向かって転送するシフトレジスタと、
   前記シフトレジスタに供給すべきクロック信号のためのクロック用入力端子と、
   当該部分回路から出力すべき走査信号の出力を制御するための出力制御信号のための第１および第２の出力制御用入力端子と、
   前記第１および第２の出力制御用入力端子に与えられる２つの出力制御信号のうちいずれかを選択する切換スイッチと、
   前記シフトレジスタの各段の出力信号と、前記クロック用入力端子に与えられるクロック信号と、前記切換スイッチによって選択された出力制御信号とに基づき、当該部分回路から出力すべき走査信号に対応するパルス信号を生成する組合せ論理回路と
   を含み、
   前記複数個の部分回路は、異なる部分回路におけるシフトレジスタの入力端とシフトレジスタの出力端とを繋ぐことによって縦続接続されており、
   前記表示制御回路は、
   前記複数の部分回路のクロック用入力端子には共通に所定のクロック信号を与え、
   前記複数の部分回路の第１の出力制御用入力端子には共通に所定の第１の出力制御信号を与えると共に、前記複数の部分回路の第２の出力制御用入力端子には共通に所定の第２の出力制御信号を与えることを特徴とする、請求項１に記載の液晶表示装置。
5. 前記画素値保持期間は、１フレーム期間の５０％〜８０％に相当する期間であることを特徴とする、請求項１に記載の液晶表示装置。
6. 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを備え、各画素形成部は対応する交差点を通過する走査信号線が選択されているときに対応する交差点を通過するデータ信号線の電圧を画素値として取り込むノーマリブラック方式のアクティブマトリクス型液晶表示装置の駆動方法であって、
   表示すべき画像を表す複数のデータ信号を前記複数のデータ信号線にそれぞれ印加し、かつ前記複数のデータ信号の極性を各フレーム期間内で所定周期毎に反転させるデータ信号線駆動ステップと、
   前記複数のデータ信号の極性が反転する時に所定の黒信号挿入期間だけ各データ信号線の電圧を黒表示に相当する電圧とする黒信号挿入ステップと、
   前記複数の走査信号線のそれぞれは各フレーム期間において少なくとも１回は前記黒信号挿入期間以外の期間である有効走査期間で選択状態となり、当該有効走査期間で選択状態となった走査信号線は当該選択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に少なくとも１回は前記黒信号挿入期間で選択状態となるように、各走査信号線に走査信号を印加する走査信号線駆動ステップと
   を備え、
   前記データ信号線駆動ステップでは、互いに隣接するデータ信号線にそれぞれ印加されるべきデータ信号の極性が互いに異なるように前記複数のデータ信号が生成され、
   前記黒信号挿入ステップでは、前記黒信号挿入期間において各データ信号線がそれに隣接するデータ信号線に短絡されることにより各データ信号線の電圧は黒表示に相当する電圧となることを特徴とする、駆動方法。

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