CN106486080A - 一种实现goa 超窄边框的栅极驱动电路 - Google Patents
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Abstract
本发明涉及了一种实现GOA超窄边框的栅极驱动电路，主要解决了现有技术存在的GOA边框较宽的技术问题，通过采用N个GOA单元中第N‑8级‑第N级GOA单元包括将时钟信号(CK)输出为栅极信号的上拉模块(T21)，控制所述上拉模块打开时间的上拉控制模块(T11)，下拉维持模块，自举电容模块以及回拉控制模块(T71)；所述回拉控制模块(T71)栅极连接高频时钟信号(CK(N‑3))，源极电性连接第N级栅极信号点(Q(N))，漏极电性连接第N‑3级水平扫描线(G(N‑3))，用于回拉第N级栅极信号点(Q(N))的技术方案，较好的解决了该问题，可用于GOA的工业生产中。
Description
技术领域
本发明涉及集成栅极驱动电路领域，特别涉及到一种实现GOA超窄边框的栅极驱动电路。
背景技术
Gate Driver On Array，简称GOA，也就是利用现有薄膜晶体管液晶显示器Array制程将Gate行扫描驱动信号电路制作在Array基板上，实现对Gate逐行扫描的驱动方式的一项技术。随着TFT性能的提升，GOA技术目前已经普遍应用于我们的面板中，GOA技术具有很多的优点，可以节省Gate IC，提升客户良率等。通过GOA电路实现GN信号的逐级下传，在电路中一般需要GN的下几级对电路进行回拉。
专利CN104064158B中采用Dummy电路对AA区最后几级电路进行回拉第N级栅极信号点Q(N)，这样就需要空间放置Dummy电路。存在GOA边框较宽，在讯号设置方面也有一定的限制。因此，提供一种能够实现GOA超窄边框的栅极驱动电路就很有必要。
发明内容
本发明要解决的技术问题是现有技术中Dummy电路空间较大，不能够实现超窄边框的GOA，并且限制讯号设置的技术问题。本发明提供一种节省了设计空间，Panel边框可以做到更小，且对Timming信号的设计限制也更少的伤及驱动电路。
为解决上述问题，本发明采用的技术方案如下：
本发明提供了一种实现GOA超窄边框的栅极驱动电路，包括级连的N个GOA单元，第N级GOA单元控制对显示区域第N级水平扫描线(G(N))充电，2a个时钟信号，下拉维持模块，自举电容模块(C)以及将时钟信号(CK)输出为栅极信号的上拉模块(T21)；
所述下拉维持模块输入直流电压(VSS)；
所述上拉模块(T21)、自举电容模块下拉维持模块分别与第N级栅极信号点(Q(N))和该第N级水平扫描线(G(N))电性连接；
所述N个GOA单元中第N-2a级-第N级GOA单元包括控制所述上拉模块打开时间的上拉控制模块(T11)以及回拉控制模块(T71)；
所述上拉控制模块与第N-a级水平扫描线(G(N-a))电性连接；
所述回拉控制模块(T71)栅极连接高频时钟信号(CK(N-a+X))，源极电性连接第N级栅极信号点(Q(N))，漏极电性连接第N-a+X级水平扫描线(G(N-a+X))，用于回拉第N级栅极信号点(Q(N))；
其中a为自然数，X为小于a的自然数。
进一步地，所述回拉控制模块(T71)栅极连接高频时钟信号(CK(N-a+1))，源极电性连接第N级栅极信号点(Q(N))，漏极电性连接第N-a+1级水平扫描线(G(N-a+1))，用于回拉第N级栅极信号点(Q(N))；
其中a为自然数。
进一步地，所述下拉维持模块通过第N级栅极信号点(Q(N))与所述回拉控制模块(T71)源极连接，由镜像连接的第一下拉维持模块与第二下拉维持模块交替工作构成，用于将第N级水平扫描线(G(N))输出信号和上拉电路的第N级栅极信号点(Q(N))保持在负电位；
所述第一下拉维持模块连接第一低频时钟信号(LC1)，第二下拉维持模块连接第二低频时钟信号(LC2)；
进一步地，所述第一低频时钟信号(LC1)与第二低频时钟信号(LC2)是两个相位完全相反的低频信号源。
进一步地，所述第一下拉维持模块与所述回拉控制模块(T71)连接，所述第一下拉维持模块包括：第五二晶体管(T52)；与第五二晶体管(T52)的栅极连接的第五四晶体管(T54)；与第五二晶体管(T52)漏极连接的第五一晶体管(T51)源极及第五三晶体管(T53)栅极，所述第五一晶体管(T51)栅极、漏极及第五三晶体管(T53)的漏极相连于第一低频时钟信号(LC1)；与第五二晶体管(T52)栅极连接的第五四晶体管(T54)的栅极；与第五三晶体管(T53)源极及第五四晶体管(T54)漏极同时连接的第三二晶体管(T32)栅极；与第三二晶体管(T32)栅极连接的第四二晶体管(T42)栅极；所述第四二晶体管(T42)漏极通过第N级栅极信号点(Q(N))与所述回拉控制模块(T71)源极连接。
进一步地，所述第二下拉维持模块与所述回拉控制模块(T71)连接，所述第二下拉维持模块包括：第六二晶体管(T62)，与第六二晶体管(T62)的栅极连接的第六四晶体管(T64)；与第六二晶体管(T62)漏极连接的第六一晶体管(T61)的源极及第六三晶体管(T63)的栅极，所述第六一晶体管(T61)的栅极、漏极及第六三晶体管(T63)的漏极相连于第二低频时钟信号(LC2)；第六二晶体管(T62)的栅极与第六四晶体管(T64)的栅极；与第六三晶体管(T63)的源极及第六四晶体管(T64)的漏极同时连接的第三三晶体管(T33)栅极；与第三三晶体管(T33)栅极连接的第四三晶体管(T43)栅极；所述第四三晶体管(T43)漏极通过第N级栅极信号点(Q(N))与所述回拉控制模块(T71)源极连接。
进一步地，所述N个GOA单元中，第1级-第N-2a+1级GOA单元还包括下拉模块及下传模块(T22)；
所述下拉模块电性连接第N级栅极信号点(Q(N))及第N级水平扫描线(G(N))，输入直流电压(VSS)；
所述下传模块栅极连接第N级栅极信号点(Q(N))，漏极和源极分别输入时钟信号(CK)和输出下传信号(ST(N))。
进一步地，所述下拉模块包括第三一晶体管(T31)，其栅极连接第N+4级水平扫描线(G(N+4))，漏极和源极分别连接第N级水平扫描线(G(N))和输入直流低电压(VSS)；及第四一薄膜晶体管(T41)，其栅极连接第(N+4)级水平扫描线(G(N+4))，漏极和源极分别连接该栅极信号点(Q(N))和输入直流电压(VSS)。
进一步地，所述晶体管为薄膜晶体管。对GOA电路，使用GOA内部电路讯号对最后几级电路进行回拉，这样就不需要Dummy电路，节省了设计空间，Panel边框可以做到更小，且对信号的设计限制也更少。有效降低GOA器件的边框宽度，实现超窄边框设计。
本发明有益效果是，
效果一，缩小GOA的边框宽度；
效果二，减少了器件数量，降低了成本；
效果三，讯号设置更加方便。
附图说明
图1是现有技术及本发明a＝4时，第1级-第N-7级GOA单元电路图；
图2是本发明a＝4时，第N-8级-第N级GOA单元电路图；
具体实施方式
下面结合附图和实施例对本发明进一步说明；
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
一种实现GOA超窄边框的栅极驱动电路，包括级连的N个GOA单元，包括2a个时钟信号，a＝4，第N级GOA单元控制对显示区域第N级水平扫描线G(N)充电。
如图2，所述N个GOA单元中第N-8级-第N级GOA单元包括将时钟信号CK输出为栅极信号的上拉模块T21，控制所述上拉模块打开时间的上拉控制模块T11，下拉维持模块，自举电容模块以及回拉控制模块T71；
所述上拉模块T21、自举电容模块下拉维持模块分别与第N级栅极信号点Q(N)和该第N级水平扫描线G(N)电性连接，所述上拉控制模块与第N-4级水平扫描线G(N-4)电性连接，所述下拉维持模块输入直流电压VSS；
所述回拉控制模块T71栅极连接高频时钟信号CKN-3，源极电性连接第N级栅极信号点Q(N)，漏极电性连接第N-3级水平扫描线G(N-3)，用于回拉第N级栅极信号点Q(N)。
所述下拉维持模块由镜像连接的第一下拉维持模块与第二下拉维持模块交替工作构成，用于将第N级水平扫描线G(N)输出信号和上拉电路的第N级栅极信号点Q(N)保持在负电位。
所述第一下拉维持模块包括：第五二晶体管T52；与第五二晶体管T52的栅极连接的第五四晶体管T54；与第五二晶体管T52漏极连接的第五一晶体管T51源极及第五三晶体管栅极T53，所述第五一晶体管T51栅极、漏极及第五三晶体管T53的漏极相连于第一低频时钟信号LC1；与第五二晶体管T52栅极连接的第五四晶体管T54的栅极；与第五三晶体管T53源极及第五四晶体管T54漏极同时连接的第三二晶体管T32栅极；与第三二晶体管T32栅极连接的第四二晶体管T42栅极；所述第四二晶体管T42漏极连接第N级栅极信号点Q(N)；
所述第二下拉维持模块包括：第六二晶体管T62；与第六二晶体管T62的栅极连接的第六四晶体管T64；与第六二晶体管T62漏极连接的第六一晶体管T61源极及第六三晶体管T63栅极，所述第六一晶体管栅极T61、漏极及第六三晶体管T63的漏极相连于第二低频时钟信号LC2；与第六二晶体管T62栅极连接的第六四晶体管T64的栅极；与第六三晶体管T63源极及第六四晶体管T64漏极同时连接的第三三晶体管T33栅极；与第三三晶体管T33栅极连接的第四三晶体管T43栅极；所述第四三晶体管T43漏极连接第N级栅极信号点Q(N)。
所述第一低频时钟信号LC1与第二低频时钟信号LC2是两个相位完全相反的低频信号源。
如图1，所述N个GOA单元中，第1级-第N-8级GOA单元还包括下拉模块及下传模块T22；所述下拉模块电性连接第N级栅极信号点Q(N)及第N级水平扫描线G(N)，输入直流电压VSS；所述下传模块栅极连接第N级栅极信号点Q(N)，漏极和源极分别输入时钟信号CK和输出下传信号ST(N)。所述下拉模块包括第三一晶体管T31，其栅极连接第N+4级水平扫描线G(N+4)，漏极和源极分别连接第N级水平扫描线G(N)和输入直流低电压VSS；及第四一薄膜晶体管T41，其栅极连接第(N+4)级水平扫描线G(N+4)，漏极和源极分别连接该栅极信号点Q(N)和输入直流低电压VSS。所述晶体管为薄膜晶体管。
如图2，在实施例1的基础上进一步说明回拉控制模块T71的连接关系：
所述N个GOA单元中第N-8级-第N级GOA单元中，回拉控制模块T71栅极改为连接高频时钟信号CK(N-2)，源极电性连接第N级栅极信号点Q(N)，漏极改为电性连接第N-2级水平扫描线G(N-2)。
如图2，在实施例1的基础上进一步说明回拉控制模块T71的连接关系：
所述N个GOA单元中第N-8级-第N级GOA单元中，所述回拉控制模块T71栅极改为连接高频时钟信号CK(N-1)，源极电性连接第N级栅极信号点Q(N)，漏极改为电性连接第N-1级水平扫描线G(N-1)。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员能够理解本发明，但是本发明不仅限于具体实施方式的范围，对本技术领域的普通技术人员而言，只要各种变化只要在所附的权利要求限定和确定的本发明精神和范围内，一切利用本发明构思的发明创造均在保护之列。
Claims (9)
1.一种实现GOA超窄边框的栅极驱动电路，其特征在于：包括级连的N个GOA单元，第N级GOA单元控制对显示区域第N级水平扫描线(G(N))充电，2a个时钟信号，下拉维持模块，自举电容模块(C)以及将时钟信号(CK)输出为栅极信号的上拉模块(T21)；
所述下拉维持模块输入直流电压(VSS)；
所述上拉模块(T21)、自举电容模块下拉维持模块分别与第N级栅极信号点(Q(N))和该第N级水平扫描线(G(N))电性连接；
所述N个GOA单元中第N-2a级-第N级GOA单元包括控制所述上拉模块打开时间的上拉控制模块(T11)以及回拉控制模块(T71)；
所述上拉控制模块与第N-a级水平扫描线(G(N-a))电性连接；
所述回拉控制模块(T71)栅极连接高频时钟信号(CK(N-a+X))，源极电性连接第N级栅极信号点(Q(N))，漏极电性连接第N-a+X级水平扫描线(G(N-a+X))，用于回拉第N级栅极信号点(Q(N))；
其中a为自然数，X为小于a的自然数。
2.根据权利要求1所述的实现GOA超窄边框的栅极驱动电路，其特征在于：所述回拉控制模块(T71)栅极连接高频时钟信号(CK(N-a+1))，源极电性连接第N级栅极信号点(Q(N))，漏极电性连接第N-a+1级水平扫描线(G(N-a+1))，用于回拉第N级栅极信号点(Q(N))；
其中a为自然数。
3.根据权利要求1所述的实现GOA超窄边框的栅极驱动电路，其特征在于：所述下拉维持模块通过第N级栅极信号点(Q(N))与所述回拉控制模块(T71)源极连接，由镜像连接的第一下拉维持模块与第二下拉维持模块交替工作构成，用于将第N级水平扫描线(G(N))输出信号和上拉电路的第N级栅极信号点(Q(N))保持在负电位；
所述第一下拉维持模块连接第一低频时钟信号(LC1)，第二下拉维持模块连接第二低频时钟信号(LC2)。
4.根据权利要求3所述的实现GOA超窄边框的栅极驱动电路，其特征在于：所述第一低频时钟信号(LC1)与第二低频时钟信号(LC2)是两个相位完全相反的低频信号源。
5.根据权利要求3所述的实现GOA超窄边框的栅极驱动电路，其特征在于：所述第一下拉维持模块与所述回拉控制模块(T71)连接，所述第一下拉维持模块包括：第五二晶体管(T52)；与第五二晶体管(T52)的栅极连接的第五四晶体管(T54)；与第五二晶体管(T52)漏极连接的第五一晶体管(T51)源极及第五三晶体管(T53)栅极，所述第五一晶体管(T51)栅极、漏极及第五三晶体管(T53)的漏极相连于第一低频时钟信号(LC1)；与第五二晶体管(T52)栅极连接的第五四晶体管(T54)的栅极；与第五三晶体管(T53)源极及第五四晶体管(T54)漏极同时连接的第三二晶体管(T32)栅极；与第三二晶体管(T32)栅极连接的第四二晶体管(T42)栅极；所述第四二晶体管(T42)漏极通过第N级栅极信号点(Q(N))与所述回拉控制模块(T71)源极连接。
6.根据权利要求3所述的实现GOA超窄边框的栅极驱动电路，其特征在于：所述第二下拉维持模块与所述回拉控制模块(T71)连接，所述第二下拉维持模块包括：第六二晶体管(T62)，与第六二晶体管(T62)的栅极连接的第六四晶体管(T64)；与第六二晶体管(T62)漏极连接的第六一晶体管(T61)的源极及第六三晶体管(T63)的栅极，所述第六一晶体管(T61)的栅极、漏极及第六三晶体管(T63)的漏极相连于第二低频时钟信号(LC2)；第六二晶体管(T62)的栅极与第六四晶体管(T64)的栅极；与第六三晶体管(T63)的源极及第六四晶体管(T64)的漏极同时连接的第三三晶体管(T33)栅极；与第三三晶体管(T33)栅极连接的第四三晶体管(T43)栅极；所述第四三晶体管(T43)漏极通过第N级栅极信号点(Q(N))与所述回拉控制模块(T71)源极连接。
7.根据权利要求1所述的实现GOA超窄边框的栅极驱动电路，其特征在于：所述N个GOA单元中，第1级-第N-2a+1级GOA单元还包括下拉模块及下传模块(T22)；
所述下拉模块电性连接第N级栅极信号点(Q(N))及第N级水平扫描线(G(N))，输入直流电压(VSS)；
所述下传模块栅极连接第N级栅极信号点(Q(N))，漏极和源极分别输入时钟信号(CK)和输出下传信号(ST(N))。
8.根据权利要求7所述的实现GOA超窄边框的栅极驱动电路，其特征在于：所述下拉模块包括第三一晶体管(T31)，其栅极连接第N+4级水平扫描线(G(N+4))，漏极和源极分别连接第N级水平扫描线(G(N))和输入直流低电压(VSS)；及第四一薄膜晶体管(T41)，其栅极连接第(N+4)级水平扫描线(G(N+4))，漏极和源极分别连接该栅极信号点(Q(N))和输入直流电压(VSS)。
9.根据权利要求1-8任一所述的实现GOA超窄边框的栅极驱动电路，其特征在于：所述晶体管为薄膜晶体管。
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication |