CN106448588B - Goa驱动电路及液晶显示装置 - Google Patents
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Abstract
本发明提供了一种GOA驱动电路及液晶显示装置，该GOA驱动电路包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉模块、下拉模块、上拉控制模块、下拉维持模块以及自举电容模块；该上拉模块、上拉控制模块、下拉模块、下拉维持模块以及自举电容模块连接于该第N级栅极信号点Qn，该上拉模块以及下拉维持模块均与第N级水平扫描线连接。本发明具有减少薄膜晶体管的数量的有益效果。
Description
技术领域
本发明涉及液晶显示领域，特别是涉及一种GOA驱动电路及液晶显示装置。
背景技术
GOA(Gate Driver On Array)阵列基板行驱动是利用阵列基板制程在阵列基板上集成栅极行驱动电路，能够省掉原来在阵列基板上的栅极驱动IC，从而达到降低生产成本和实现在边框的目的。
随着技术的发展，窄边框是一种必然趋势。现有技术中，GOA驱动电路使用薄膜晶体管的数量较多，如何在不影响功能的情况下减薄膜晶体管的数量是一个技术难题。
因此，现有技术存在缺陷，急需改进。
发明内容
本发明的目的在于提供一种GOA驱动电路及液晶显示装置；以解决现有的GOA驱动电路及液晶显示装置使用薄膜晶体管较多技术问题。
为解决上述问题，本发明提供的技术方案如下：
本发明提供一种GOA驱动电路，包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉模块、下拉模块、上拉控制模块、下拉维持模块以及自举电容模块；该上拉模块、上拉控制模块、下拉模块、下拉维持模块以及自举电容模块连接于该第N级栅极信号点Qn，该上拉模块以及下拉维持模块均与第N级水平扫描线连接；
所述下拉维持模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管以及第十一薄膜晶体管，第一薄膜晶体管的漏极与栅极连接并接入第一低频时钟信号，所述第一薄膜晶体管的源极、第三薄膜晶体管的漏极、第二薄膜晶体管的栅极、第六薄膜晶体管的栅极以及所述第五薄膜晶体管的源极连接于该第N级第一节点Sn，所述第二薄膜晶体管的源极、第四薄膜晶体管的漏极、第八薄膜晶体管的栅极以及第九薄膜晶体管的栅极连接于该第N级第二节点Pn，该第六薄膜晶体管的源极、第七薄膜晶体管的漏极、第十薄膜晶体管的栅极以及第十一薄膜晶体管的栅极连接于该第N级第三节点Kn，所述第三薄膜晶体管的栅极、第四薄膜晶体管的栅极、第七薄膜晶体管的栅极、第八薄膜晶体管的漏极以及第十薄膜晶体管的漏极连接于该第N级栅极信号点Qn，所述第三薄膜晶体管的源极、第四薄膜晶体管的源极、第七薄膜晶体管的源极、第八薄膜晶体管的源极、第九薄膜晶体管的源极、第十薄膜晶体管的源极以及第十一薄膜晶体管的源极接入直流低电压VSS。
优选地，所述第一低频时钟信号以及第二低频时钟信号的相位相反。
优选地，所述上拉控制模块包括第十三薄膜晶体管，所述第十三薄膜晶体管的漏极接入第N级高频时钟信号CKn，所述第十三薄膜晶体管的源极与第N级水平扫描线连接，所述第十三薄膜晶体管的栅极与所述第N级栅极信号点Qn连接。
优选地，所述上拉模块包括第十二薄膜晶体管，所述第二薄膜晶体管的栅极与漏极连接并与第N-1级水平扫描线连接，所述第十二薄膜晶体管的源极与第N级栅极信号点Qn连接。
优选地，所述上拉模块包括第十二薄膜晶体管，所述第二薄膜晶体管的栅极第N-1级水平扫描线连接，所述第十二薄膜晶体管的源极与第N级栅极信号点Qn连接，所述第十二薄膜晶体管的漏极接入高电平信号；
所述高电平信号的电压值、第一低频时钟信号的幅值、第二低频时钟信号的幅值以及第N级高频时钟信号CKn的幅值相等。
优选地，还包括第十五薄膜晶体管，所述第十五薄膜晶体管的栅极与所述第十二薄膜晶体管的栅极连接，所述第十五薄膜晶体管的漏极与所述第N级第二节点Pn连接，所述第十五薄膜晶体管的源极接入直流低电压VSS。
优选地，还包括第十六薄膜晶体管，所述第十六薄膜晶体管的栅极与所述第十二薄膜晶体管的栅极连接，所述第十六薄膜晶体管的漏极与所述第N级第三节点Kn连接，所述第十六薄膜晶体管的源极接入直流低电压VSS。
优选地，所述自举电容模块为自举电容。
优选地，所述下拉模块包括第十四薄膜晶体管，所述第十四薄膜晶体管的源极接入直流低电压VSS，所述第十四薄膜晶体管的漏极与所述第N级栅极信号点Qn连接，所述第十四薄膜晶体管的栅极与第N+2级水平扫描线连接。
本发明还提供了一种液晶显示装置，包括上述任一项所述的GOA驱动电路。
本发明通过将Sn与第五薄膜晶体管的源极以及第六薄膜晶体管的栅极连接在一起从而使得该第三薄膜晶体管可以同时拉低该第二薄膜晶体管的栅极电压以及该第六薄膜晶体管的栅极电压，从而使得每一个GOA单元减少一个薄膜晶体管，使液晶显示装置边框更窄的有益效果，还可以节约成本。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1是本发明第一优选实施例中的GOA驱动电路的GOA单元的结构图。
图2是本发明图1所示实施例中的信号时序图。
图3是本发明第二优选实施例中的GOA驱动电路的GOA单元的结构图。
图4是本发明第三优选实施例中的GOA驱动电路的GOA单元的结构图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
在图中，结构相似的单元是以相同标号表示。
请参照图1，在第一优选实施例中，该GOA驱动电路包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线。该第N级GOA单元包括上拉模块101、下拉模块102、上拉控制模块103、下拉维持模块104以及自举电容模块105；该上拉模块101、上拉控制模块103、下拉模块102、下拉维持模块104以及自举电容模块105连接于该第N级栅极信号点Qn，该上拉模块101以及下拉维持模块104均与第N级水平扫描线Gn连接。
该上拉模块101包括第十三薄膜晶体管13，该第十三薄膜晶体管T13的漏极接入第N级时钟信号CKn，该第十三薄膜晶体管T13的栅极与第N级栅极信号点Qn连接，该第十三薄膜晶体管T13的源极与该第N级水平扫描线Gn连接。该上拉模块101用于将第N级时钟信号CKn输出为栅极驱动信号，并提高给该第N级水平扫描线Gn。
该上拉控制模块103包括第十二薄膜晶体管T12，该第十二薄膜晶体管T12的栅极与漏极连接并与该第N-1级水平扫描线Gn-1。该上拉控制模块103用于控制该第十三薄膜晶体管T13的打开时间。该自举电容模块105为自举电容Cb。
下拉维持模块104包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10以及第十一薄膜晶体管T11。第一薄膜晶体管T1的漏极与栅极连接并接入第一低频时钟信号LC1。第五薄膜晶体管T5的漏极、第五薄膜晶体管T5的栅极以及第六薄膜晶体管T6的漏极连接并接入第二低频时钟信号LC2。第一薄膜晶体管T1的源极、第三薄膜晶体管T3的漏极、第二薄膜晶体管T2的栅极、第六薄膜晶体管T6的栅极以及第五薄膜晶体管T5的源极连接于该第N级第一节点Sn。第二薄膜晶体管T2的源极、第四薄膜晶体管T4的漏极、第八薄膜晶体管T8的栅极以及第九薄膜晶体管T9的栅极连接于该第N级第二节点Pn。该第六薄膜晶体管T6的源极、第七薄膜晶体管T7的漏极、第十薄膜晶体管T10的栅极以及第十一薄膜晶体管T11的栅极连接于该第N级第三节点Kn。所述第三薄膜晶体管T3的栅极、第四薄膜晶体管T4的栅极、第七薄膜晶体管T7的栅极、第八薄膜晶体管T8的漏极以及第十薄膜晶体管T10的漏极连接于该第N级栅极信号点Qn。第三薄膜晶体管T3的源极、第四薄膜晶体管T4的源极、第七薄膜晶体管T7的源极、第八薄膜晶体管T8的源极、第九薄膜晶体管T9的源极、第十薄膜晶体管T10的源极以及第十一薄膜晶体管T11的源极接入直流低电压VSS。
请参照图2，该第一低频时钟信号LC1与第二低频时钟信号LC2的相位相反。使得该第八薄膜晶体管T8和第九薄膜晶体管T9与第十薄膜晶体管T10和第十一薄膜晶体管T11之间可以交替使用，避免一直处于直流应力作用，导致电路失效。在m1期间，该LC1处于高电平，该LC2处于低电平，因此该第八薄膜晶体管T8和第九薄膜晶体管T9处于打开使用状态，而第十薄膜晶体管T10和第十一薄膜晶体管T11处于关闭状态。
本发明通过将Sn与第五薄膜晶体管的源极以及第六薄膜晶体管的栅极连接在一起从而使得该第三薄膜晶体管可以同时拉低该第二薄膜晶体管的栅极电压以及该第六薄膜晶体管的栅极电压，从而使得每一个GOA单元减少一个薄膜晶体管，使液晶显示装置边框更窄的有益效果，还可以节约成本。
请参照图2，在另一些实施例中，该GOA驱动电路包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉模块101、下拉模块102、上拉控制模块103、下拉维持模块104以及自举电容模块105；该上拉模块101、上拉控制模块103、下拉模块102、下拉维持模块104以及自举电容模块105连接于该第N级栅极信号点Qn，该上拉模块101以及下拉维持模块104均与第N级水平扫描线Gn连接。
该上拉模块101包括第十三薄膜晶体管13，该第十三薄膜晶体管T13的漏极接入第N级时钟信号CKn，该第十三薄膜晶体管T13的栅极与第N级栅极信号点Qn连接，该第十三薄膜晶体管T13的源极与该第N级水平扫描线Gn连接。该上拉模块101用于将第N级时钟信号CKn输出为栅极驱动信号，并提高给该第N级水平扫描线Gn。
该上拉控制模块103包括第十二薄膜晶体管T12，该第十二薄膜晶体管T12的栅极与该第N-1级水平扫描线Gn-1连接。该第十二薄膜晶体管T12的漏极接入高电平信号VGH，其中，高频时钟信号CKn的幅值CKH，以及第一低频时钟信号以及第二低频时钟信号的电压幅值LH，该VGH＝LH＝CKH,当然，该VGH还可以大于LH以及CKH。采用提供高电平信号VGH可以减少Qn在凸字形的最大高电位期间，减小第十二薄膜晶体管T12的漏电流造成Qn点漏电。当然可以理解地，在该第1级GOA单元的第十二薄膜晶体管T12的栅极接入的是开启信号STV。
该上拉控制模块103用于控制该第十三薄膜晶体管T13的打开时间。
该自举电容模块105为自举电容Cb。
下拉维持模块104包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10以及第十一薄膜晶体管T11。第一薄膜晶体管T1的漏极与栅极连接并接入第一低频时钟信号LC1。第五薄膜晶体管T5的漏极、第五薄膜晶体管T5的栅极以及第六薄膜晶体管T6的漏极连接并接入第二低频时钟信号LC2。第一薄膜晶体管T1的源极、第三薄膜晶体管T3的漏极、第二薄膜晶体管T2的栅极、第六薄膜晶体管T6的栅极以及第五薄膜晶体管T5的源极连接于该第N级第一节点Sn。第二薄膜晶体管T2的源极、第四薄膜晶体管T4的漏极、第八薄膜晶体管T8的栅极以及第九薄膜晶体管T9的栅极连接于该第N级第二节点Pn。该第六薄膜晶体管T6的源极、第七薄膜晶体管T7的漏极、第十薄膜晶体管T10的栅极以及第十一薄膜晶体管T11的栅极连接于该第N级第三节点Kn。所述第三薄膜晶体管T3的栅极、第四薄膜晶体管T4的栅极、第七薄膜晶体管T7的栅极、第八薄膜晶体管T8的漏极以及第十薄膜晶体管T10的漏极连接于该第N级栅极信号点Qn。第三薄膜晶体管T3的源极、第四薄膜晶体管T4的源极、第七薄膜晶体管T7的源极、第八薄膜晶体管T8的源极、第九薄膜晶体管T9的源极、第十薄膜晶体管T10的源极以及第十一薄膜晶体管T11的源极接入直流低电压VSS。
其中，该第一低频时钟信号LC1与第二低频时钟信号LC2的相位相反。使得该第八薄膜晶体管T8和第九薄膜晶体管T9与第十薄膜晶体管T10和第十一薄膜晶体管T11之间可以交替使用，避免一直处于直流应力作用，导致电路失效。
请参照图3，其在图1实施例的基础上增加了第十五薄膜晶体管T15以及第十六薄膜晶体管T16，该十五薄膜晶体管T15以及该第十六薄膜晶体管T16的栅极均与该第十二薄膜晶体管T12的栅极连接，该第十五薄膜晶体管T15的漏极与第N级第二节点Pn连接，该第十六薄膜晶体管T16的漏极与该第N级第三节点Kn连接，该第十五薄膜晶体管T15以及第十六薄膜晶体管T16的源极连接并接入直流低电压VSS。
由于Qn在第一阶段的高电位上升较慢，该第十五薄膜晶体管T5可以快速拉低Pn点的电位，该第十六薄膜晶体管T16可以快速拉低该Kn点的电位，从而使得第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10以及第十一薄膜晶体管T11在此期间可以更快关闭，可以增加第N级栅极信号点Qn的稳定性。
可以理解地，在本实施例中，也可以与采用与第二实施例相同的方式，将该第十二薄膜晶体管T12的栅极与漏极断开，在该第十二薄膜晶体管T12的栅极接入第N-1级水平扫描线Gn-1，在该第十二薄膜晶体管T12的漏极接入高电平信号VGH。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (10)
1.一种GOA驱动电路，其特征在于，包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉模块、下拉模块、上拉控制模块、下拉维持模块以及自举电容模块；该上拉模块、上拉控制模块、下拉模块、下拉维持模块以及自举电容模块连接于该第N级栅极信号点Qn，该上拉模块以及下拉维持模块均与第N级水平扫描线连接；
所述下拉维持模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管以及第十一薄膜晶体管，第一薄膜晶体管的漏极与栅极连接并接入第一低频时钟信号，所述第一薄膜晶体管的源极、第三薄膜晶体管的漏极、第二薄膜晶体管的栅极、第六薄膜晶体管的栅极以及所述第五薄膜晶体管的源极连接于该第N级第一节点Sn，所述第二薄膜晶体管的源极、第四薄膜晶体管的漏极、第八薄膜晶体管的栅极以及第九薄膜晶体管的栅极连接于该第N级第二节点Pn，该第六薄膜晶体管的源极、第七薄膜晶体管的漏极、第十薄膜晶体管的栅极以及第十一薄膜晶体管的栅极连接于该第N级第三节点Kn，所述第三薄膜晶体管的栅极、第四薄膜晶体管的栅极、第七薄膜晶体管的栅极、第八薄膜晶体管的漏极以及第十薄膜晶体管的漏极连接于该第N级栅极信号点Qn，所述第三薄膜晶体管的源极、第四薄膜晶体管的源极、第七薄膜晶体管的源极、第八薄膜晶体管的源极、第九薄膜晶体管的源极、第十薄膜晶体管的源极以及第十一薄膜晶体管的源极接入直流低电压VSS。
2.根据权利要求1所述的GOA驱动电路，其特征在于，所述第一低频时钟信号以及第二低频时钟信号的相位相反。
3.根据权利要求1所述的GOA驱动电路，其特征在于，所述上拉模块包括第十三薄膜晶体管，所述第十三薄膜晶体管的漏极接入第N级高频时钟信号CKn，所述第十三薄膜晶体管的源极与第N级水平扫描线连接，所述第十三薄膜晶体管的栅极与所述第N级栅极信号点Qn连接。
4.根据权利要求3所述的GOA驱动电路，其特征在于，所述上拉控制模块包括第十二薄膜晶体管，所述第十二薄膜晶体管的栅极与漏极连接并与第N-1级水平扫描线连接，所述第十二薄膜晶体管的源极与第N级栅极信号点Qn连接。
5.根据权利要求3所述的GOA驱动电路，其特征在于，所述上拉控制模块包括第十二薄膜晶体管，所述第十二薄膜晶体管的栅极与第N-1级水平扫描线连接，所述第十二薄膜晶体管的源极与第N级栅极信号点Qn连接，所述第十二薄膜晶体管的漏极接入高电平信号；
所述高电平信号的电压值、第一低频时钟信号的幅值、第二低频时钟信号的幅值以及第N级高频时钟信号CKn的幅值相等。
6.根据权利要求4或5所述的GOA驱动电路，其特征在于，还包括第十五薄膜晶体管，所述第十五薄膜晶体管的栅极与所述第十二薄膜晶体管的栅极连接，所述第十五薄膜晶体管的漏极与所述第N级第二节点Pn连接，所述第十五薄膜晶体管的源极接入直流低电压VSS。
7.根据权利要求4或5所述的GOA驱动电路，其特征在于，还包括第十六薄膜晶体管，所述第十六薄膜晶体管的栅极与所述第十二薄膜晶体管的栅极连接，所述第十六薄膜晶体管的漏极与所述第N级第三节点Kn连接，所述第十六薄膜晶体管的源极接入直流低电压VSS。
8.根据权利要求1所述的GOA驱动电路，其特征在于，所述自举电容模块为自举电容。
9.根据权利要求1所述的GOA驱动电路，其特征在于，所述下拉模块包括第十四薄膜晶体管，所述第十四薄膜晶体管的源极接入直流低电压VSS，所述第十四薄膜晶体管的漏极与所述第N级栅极信号点Qn连接，所述第十四薄膜晶体管的栅极与第N+2级水平扫描线连接。
10.一种液晶显示装置，其特征在于，包括权利要求1-9任一项所述的GOA驱动电路。
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