CN114187868B - 行驱动电路、阵列基板及显示面板 - Google Patents

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Abstract

本发明公开一种行驱动电路、阵列基板及显示面板，其中行驱动电路包括多级行驱动单元每一级行驱动单元包括上拉节点、上拉模块和输出模块；上拉模块的输入端与第(N‑m)级行驱动单元的上拉节点连接，或者分别与第(N‑x)级和第(N‑y)行驱动单元的级传信号输出端连接。上拉模块在工作时，将输入端接入的信号输出至上拉节点以为上拉节点充电，从而拉高输出模块的受控端电位，进而开启输出模块。本发明的行驱动单元的上拉节点电位可以被上拉的更高，从而整体的驱动能力更强，可以适应低温或者高频工作。

Description

行驱动电路、阵列基板及显示面板
技术领域
本发明涉及显示技术领域，特别涉及一种行驱动电路、阵列基板及显示面板。
背景技术
随着显示技术不断发展，现市面上主流显示有液晶显示器(Liquid CrystalDisplay，LCD)以及OLED显示器，它们具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。如：电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等，在平板显示领域中占主导地位。
GDL技术(Gate Driver less)即较少的栅极驱动器技术，是运用液晶显示面板的原有阵列制程将水平扫描线的行驱动电路制作在显示区周围的基板上，使之能替代外接集成电路板((Integrated Circuit，IC)来完成水平扫描线的驱动。GDL技术能减少外接IC的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。可以采用GDL技术将栅极驱动器制作在薄膜晶体管阵列基板上，节省空间及驱动IC的成本。
值得一提的时，GDL是将时序控制器输出的时序控制作为栅极驱动信号输出，然而，随着显示面板驱动频率越来越高，时序信号的脉宽越来越低，导致行驱动电路输出的栅极驱动信号的驱动能力不足。
发明内容
本发明的主要目的是提供一种行驱动电路、阵列基板及显示面板，旨在提高行驱动电路的驱动能力。
为实现上述目的，本发明提出一种行驱动电路，包括级联设置的多级行驱动单元，每一级所述行驱动单元包括上拉节点、上拉模块和输出模块；所述上拉模块在其受控端接收到级传信号时，将其输入端接收到的输入信号输出，以为所述上拉节点充电；所述输出模块的受控端与所述上拉节点连接，所述输出模块的输入端与时序控制器连接，所述输出模块用于在其受控端的电位被所述上拉节点的电位拉高时，将时序控制器输出的时序信号作为级传信号和栅极驱动信号分别从级传信号输出端和栅极驱动信号输出端输出；
第N级所述行驱动单元的所述上拉模块具有第一输入端，所述第一输入端与第(N-m)级所述行驱动单元的上拉节点连接；
或者，第N级所述行驱动单元的所述上拉模块的具有第二输入端和第三输入端，所述第二输入端与第(N-x)级所述行驱动单元的级传信号输出端连接；所述第三输入端与第(N-y)级所述行驱动单元的级传信号输出端连接；
其中，所述m、x、y、N均为正整数，所述m、x、y均小于N，所述x不等于y。
在一实施例中，当第N级所述行驱动单元的所述上拉模块的具有第二输入端和第三输入端，所述第二输入端与第(N-x)级所述行驱动单元的级传信号输出端连接，所述第三输入端与第(N-y)级所述行驱动单元的级传信号输出端连接时，第N级所述行驱动单元的上拉模块包括：
第一上拉薄膜晶体管，所述第一上拉薄膜晶体管的受控端与输入端均与第(N-x)级所述行驱动单元的级传信号输出端连接，所述第一上拉薄膜晶体管的输出端与第N级所述行驱动单元的上拉节点连接；
第二上拉薄膜晶体管，所述第二上拉薄膜晶体管的受控端与输入端均与第(N-y)级所述行驱动单元的级传信号输出端连接，所述第二上拉薄膜晶体管的输出端与第N级所述行驱动单元的上拉节点连接。
在一实施例中，每一级所述行驱动单元还包括第一复位模块，所述第一复位模块的输入端用于接入低电平恒压信号，所述第一复位模块的输出端与所述上拉节点连接，所述第一复位模块用于在其受控端接收到复位信号时，将所述低电平恒压信号输出至所述上拉节点；
第N级所述行驱动单元的第一复位模块的受控端与第(N+L)级所述行驱动单元的级传信号输出端连接，并将第(N+L)级所述行驱动单元输出的级传信号作为所述复位信号；
其中，所述L大于或者等于4，且小于N。
在一实施例中，每一级所述行驱动单元还包括第二复位模块；
所述第二复位模块的输入端用于接入低电平恒压信号，所述第二复位模块的输出端与所述上拉节点连接，所述第二复位模块的受控端与时序控制器连接，所述第二复位模块用于在其受控端接收到时序控制器输出的帧复位信号时，将所述低电平恒压信号输出至所述上拉节点。
在一实施例中，相邻的两级所述行驱动单元为一组，每一组中的两级所述行驱动单元定义为第K级所述行驱动单元和第K+1级所述行驱动单元，第K级所述行驱动单元和第K+1级所述行驱动单元用于依次输出栅极驱动信号驱动相邻两行像素单元；
第K级所述行驱动单元的所述上拉模块的输入端与第(K-4)级所述行驱动单元的所述上拉节点连接，第K级所述行驱动单元的所述第一复位模块的受控端与第(K+4)级所述行驱动单元的级传信号输出端连接；
第K+1级所述行驱动单元的所述上拉模块的输入端与第(K-3)级所述行驱动单元的所述上拉节点连接，第K+1所述行驱动单元的所述第一复位模块的受控端与第(K+5)级所述行驱动单元的级传信号输出端连接。
在一实施例中，相邻的两级所述行驱动单元为一组，每一组中的两级所述行驱动单元定义为第J级所述行驱动单元和第J+1级所述行驱动单元，第J级所述行驱动单元和第J+1级所述行驱动单元用于依次输出栅极驱动信号驱动相邻两行像素单元；
第J级所述行驱动单元的所述上拉模块的具有第一输入端和第二输入端；第一输入端与第(J-4)级所述行驱动单元的级传信号输出端连接，第二输入端与第(J-6)级所述行驱动单元的级传信号输出端连接；
第J+1级所述行驱动单元的所述上拉模块的具有第一输入端和第二输入端；第一输入端与第(J-3)级所述行驱动单元的级传信号输出端连接，第二输入端与第(J-5)级所述行驱动单元的级传信号输出端连接。
在一实施例中，第J级所述行驱动单元的所述第一复位模块的受控端与第(J+4)级所述行驱动单元的级传信号输出端连接；并将第(J+4)级所述行驱动单元输出的级传信号作为所述复位信号；
第J级所述行驱动单元的所述第一复位模块的受控端与第(J+6)级所述行驱动单元的级传信号输出端连接，并将第(J+6)级所述行驱动单元输出的级传信号作为所述复位信号。
本发明还提出一种行驱动电路，包括级联设置的多级行驱动单元，每一级行驱动单元包括上拉节点、上拉模块、第一复位模块和输出模块；
所述上拉模块在其受控端接收到级传信号时，将其输入端接收到的输入信号输出，以为所述上拉节点充电；所述输出模块的受控端与所述上拉节点连接，所述输出模块的输入端与时序控制器连接，所述输出模块用于在其受控端的电位被所述上拉节点的电位被拉高时，将时序控制器输出的时序信号作为级传信号和栅极驱动信号分别从级传信号输出端和栅极驱动信号输出端输出，所述第一复位模块输入端用于接入低电平恒压信号，所述第一复位模块的输出端与所述上拉节点连接，所述第一复位模块用于在其受控端接收到复位信号时，将所述低电平恒压信号输出至所述上拉节点；
第N级所述行驱动单元的所述上拉模块具有第一输入端，所述第一输入端与第(N-m)级所述行驱动单元的上拉节点连接；第N级所述行驱动单元的第一复位模块的受控端与第(N+L)级所述行驱动单元的所述输出模块的输出端连接，并将第(N+L)级所述行驱动单元的输出的级传信号作为所述复位信号；
或者，第N级所述行驱动单元的所述上拉模块包括：
第一上拉薄膜晶体管，所述第一上拉薄膜晶体管的受控端与输入端均与第(N-x)级所述行驱动单元的级传信号输出端连接，所述第一上拉薄膜晶体管的输出端与第N级所述行驱动单元的上拉节点连接；
第二上拉薄膜晶体管，所述第二上拉薄膜晶体管的受控端与输入端均与第(N-y)级所述行驱动单元的级传信号输出端连接，所述第二上拉薄膜晶体管的输出端与第N级所述行驱动单元的上拉节点连接；
第N级所述行驱动单元的第一复位模块的受控端与第(N+L)级所述行驱动单元的级传信号输出端连接，并将第(N+L)级所述行驱动单元输出的级传信号作为所述复位信号；
其中，所述m、x、y、N为正整数，所述m、x、y均小于N，所述x不等于y，所述L大于或者等于5，且小于N。
本发明还提出一种阵列基板，所述阵列基板包括有效显示区和非有效显示区，所述非有效显示区环绕在有效显示区的外围，上述行驱动电路设于所述阵列基板的非有效显示区。
本发明还提出一种显示面板，所述显示面板包括：彩膜基板、液晶和上述的阵列基板，所述液晶层设于所述阵列基板和所述彩膜基板之间。
本发明技术方案通过将电压更高的第(N-m)级行驱动单元的上拉节点电位输出至第N级行驱动单元的上拉模块，提高第N级行驱动单元的上拉模块对上拉节点充电的电压。或者将第(N-x)级所述行驱动单元输出的级传信号和第(N-y)级所述行驱动单元输出的级传信号依次接入第N级行驱动单元的上拉模块，提高第N级行驱动单元的上拉模块对上拉节点充电的充电时间。从而提高上拉节点的电位，进而使得输出模块的受控端电位更高，驱动能力更强，从而在更高频率的时序控制信号的控制下、更低的环境温度下，仍旧可以很好的驱动像素单元。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明实施例一行驱动电路的一种电路框图；
图2为本发明实施例一行驱动电路的另一种电路框图；
图3为本发明实施例一行驱动电路的一种电路图；
图4为本发明实施例一行驱动电路的一种关键节点波形图；
图5为本发明实施例一行驱动电路的另一种电路图；
图6为本发明实施例一行驱动电路的另一种关键节点波形图；
图7为本发明实施例一行驱动电路的上拉节点阶段电压图；
图8为本发明阵列基板一实施例的结构示意图；
图9为本发明显示面板一实施例的结构示意图。
附图标号说明：
Figure BDA0003451857170000051
Figure BDA0003451857170000061
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
另外，在本发明中如涉及“第N”、“第N+1”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第N”、“第N+1”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
实施例一：
本发明提出一种行驱动电路。行驱动电路与时序控制器连接，行驱动电路包括级联设置的多级行驱动单元，每一级行驱动单元包括受控端、输入端、时序信号输入端、级传信号输出端、栅极驱动信号输出端。
第N级行驱动单元10的受控端与第(N-m)行驱动单元的级传信号输出端连接，第N级行驱动单元10的时序信号输入端与时序控制器连接，第N级行驱动单元10的级传信号输出端与第(N+L)级行驱动单元的受控端连接，第N级行驱动单元10的栅极驱动信号输出端与一行像素单元连接。第N级行驱动单元10可以在接收到第(N-m)行驱动单元的级传信号以及时序控制器输出的时序控制信号CLK(N)为高电平时，输出栅极驱动信号Gout(N)驱动一行像素单元，并输出级传信号carry(N)至第(N+m)行驱动单元。通过级传信号的级传控制实现行驱动单元之间的级传驱动。
可以理解的是，第N级行驱动电路10可以是任意级行驱动电路，而当第N级行驱动电路为显示面板的前几级驱动电路时，级传信号可由时序控制器经相应的初始帧信号线输出得到(也即时序控制器输出帧起始信号输出至第N级行驱动单元的受控端)。
值得注意的是，参照图1，本实施例中，第N级行驱动单元10的输入端与第(N-m)行驱动单元的上拉节点Q(N-m)连接，如此可以有效第N级行驱动单元10输入信号的电压，进而提高第N级行驱动单元10的驱动能力。
具体而言，参照图3，每一级行驱动单元包括上拉节点Q(N)、上拉模块11和输出模块12。第N级行驱动单元10的上拉模块11可以包括第一薄膜晶体管T1，第一薄膜晶体管T1的受控端与第(N-m)级所述行驱动单元的级传信号输出端连接，第一薄膜晶体管T1的输入端与第(N-m)级所述行驱动单元的上拉节点连接，第一薄膜晶体管T1的输出端与第N级行驱动单元10的上拉节点Q(N)连接；第N级行驱动单元10的输出模块12可以包括第二薄膜晶体管T2、第三薄膜晶体管T3和第一电容(可以是指第三薄膜晶体管T3的栅源电容，图中未示出)，第二薄膜晶体管T2和第三薄膜晶体管T3的受控端即为输出模块12的受控端，与上拉节点Q(N)连接，第二薄膜晶体管T2和第三薄膜晶体管T3的输入端用于接入时序控制信号，第二薄膜晶体管T2的输出端用于输出级传信号，第三薄膜晶体管T3的输出端用于输出栅极驱动信号。
其中，本实施例中的m可以为小于N的任意正整数，本实施例以m等于4为例进行说明。
下面结合图3和图4，解释本申请中，第N级行驱动单元10的输入端与第(N-m)行驱动单元的上拉节点Q(N-m)连接能提高电路驱动能力的原理。
其中，图4的左侧表示传统的行驱动电路的关键信号波形，右侧表示本申请的行驱动电路的关键信号薄膜。carry(N-4)表示第(N-4)级行驱动单元输出的级传信号的波形，Q(N-4)表示第(N-4)级行驱动单元的上拉节点的电位，Q(N)表示第(N)级行驱单元的上拉节点的电位，Gout(N)表示第N级行驱动单元输出的栅极驱动信号，carry(N+5)表示第(N+5)级行驱动单元输出的级传信号。
参照图3，当第N级行驱动单元的第一薄膜晶体管T1的受控端接收到第(N-4)级所述行驱动单元输出的级传信号carry(N-4)时，第一薄膜晶体管T1导通，并将输入端接入的输入信号输出至上拉节点Q(N)，为其点充电(也即为第一电容充电)，当其上拉节点Q(N)的电压充电至第二薄膜晶体管T2和第三薄膜晶体管T3的开启电压时，第二薄膜晶体管T2和第三薄膜晶体管T3开启，等待时序控制信号CLK(N)变为高电平时，第二薄膜晶体管T2和第三薄膜晶体管T3分别将时序控制信号作为级传信号和栅极驱动信号输出。
在上述过程中，第N级行驱动单元的上拉节点Q(N)的电位先是被第一薄膜晶体管T1充电至第一电位，然后由于时序控制信号的高电平以及第一电容的耦合作用，被进一步拉高至第二电位，而后时序控制信号变为低电平时，又恢复到第一电位。
显而易见的是，以薄膜晶体管为N型薄膜晶体管为例，N型薄膜晶体管导通时，栅源电压差VGS大于开启电压，也上拉节点电压大于级传信号电压。且当第N行驱动单元输出的级传信号carry(N)时，其上拉节点Q(N)的电位处于第二电位，这个第二电位的电压值比级传信号carry(N)的电压更高，也就是说，对于一级行驱动单元而言，上拉节点Q(N)的电压高于级传信号carry(N)的电压。同理，在其他级行驱动单元中，例如第(N-4)级行驱动单元中，上拉节点Q(N-4)的电位也高于级传信号carry(N-4)。
如此一来，相比较直接将第(N-4)级行驱动单元输出的级传信号carry(N-4)输出至第N级行驱动单元10的上拉模块11的输入端。本实施例将电压更高的第(N-4)级所述行驱动单元的上拉节点Q(N-4)连接至第N级行驱动单元10的上拉模块11的输入端。使得第N级行驱动单元10上拉模块11工作时，输出的电压更高，从而第N级行驱动单元10的第一电容充电更快，上拉节点Q(N)的电位可以提升至更高电位。具体上拉节点Q(N)的电位变化可参照图4，虚线表示采用第(N-4)级行驱动单元输出的级传信号carry(N-4)作为上拉模块的输入信号时，第N级行驱动单元上拉节点Q(N)的电位变化。实线表示第(N-4)级行驱动单元的上拉节点Q(N-4)的电位作为上拉模块的输入信号时，第N级行驱动单元上拉节点Q(N)的电位变化。
本实施例利用同一级行驱动单元的上拉节点电位高于级传信号的特点，从而同样的条件下，上拉节点Q(N)的电位被拉的更高，使得输出模块12的薄膜晶体管的导通阻抗更低，输出的栅极驱动信号电压更高，驱动能力更强，以在更高频率的时序控制信号的控制下、更低的环境温度下，仍旧可以很好的驱动像素单元。
参照图2，在另一实施例中，第N级行驱动单元10具有第二输入端和第二输入端和第三输入端。所述第二输入端与第(N-x)级与所述行驱动单元的级传信号输出端连接；所述第三输入端与第(N-y)级所述行驱动单元的级传信号输出端连接；第(N-x)级所述行驱动单元输出的级传信号carry(N-x)和第(N-y)级所述行驱动单元输出的输出的级传信号carry(N-y)被依次用于对第N级行驱动单元10的上拉节点Q(N)进行充电。如此，可以有效提高行驱动单元的输入信号的高电平持续时间，以有效提高第N级行驱动单元10的驱动能力。本实施例中，x和y可以为小于N的任意正整数，且x不等于y。
本实施例以x等于6，y等于4为例进行说明。参照图5和图6，其中，图6左侧表示传统的行驱动电路的关键信号波形，右侧表示本申请的行驱动电路的关键信号薄膜。其中carry(N-4)、carry(N-6)表示第(N-4)、(N-6)级行驱动单元输出的级传信号波形，Q(N)表示第(N)级行驱单元的上拉节点电位，Gout(N)表示第N级行驱动单元输出的栅极驱动信号，carry(N+5)表示第(N+5)级行驱动单元输出的级传信号。
本实施例中，第N级行驱动单元10的上拉模块11包括两个第一薄膜晶体管，分别记为第一上拉薄膜晶体管T1_1和第二上拉薄膜晶体管T1_2。第一上拉薄膜晶体管T1_1和第二上拉薄膜晶体管T1_2的受控端即为上拉模块11的受控端，第一上拉薄膜晶体管T1_1的输入端与第(N-6)级所述行驱动单元的级传信号输出端连接，第二上拉薄膜晶体管T1_2的输入端与第(N-4)级所述行驱动单元的级传信号输出端连接，第一上拉薄膜晶体管T1_1和第二上拉薄膜晶体管T1_2的输出端与上拉节点Q(N)连接。
参照图5和图6，当第(N-6)级所述行驱动单元输出级传信号carry(N-6)时，第N级行驱动单元10的第一上拉薄膜晶体管T1_1开启，并将第(N-6)级所述行驱动单元输出的级传信号carry(N-6)输出至第N级行驱动单元10的上拉节点Q(N)，以为其充电。待到第(N-4)级所述行驱动单元输出级传信号carry(N-4)时，第N级行驱动单元10的第二上拉薄膜晶体管T1_2开启，并将第(N-4)级所述行驱动单元输出的级传信号carry(N-4)输出至第N级行驱动单元10的上拉节点Q(N)，以为其充电，也即上拉节点Q(N)接受了两段充电。
因此相比较直接将第(N-4)级行驱动单元输出的级传信号carry(N-4)输出至第N级行驱动单元10的上拉模块11的输入端。本实施例第(N-6)级所述行驱动单元输出的级传信号carry(N-6)和第(N-4)级所述行驱动单元输出的级传信号carry(N-4)依次输出至第N级行驱动单元10的上拉模块11的输入端。参照图6，使得第N级行驱动单元10上拉模块11为上拉节点Q(N)充电的时间由T1(第(N-4)级行驱动单元输出的级传信号carry(N-4)的高电平持续时间)变为T1_1与T1_2之和(也即第(N-6)级行驱动单元输出的级传信号carry(N-6)的上升沿至第(N-4)级行驱动单元输出的级传信号carry(N-4)的下降沿)。使得上拉节点Q(N)的充电时间更长，从而可以将上拉节点Q(N)的电位充电至更高电位，提高驱动能力。
参照图6，虚线表示将第(N-4)级行驱动单元输出的级传信号carry(N-4)输出至第N级行驱动单元10的上拉模块11的输入端时，第N级行驱动单元10的上拉节点Q(N)电位变化。实线表示第(N-6)级所述行驱动单元输出的级传信号carry(N-6)和第(N-4)级所述行驱动单元输出的级传信号carry(N-4)依次输出至第N级行驱动单元10的上拉模块11的输入端时，第N级行驱动单元10的上拉节点Q(N)电位变化。显而易见的是，本申请对上拉节点Q(N)的充电时间更长，上拉节点Q(N)的电位可以变得更高，使得输出模块的薄膜晶体管导通阻抗更低，进而输出的栅极驱动信号电压更高，驱动能力更强，以在更高频率的时序控制信号的控制下、更低的环境温度下，仍旧可以很好的驱动像素单元。
本发明技术方案通过将电压更高的第(N-m)级行驱动单元的上拉节点Q(N-m)的电位输出至第N级行驱动单元10的上拉模块11，提高第N级行驱动单元10的上拉模块11对上拉节点Q(N)充电的电压。或者将第(N-x)级所述行驱动单元输出的级传信号carry(N-x)和第(N-y)级所述行驱动单元输出的级传信号carry(N-y)依次接入第N级行驱动单元10的上拉模块11，延长第N级行驱动单元10的上拉模块11对上拉节点Q(N)充电的充电时间效果曲线如图7的L1所示。从而提高上拉节点Q(N)的电位，进而使得输出模块12的受控端电位更高，驱动能力更强，从而在更高频率的时序控制信号的控制下、更低的环境温度下，仍旧可以很好的驱动像素单元。
参照图7，曲线L1表示常规的行驱动单元的上拉节点Q(N)的输出阶段电压，曲线L2表示将Q(N-m)的上拉节点连接至第N级行驱动单元的输入端时，上拉节点Q(N)的输出阶段电压。L3表示将carry(N-6)和carry(N-4)的级传信号输出端连接至第N级行驱动单元的输入端时，上拉节点Q(N)的输出阶段电压，可见，在低温状态下，本申请的上拉节点Q(N)的输出阶段电压任然可以大于15V(一般而言，大于15V表示合格)，从而本申请公开的行驱动电路可以在更低温的环境下工作。
参照图3或者图5，在一实施例中，每一级所述行驱动单元还包括第一复位模块13，所述第一复位模块13的输入端用于接入低电平恒压信号，所述第一复位模块13的输出端与所述上拉节点Q(N)连接，所述第一复位模块13用于在其受控端接收到复位信号时，将所述低电平恒压信号输出至所述上拉节点Q(N)；
第N级所述行驱动单元的第一复位模块13的受控端与第(N+L)级所述行驱动单元的所述输出模块12的级传信号输出端连接，并将第(N+L)级所述行驱动单元的所述输出模块12输出的级传信号作为复位信号；
其中，所述L大于或者等于4，且小于N。
第N级所述行驱动单元的第一复位模块13可以包括第四薄膜晶体管T4，第四薄膜晶体管T4的受控端为第一复位模块13的受控端，第四薄膜晶体管T4的输入端为所述第一复位模块13的输入端，第四薄膜晶体管T4的输出端为第一复位模块13的输出端。
当接收到第(N+L)级所述行驱动单元的所述输出模块12输出的级传信号时，第四薄膜晶体管T4开启，将所述低电平恒压信号输出至所述上拉节点Q(N)，以将上拉节点Q(N)的电位下拉至低电平恒压信号的电位，也即对上拉节点的电位进行复位，从而拉低输出模块12受控端电位，以关闭输出模块12，实现一次复位。也就是说，本实施例中，第N级行驱动单元10还接收第(N+L)级所述行驱动单元输出的级传信号，并进行上拉节点Q(N)的电位进行复位，进而实现多级行驱动单元之间的自动复位，实现对每一行驱动单元的上拉节点Q(N)的周期复位。
值得注意的是，本实施例中，L大于或者等于4，相比较L取其他更小值时，本实施例可以使得第N级行驱动单元10更迟复位，从而输出模块12输出的栅极驱动信号持续时间更长，提升驱动能力。
在一实施例中，每一级所述行驱动单元还包括第二复位模块18，所述第二复位模块18的输入端用于接入低电平恒压信号，所述第二复位模块18的输出端与所述上拉节点Q(N)连接，所述第二复位模块18的受控端与时序控制器连接，所述第二复位模块18用于在其受控端接收到时序控制器输出的帧复位信号时，将所述低电平恒压信号输出至所述上拉节点Q(N)。
所述第二复位模块18包括第十八薄膜晶体管T18，所述第十八薄膜晶体管T18的受控端为第二复位模块18的受控端，所述第十八薄膜晶体管T18的输入端为第二复位模块18的输入端，所述第十八薄膜晶体管T18的输出端为第二复位模块18的输出端。本实施例中，时序控制器可以逐帧输出帧复位信号，控制第十八薄膜晶体管T18开启，以复位上拉节点，进而使得每一级所述行驱动单元可以逐帧复位。
参照图3，在一实施例中，相邻的两级所述行驱动单元为一组，每一组中的两级所述行驱动单元定义为第K级所述行驱动单元和第K+1级所述行驱动单元，第K级所述行驱动单元和第K+1级所述行驱动单元用于依次输出栅极驱动信号驱动相邻两行像素单元；
为了方便结合附图进行表述，将第K级所述行驱动单元和第K+1级所述行驱动单元表述第N级行驱动单元和第N+1级行驱动单元。第N级所述行驱动单元可以是指奇数级行驱动单元，第N+1级所述行驱动单元可以是指偶数行行驱动单元。
第N级所述行驱动单元的所述上拉模块11的输入端与第(N-4)级所述行驱动单元的所述上拉节点连接，第N级所述行驱动单元的所述第一复位模块13的受控端与第(N+4)级所述行驱动单元的级传信号输出端连接；
第N+1级所述行驱动单元的所述上拉模块11的输入端与第(N-3)级所述行驱动单元的所述上拉节点连接，第N+1所述行驱动单元的所述第一复位模块13的受控端与第(N+5)级所述行驱动单元的级传信号输出端连接。
当第N级所述行驱动单元接收到第(N-4)级所述行驱动单元的所述上拉节点Q(N-4)的电位信号和级传信号carry(N-4)时，第N级所述行驱动单元的上拉模块11开始工作，为上拉节点Q(N)充电。从而输出模块12开启并在时序控制信号CLK(N)来临时，输出第N级栅极驱动信号Q(N)和级传信号carry(N)。当接收到第(N+4)级所述行驱动单元的输出的级传信号carry(N+4)时，第一复位模块13复位上拉节点Q(N)电位，进而关闭输出模块12，停止输出第N级栅极驱动信号Q(N)和级传信号carry(N)。
当第(N+1)级所述行驱动单元接收到第(N-3)级所述行驱动单元的所述上拉节点carry(N-3)的电位信号和级传信号carry(N-3)时，第N+1级所述行驱动单元的上拉模块11开始工作，为上拉节点Q(N+1)充电。从而输出模块12开启并在时序控制信号来临时，输出第(N+1)级栅极驱动信号Q(N+1)和级传信号carry(N+1)。当接收到第(N+3)级所述行驱动单元的输出的级传信号时，第一复位模块13复位上拉节点Q(N+1)电位，进而关闭输出模块12，停止输出第N+1级栅极驱动信号Q(N+1)和级传信号carry(N+1)。
本实施例中，第N级行驱动单元和第N+1级行驱动单元接入的都是电压更高的上拉节点电位信号，从而N级行驱动单元和第N+1级行驱动单元的驱动能力更强。
参照图5，在另一实施例中，相邻的两级所述行驱动单元为一组，每一组中的两级所述行驱动单元定义为第J级所述行驱动单元和第J+1级所述行驱动单元，第J级所述行驱动单元和第J+1级所述行驱动单元用于依次输出栅极驱动信号驱动相邻两行像素单元；
为了方便结合附图进行表述，将第J级所述行驱动单元和第J+1级所述行驱动单元表述第N级行驱动单元和第N+1级行驱动单元。第N级所述行驱动单元可以是指奇数级行驱动单元，第N+1级所述行驱动单元可以是指偶数行行驱动单元。
第N级所述行驱动单元的所述上拉模块11的输入端与第(N-4)级以及第(N-6)级所述行驱动单元级传信号输出端连接，第N级所述行驱动单元的所述第一复位模块13的受控端与第(N+4)级所述行驱动单元的级传信号输出端连接；第N级行驱动单元的第一复位模块13的受控端与第(N+4)级所述行驱动单元的所述输出模块12的输出端连接，并将第(N+4)级所述行驱动单元的所述输出模块12输出的级传信号作为复位信号；
第N+1级所述行驱动单元的所述上拉模块11的输入端与第(N-3)级以及第(N-5)级所述行驱动单元的级传信号输出端连接，第N级所述行驱动单元的所述第一复位模块13的受控端用于接收第(N+6)级所述行驱动单元的输出的级传信号。第N+1级行驱动单元的第一复位模块13的受控端与第(N+6)级所述行驱动单元的级传信号输出端连接，并将第(N+6)级所述行驱动单元的输出的级传信号作为复位信号。
具体而言，参照图6，当第N级所述行驱动单元接收到第(N-6)级所述行驱动单元的输出的级传信号carry(N-6)时，第N级所述行驱动单元的上拉模块11开始工作，为上拉节点Q(N)充电。当接收到第(N-4)级所述行驱动单元的输出的级传信号carry(N-4)时，第N级所述行驱动单元的上拉模块11继续工作，为上拉节点Q(N)继续充电，从而实际上，上拉模块11的工作时间为第(N-6)级所述行驱动单元的输出的级传信号carry(N-6)的上升沿至第(N-4)级所述行驱动单元的输出的级传信号carry(N-6)的下降沿(图6所示的T1_1与T1_2之和)，工作时间更长，使得其上拉节点Q(N)的电位可以被充电至更高电位，从而输出模块12更好的开启并在时序控制信号来临时，输出驱动能力更强的第N级栅极驱动信号。当第N级所述行驱动单元接收到第(N+4)级所述行驱动单元的输出的级传信号carry(N+4)时，第一复位模块13复位上拉节点Q(N)电位，进而关闭输出模块12，停止输出第N级栅极驱动信号Q(N)。
同理，当第N+1级所述行驱动单元接收到第(N-5)级所述行驱动单元的输出的级传信号carry(N-5)时，第N+1级所述行驱动单元的上拉模块11开始工作，为其上拉节点Q(N+1)充电。当第N+1级所述行驱动单元接收到第(N-3)级所述行驱动单元的输出的级传信号carry(N-3)时，第N级所述行驱动单元的上拉模块11继续工作，继续为上拉节点Q(N+1)充电，从而实际上，上拉模块11的工作时间为第(N-5)级所述行驱动单元的输出的级传信号的上升沿至第(N-3)级所述行驱动单元的输出的级传信号的下降沿(图6所示的T1_1与T1_2之和)，工作时间更长，使得其上拉节点Q(N+1)的电位可以被充电至更高电位，从而输出模块12的导通阻抗更低，以在时序控制信号来临时，输出驱动能力更强的第N+1级栅极驱动信号Q(N+1)。当第N+1级所述行驱动单元接收到第(N+6)级所述行驱动单元的输出的级传信号时，第一复位模块13复位上拉节点Q(N+1)电位，进而关闭输出模块12，停止输出第N+1级栅极驱动信号Q(N+1)。
此外，参照图3或者图5，在本实施例中，每一级所述行驱动单元还包括第一下拉模块14、第二下拉模块15、第一下拉控制模块16以及第一下拉维持模块17。其中，
第一下拉模块14包括受控端、第一输入端、第二输入端、第三输入端、第一输出端、第二输出端以及第三输出端，第一输入端、第二输入端、第三输入端均接入低电平恒压信号，第一输出端、第二输出端以及第三输出端分别与输出模块12的受控端(上拉节点)、级传信号输出端、栅极驱动信号输出端一一连接。
参照图3或者图5，第一下拉模块14可包括第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7，三者的输出端分别为第一下拉模块14的第一输出端、第二输出端和第三输出端，三者的受控端彼此连接且为第一下拉模块14的受控端，三者的输入端分别为第一下拉模块14的第一输入端、第二输入端和第三输入端。第一下拉模块14用于在受控端电位被上拉时，第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7导通，实现对输出模块12的受控端(上拉节点)、级传信号输出端、栅极驱动信号输出端的复位。
第二下拉模块15包括受控端、第一输入端、第二输入端、第三输入端、第一输出端、第二输出端以及第三输出端，第一输入端、第二输入端、第三输入端均接入低电平恒压信号，第一输出端、第二输出端以及第三输出端分别与输出模块12的受控端(上拉节点)、级传信号输出端、栅极驱动信号输出端一一连接。
参照图3或者图5，第二下拉模块15可以包括第八薄膜晶体管T8、第九薄膜晶体管T9和第十薄膜晶体管T10，三者的输出端分别为第二第一复位模块13的第一输出端、第二输出端和第三输出端，三者的受控端彼此连接且为第一下拉模块14的受控端，三者的输入端分别为第二第一复位模块13的第一输入端、第二输入端和第三输入端。第一下拉模块14用于在受控端电位被上拉时，第八薄膜晶体管T8、第九薄膜晶体管T9和第十薄膜晶体管T10导通，实现对输出模块12的受控端(上拉节点)、级传信号输出端、栅极驱动信号输出端的复位。
在本实施例中，第N级行驱动单元的第一下拉模块14的受控端、第N级行驱动单元的第二下拉模块15的受控端均与第N级行驱动单元的下拉节点Qb(N)连接。第N级行驱动单元的第二下拉模块15的受控端、第N+1级行驱动单元的第一下拉模块14的受控端均与第N+1级行驱动单元的下拉节点Qb(N+1)连接。
第一下拉控制模块16的受控端与上拉模块11的受控端接入同一控制信号，第一下拉控制模块16可以包括第十一薄膜晶体管T11，第十一薄膜晶体管T11的输入端接入低电平恒压信号，第十一薄膜晶体管T11的输出端与下拉节点连接。以在上拉模块11开始工作时，第十一薄膜晶体管T11导通，从而保持下拉节点的低电位，进而保持第一下拉模块14和第二下拉模块15不工作。
第一下拉维持模块17包括第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13、第十四薄膜晶体管T14和第十五薄膜晶体管T15，第一复位维持模块的具体电路连接关系可参照图3或者图5所示，在此不做赘述。
其中，第N级行驱动单元的第十一薄膜晶体管T11接入的奇数电源电压，第N+1级行驱动单元的第十一薄膜晶体管T11接入的偶数电源电压。
在第N级行驱动单元中，当收到高电平的奇数电源电压时，触发第十一薄膜晶体管T11和第十四薄膜晶体管T14导通，以使得导通的第十四薄膜晶体管T14可将高电平的奇数电源电压输出至下拉节点，维持下拉节点的高电平，使得第一下拉模块14和第二下拉模块15正常工作，保持输出模块12的关闭。当第N级行驱动单元或者第N+1级行驱动单元的上拉节点Q(N)或者Q(N+1)的电压值为高电平时(行驱动单元工作时)，第十三薄膜晶体管T13和第十五薄膜晶体管T15开启，以分别将第十四薄膜晶体管T14的受控端和下拉节点的电压值进行下拉，从而使得第一下拉模块14和第二下拉模块15可以不能工作。在第N+1级行驱动单元中，工作原理类似，此处不在赘述。
参照图3或者图5，本实施例还提出一种行驱动电路，包括级联设置的多级行驱动单元，每一级行驱动单元包括上拉节点Q(N)、上拉模块11、第一复位模块13和输出模块12；
所述上拉模块11在其受控端接收到级传信号时，将其输入端接收到的输入信号输出，以为所述上拉节点Q(N)充电；所述输出模块12的受控端与所述上拉节点Q(N)连接，所述输出模块12的输入端与时序控制器连接，所述输出模块12用于在其受控端的电位被所述上拉节点Q(N)的电位被拉高时，将时序控制器输出的时序信号作为级传信号和栅极驱动信号分别从其级传信号输出端和栅极驱动信号输出端输出，所述第一复位模块13输入端用于接入低电平恒压信号，所述第一复位模块13的输出端与所述上拉节点Q(N)连接，所述第一复位模块13用于在其受控端接收到复位信号时，将所述低电平恒压信号输出至所述上拉节点Q(N)；
参照图3，第N级所述行驱动单元的第一复位模块13的受控端与第(N+L)级所述行驱动单元的所述输出模块12的级传信号输出端连接，并将第(N+L)级所述行驱动单元的所述输出模块12输出的级传信号作为复位信号；第N级所述行驱动单元的所述上拉模块11具有第一输入端，所述第一输入端与第(N-m)级所述行驱动单元的上拉节点连接；
其中，m可以取小于N的任意正整数，本实施例以m等于4为例进行说明。
在本实施例中，相比较直接将第(N-4)级行驱动单元输出的级传信号carry(N-4)输出至第N级行驱动单元10的上拉模块11的输入端。本实施例将电压更高的第(N-4)级所述行驱动单元的上拉节点Q(N-4)连接至第N级行驱动单元10的上拉模块11的输入端。使得第N级行驱动单元10上拉模块11工作时，输出的电压更高，从而第N级行驱动单元10的第一电容充电更快，上拉节点Q(N)的电位可以提升至更高电位。具体上拉节点Q(N)的电位变化可参照图4，虚线表示采用第(N-4)级行驱动单元输出的级传信号carry(N-4)作为上拉模块的输入信号时，第N级行驱动单元上拉节点Q(N)的电位变化。实线表示第(N-4)级行驱动单元的上拉节点Q(N-4)的电位作为上拉模块的输入信号时，第N级行驱动单元上拉节点Q(N)的电位变化。本实施例利用同一级行驱动单元的上拉节点电位高于级传信号的特点，从而同样的条件下，上拉节点Q(N)的电位被拉的更高，使得输出模块12的薄膜晶体管的导通阻抗更低，输出的栅极驱动信号电压更高，驱动能力更强，以在更高频率的时序控制信号的控制下、更低的环境温度下，仍旧可以很好的驱动像素单元。
或者，参照图5，第N级所述行驱动单元的第一复位模块13的受控端与第(N+L)级所述行驱动单元的所述输出模块12的级传信号输出端连接，并将第(N+L)级所述行驱动单元的所述输出模块12输出的级传信号作为复位信号；
第N级所述行驱动单元的所述上拉模块11包括：
第一上拉薄膜晶体管T1_1，所述第一上拉薄膜晶体管T1_1的受控端与输入端均用于接入第(N-x)级所述行驱动单元输出的级传信号，所述第一上拉薄膜晶体管T1_1的第三端与所述上拉节点Q(N)连接；
第二上拉薄膜晶体管T1_2，所述第一上拉薄膜晶体管T1_1的受控端与输入端均用于接入第(N-y)级所述行驱动单元输出的级传信号，所述第一上拉薄膜晶体管T1_1的第三端与所述上拉节点Q(N)连接；
其中，所述m、x、y均小于N，所述x不等于y，所述L大于或者等于5，且小于N。
本实施例以x等于6，y等于4，L等于5，为例进行说明。参照图5，当第(N-6)级所述行驱动单元输出级传信号时，第N级行驱动单元10的第一上拉薄膜晶体管T1_1开启，并将第(N-6)级所述行驱动单元输出的级传信号carry(N-6)输出至第N级行驱动单元10的上拉节点Q(N)，以为上拉节点Q(N)充电。待到第(N-4)级所述行驱动单元输出级传信号carry(N-4)时，第N级行驱动单元10的第二上拉薄膜晶体管T1_2开启，并将第(N-4)级所述行驱动单元输出的级传信号输出至第N级行驱动单元10的上拉节点Q(N)，以为上拉节点Q(N)充电。也就是说，本实施例中，对第N级行驱动单元10的上拉节点Q(N)充电时间更长。
相比较直接将第(N-4)级行驱动单元输出的级传信号carry(N-4)输出至第N级行驱动单元10的上拉模块11的输入端。本实施例第(N-6)级所述行驱动单元输出的级传信号carry(N-6)和第(N-4)级所述行驱动单元输出的级传信号carry(N-4)依次输出至第N级行驱动单元10的上拉模块11的输入端。参照图6，使得第N级行驱动单元10上拉模块11为上拉节点Q(N)充电的时间由T1(第(N-4)级行驱动单元输出的级传信号carry(N-4)的高电平持续时间)变为T1_1与T1_2之和(也即第(N-6)级行驱动单元输出的级传信号carry(N-6)的上升沿至第(N-4)级行驱动单元输出的级传信号carry(N-4)的下降沿)。使得上拉节点Q(N)的充电时间更长，从而可以将上拉节点Q(N)的电位充电至更高电位，提高驱动能力。
实施例二：
参照图8，公开了一种阵列基板，所述阵列基板包括有效显示区101和非有效显示区，所述非有效显示区环绕在有效显示区101的外围，上述的行驱动电路102设于阵列基板的非有效显示区。该显示面板的驱动电路的具体结构参照上述实施例，由于本阵列基板采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
实施例三：
参照图9，公开了一种显示面板，显示面板包括阵列基板100、彩膜基板200和液晶层300，所述液晶层300设于所述阵列基板100和所述彩膜基板200之间；该阵列基板100的具体结构参照上述实施例，由于本显示面板采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
以上所述仅为本申请的可选实施例，并非因此限制本申请的专利范围，凡是在本申请的发明构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本申请的专利保护范围内。
以上所述仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (10)

1.一种行驱动电路，包括级联设置的多级行驱动单元，每一级所述行驱动单元包括上拉节点、上拉模块和输出模块；所述上拉模块在其受控端接收到级传信号时，将其输入端接收到的输入信号输出，以为所述上拉节点充电；所述输出模块的受控端与所述上拉节点连接，所述输出模块的输入端与时序控制器连接，所述输出模块用于在其受控端的电位被所述上拉节点的电位拉高时，将时序控制器输出的时序信号作为级传信号和栅极驱动信号分别从级传信号输出端和栅极驱动信号输出端输出；其特征在于，
第N级所述行驱动单元的所述上拉模块具有第一输入端，所述第一输入端与第(N-m)级所述行驱动单元的上拉节点连接；
或者，第N级所述行驱动单元的所述上拉模块的具有第二输入端和第三输入端，所述第二输入端与第(N-x)级所述行驱动单元的级传信号输出端连接；所述第三输入端与第(N-y)级所述行驱动单元的级传信号输出端连接；其中，所述m、x、y、N均为正整数，所述m、x、y均小于N，所述x不等于y；
所述第N级行驱动单元的上拉模块包括第一薄膜晶体管，第一薄膜晶体管的受控端与第(N-m)级所述行驱动单元的级传信号输出端连接，第一薄膜晶体管的输入端与第(N-m)级所述行驱动单元的上拉节点连接，第一薄膜晶体管的输出端与第N级行驱动单元的上拉节点连接；第N级行驱动单元的输出模块包括第二薄膜晶体管、第三薄膜晶体管和第一电容，第二薄膜晶体管和第三薄膜晶体管的受控端为输出模块的受控端，与上拉节点连接，第二薄膜晶体管和第三薄膜晶体管的输入端用于接入时序控制信号，第二薄膜晶体管的输出端用于输出级传信号，第三薄膜晶体管的输出端用于输出栅极驱动信号。
2.如权利要求1所述的行驱动电路，其特征在于，当第N级所述行驱动单元的所述上拉模块的具有第二输入端和第三输入端，所述第二输入端与第(N-x)级所述行驱动单元的级传信号输出端连接，所述第三输入端与第(N-y)级所述行驱动单元的级传信号输出端连接时，第N级所述行驱动单元的上拉模块包括：
第一上拉薄膜晶体管，所述第一上拉薄膜晶体管的受控端与输入端均与第(N-x)级所述行驱动单元的级传信号输出端连接，所述第一上拉薄膜晶体管的输出端与第N级所述行驱动单元的上拉节点连接；
第二上拉薄膜晶体管，所述第二上拉薄膜晶体管的受控端与输入端均与第(N-y)级所述行驱动单元的级传信号输出端连接，所述第二上拉薄膜晶体管的输出端与第N级所述行驱动单元的上拉节点连接。
3.如权利要求1所述的行驱动电路，每一级所述行驱动单元还包括第一复位模块，所述第一复位模块的输入端用于接入低电平恒压信号，所述第一复位模块的输出端与所述上拉节点连接，所述第一复位模块用于在其受控端接收到复位信号时，将所述低电平恒压信号输出至所述上拉节点；其特征在于，
第N级所述行驱动单元的第一复位模块的受控端与第(N+L)级所述行驱动单元的级传信号输出端连接，并将第(N+L)级所述行驱动单元输出的级传信号作为所述复位信号；
其中，所述L大于或者等于4，且小于N。
4.如权利要求1所述的行驱动电路，其特征在于，每一级所述行驱动单元还包括第二复位模块；
所述第二复位模块的输入端用于接入低电平恒压信号，所述第二复位模块的输出端与所述上拉节点连接，所述第二复位模块的受控端与时序控制器连接，所述第二复位模块用于在其受控端接收到时序控制器输出的帧复位信号时，将所述低电平恒压信号输出至所述上拉节点。
5.如权利要求3所述的行驱动电路，其特征在于，
相邻的两级所述行驱动单元为一组，每一组中的两级所述行驱动单元定义为第K级所述行驱动单元和第K+1级所述行驱动单元，第K级所述行驱动单元和第K+1级所述行驱动单元用于依次输出栅极驱动信号驱动相邻两行像素单元；
第K级所述行驱动单元的所述上拉模块的输入端与第(K-4)级所述行驱动单元的所述上拉节点连接，第K级所述行驱动单元的所述第一复位模块的受控端与第(K+4)级所述行驱动单元的级传信号输出端连接；
第K+1级所述行驱动单元的所述上拉模块的输入端与第(K-3)级所述行驱动单元的所述上拉节点连接，第K+1所述行驱动单元的所述第一复位模块的受控端与第(K+5)级所述行驱动单元的级传信号输出端连接。
6.如权利要求3所述的行驱动电路，其特征在于，
相邻的两级所述行驱动单元为一组，每一组中的两级所述行驱动单元定义为第J级所述行驱动单元和第J+1级所述行驱动单元，第J级所述行驱动单元和第J+1级所述行驱动单元用于依次输出栅极驱动信号驱动相邻两行像素单元；
第J级所述行驱动单元的所述上拉模块的具有第一输入端和第二输入端；第一输入端与第(J-4)级所述行驱动单元的级传信号输出端连接，第二输入端与第(J-6)级所述行驱动单元的级传信号输出端连接；
第J+1级所述行驱动单元的所述上拉模块的具有第一输入端和第二输入端；第一输入端与第(J-3)级所述行驱动单元的级传信号输出端连接，第二输入端与第(J-5)级所述行驱动单元的级传信号输出端连接。
7.如权利要求6所述的行驱动电路，其特征在于，
第J级所述行驱动单元的所述第一复位模块的受控端与第(J+4)级所述行驱动单元的级传信号输出端连接；并将第(J+4)级所述行驱动单元输出的级传信号作为所述复位信号；
第J级所述行驱动单元的所述第一复位模块的受控端与第(J+6)级所述行驱动单元的级传信号输出端连接，并将第(J+6)级所述行驱动单元输出的级传信号作为所述复位信号。
8.一种行驱动电路，包括级联设置的多级行驱动单元，每一级行驱动单元包括上拉节点、上拉模块、第一复位模块和输出模块；
所述上拉模块在其受控端接收到级传信号时，将其输入端接收到的输入信号输出，以为所述上拉节点充电；所述输出模块的受控端与所述上拉节点连接，所述输出模块的输入端与时序控制器连接，所述输出模块用于在其受控端的电位被所述上拉节点的电位被拉高时，将时序控制器输出的时序信号作为级传信号和栅极驱动信号分别从级传信号输出端和栅极驱动信号输出端输出，所述第一复位模块输入端用于接入低电平恒压信号，所述第一复位模块的输出端与所述上拉节点连接，所述第一复位模块用于在其受控端接收到复位信号时，将所述低电平恒压信号输出至所述上拉节点；其特征在于，
第N级所述行驱动单元的所述上拉模块具有第一输入端，所述第一输入端与第(N-m)级所述行驱动单元的上拉节点连接；第N级所述行驱动单元的第一复位模块的受控端与第(N+L)级所述行驱动单元的所述输出模块的输出端连接，并将第(N+L)级所述行驱动单元的输出的级传信号作为所述复位信号；
或者，第N级所述行驱动单元的所述上拉模块包括：
第一上拉薄膜晶体管，所述第一上拉薄膜晶体管的受控端与输入端均与第(N-x)级所述行驱动单元的级传信号输出端连接，所述第一上拉薄膜晶体管的输出端与第N级所述行驱动单元的上拉节点连接；
第二上拉薄膜晶体管，所述第二上拉薄膜晶体管的受控端与输入端均与第(N-y)级所述行驱动单元的级传信号输出端连接，所述第二上拉薄膜晶体管的输出端与第N级所述行驱动单元的上拉节点连接；
第N级所述行驱动单元的第一复位模块的受控端与第(N+L)级所述行驱动单元的级传信号输出端连接，并将第(N+L)级所述行驱动单元输出的级传信号作为所述复位信号；
其中，所述m、x、y、N为正整数，所述m、x、y均小于N，所述x不等于y，所述L大于或者等于5，且小于N；
所述第N级行驱动单元的上拉模块包括第一薄膜晶体管，第一薄膜晶体管的受控端与第(N-m)级所述行驱动单元的级传信号输出端连接，第一薄膜晶体管的输入端与第(N-m)级所述行驱动单元的上拉节点连接，第一薄膜晶体管的输出端与第N级行驱动单元的上拉节点连接；第N级行驱动单元的输出模块包括第二薄膜晶体管、第三薄膜晶体管和第一电容，第二薄膜晶体管和第三薄膜晶体管的受控端为输出模块的受控端，与上拉节点连接，第二薄膜晶体管和第三薄膜晶体管的输入端用于接入时序控制信号，第二薄膜晶体管的输出端用于输出级传信号，第三薄膜晶体管的输出端用于输出栅极驱动信号。
9.一种阵列基板，其特征在于，所述阵列基板包括有效显示区和非有效显示区，所述非有效显示区环绕在有效显示区的外围，如权利要求1-8任意项所述行驱动电路设于所述阵列基板的非有效显示区。
10.一种显示面板，其特征在于，所述显示面板包括：彩膜基板、液晶和如权利要求9所述的阵列基板，所述液晶层设于所述阵列基板和所述彩膜基板之间。
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