WO2015000187A1 - 阵列基板行驱动电路 - Google Patents

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WO2015000187A1
WO2015000187A1 PCT/CN2013/079024 CN2013079024W WO2015000187A1 WO 2015000187 A1 WO2015000187 A1 WO 2015000187A1 CN 2013079024 W CN2013079024 W CN 2013079024W WO 2015000187 A1 WO2015000187 A1 WO 2015000187A1
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clock signal
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substrate row
input end
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曾丽媚
林师勤
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深圳市华星光电技术有限公司
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Definitions

  • the purpose of the array substrate row driving circuit is that the scanning waveform outputted by the integrated circuit is outputted by means of circuit operation, so that the pixel switch is turned on to input a data signal to the indium tin oxide ( ⁇ ) conductive electrode. After the data signal is input, the data signal content is held until the next frame is turned on. During circuit operation, the scan circuit is turned off (hold) for a much longer time than the scan time. As shown in Figure 1, with a resolution of 1366 x 768, a scan circuit open time is 21.7 microseconds, and a scan time is 16.67 milliseconds (60HZ).
  • the stability characteristics of the thin film transistor (TFT) in the array substrate row driving circuit are required to be high.
  • the primary row driver circuit generally contains more than 0 thin film transistors, and in the actual semiconductor process, it is often difficult to maintain a stable switching characteristic of each thin film transistor.
  • the important thin film transistors in the row driver circuit (such as the thin film transistor at the output of each stage of the row driver circuit) require a fairly good design of only one V ss signal in each of the conventional row driver circuits.
  • the voltage difference V gs between the gate and the source of the thin film transistor at the output is 0V.
  • the first pull-down unit is electrically connected to the first input end of the clock signal, the first low level input end, the second low level input end, the pull-up driving unit and the pull-up unit, respectively;
  • the input signal of the first input end of the clock signal and the second input end of the clock signal is a first clock signal, a second clock signal, a third clock signal or a fourth clock signal, and the first clock signal and the third clock signal phase
  • the second clock signal is opposite in phase to the first clock signal
  • the first clock signal and the third clock signal are the same as the second clock signal and the fourth clock signal waveform.
  • the input signal is a first clock signal input terminal of the array substrate stage ⁇ row driver circuit of the array substrate row driving unit is a first clock signal
  • said first array row ⁇ array substrate stage driving unit row driving circuit board The input signal of the second input end of the clock signal is a third clock signal, and the input signal of the first input end of the clock signal of the n++2 stage array substrate row driving unit of the array substrate row driving circuit is a third clock signal
  • the input signal of the second input end of the clock signal of the n- ⁇ -2 stage array substrate row driving unit of the array substrate row driving circuit is the first clock word.
  • the pull-up unit includes a capacitor, a second thin film transistor, and a third thin film transistor, the second thin film transistor has a second gate, a second source, and a second drain, and the third thin film transistor has a third a cabinet pole, a third source, and a third drain, wherein the second gate is respectively connected to the capacitor ⁇ ⁇ three tei.
  • the first pull-down unit includes fourth to seventh thin film transistors, the fourth thin film transistor has a fourth gate, a fourth source, and a fourth drain, and the fifth thin film transistor has a fifth shed-pole a fifth source and a fifth drain, the sixth thin film transistor has a sixth gate, a sixth source, and a sixth drain, and the seventh thin film transistor has a seventh gate, a seventh source, and a seventh drain, the fourth gate and the fourth source are both connected to the first input end of the clock signal, and the fourth drain is electrically connected to the fifth source, the sixth gate and the seventh gate respectively
  • the fifth gate is electrically connected to the first drain, the seventh source, and the second pull-down unit, and the fifth drain is electrically connected to the second low-level input, the sixth The source is electrically connected to the other end of the capacitor, the second pull-down unit, and the first output end, and the sixth drain is electrically connected to the first low-level input terminal, and the seventh drain and the second low The level input is electrically connected.
  • the third pull-down unit includes a twelfth and thirteenth thin film transistor, and the twelfth thin film crystal has a twelfth gate, a twelfth source, and a twelfth drain, and the thirteenth thin film transistor a thirteenth gate, a thirteenth source, and a thirteenth drain, wherein the twelfth gate is electrically connected to the tenth and n+th stage signal input ends, respectively, wherein the twelfth drain and the One end of the leakage, the second gate and the third gate are electrically connected, and the twelfth source is electrically connected to the first low level input end and the thirteenth drain, respectively, the tenth The three sources are respectively separated from the first output. And the third source is electrically connected.
  • the present invention also provides an array substrate row driving circuit, comprising a cascaded multi-level array substrate row driving unit, wherein the n-th array substrate row driving unit of the array substrate row driving circuit has an n-th level signal input The first input end of the clock signal of the n+2th level signal input end, a second input end of the clock signal, a first low level input end, a second low level input end, a first output end, and a second output end, wherein the first output end of the nth stage array substrate row driving unit An active region for driving the array substrate; when the nth-level array substrate row driving unit is any one of the array substrate driving units of the third-level to the first-order array substrate driving unit, the n-th stage The n-th stage ⁇ T input end of the array substrate row driving unit is electrically connected to the second output end of the n-th level array substrate row driving unit; when the nth stage array substrate row driving unit is the first when the array substrate stage or the second stage drive unit, the n-th
  • the first pull-down unit is electrically connected to the first input end of the clock signal, the first low level input end, the second low level input end, the pull-up driving unit and the pull-up unit, respectively;
  • the pull-up driving unit is a first thin film transistor, the first thin film transistor has a first gate, a first source, and a first drain, and the first gate and the first source are electrically The first drain is connected to the first to third pull-down units and the upper unit respectively.
  • the pull-up unit includes a capacitor, a second thin film transistor, and a third thin film transistor, the second thin film transistor has a second cabinet, a second source, and a second drain, and the third thin film transistor has a third a gate, a third source, and a third drain, wherein the second gate is electrically connected to one end of the capacitor, the first drain, the third gate, and the third pull-down unit, respectively
  • the first drain is electrically connected to the first input end of the clock signal
  • the second drain is electrically connected to the second output end
  • the third source is respectively connected to the first output end.
  • the third pull-down unit and the other end of the capacitor are electrically connected ⁇
  • the second pull-down unit includes eighth to eleventh thin film transistors, the eighth thin film transistor has an eighth gate, an eighth source, and an eighth drain, and the ninth thin film transistor has a ninth gate a tenth source and a ninth drain, the tenth thin film transistor has a tenth gate, a tenth source and a tenth drain, and the eleventh thin film transistor has an eleventh*th eleventh and eleventh source And an eleventh drain, the eighth gate and the eighth drain are both connected to a second input end of the clock signal, and the eighth source is respectively connected to the ninth drain, the tenth gate and the eleventh cabinet
  • the ninth gate is electrically connected to the first drain, the eleventh source, the fifth gate, and the seventh source, and the ninth source is electrically connected to the second low a level input end, the tenth drain is electrically connected to the other end of the capacitor, the sixth source, and the first output end, and the tenth source is electrically connected to the first low level input end.
  • the eleventh drain is electrical
  • the third pull-down unit includes a twelfth and thirteenth thin film transistor, and the twelfth thin film transistor has a twelfth cabinet, a twelfth source, and a twelfth drain, and the thirteenth thin film transistor has a thirteenth gate, a thirteenth source, and a thirteenth drain, wherein the twelfth gate is electrically connected to the thirteenth gate and the ⁇ ⁇ 2 signal input end, respectively, the twelfth
  • the drains are electrically connected to the first drain, the one end of the capacitor, the second cabinet, and the third terminal, and the twelfth source is respectively connected to the first low level input terminal and the thirteenth drain electrode
  • the thirteenth source is electrically connected to the first output end and the third source, respectively.
  • the array substrate row driving circuit of the present invention by adding a second low level signal to the array substrate row driving unit, using the second low level when the scanning circuit is in the off (hold) time
  • the voltage difference V gs between the cabinet and the source of the thin film transistor of the first output terminal is pulled down, so that the leakage current of the thin film transistor is small, and the precise control off can be performed, which is beneficial to improving the display quality of the liquid crystal display.
  • Figure i is a time composition of a scan line scan in the prior art 2 is a graph showing the characteristics of a thin film transistor I-V;
  • FIG. 4 is a structural diagram of a row driving unit of an array substrate of the present invention.
  • FIG. 5 is a circuit diagram of a row driving unit of an array substrate of the present invention.
  • FIG. 6 is a timing diagram of an array substrate row driving unit in the present invention. detailed description
  • the present invention provides an array substrate row driving circuit, including a plurality of cascaded multi-level array substrate row driving units, wherein the n-th array substrate driving unit of the array substrate row driving circuit Having an n- th stage signal input terminal (ST n ) 2 a first stage signal input terminal (G n+2 ) 22, a clock signal first input terminal 23, a clock signal second input terminal 24, and a first low level input terminal 25, a second low-level input 26, a first output terminal (G n) 27 and a second output terminal (ST n) 28.
  • connection of the cascade array substrate row driving units has the same structure except that the first two and the last two array substrate row driving units are excluded.
  • the first output end (G n ) 27 of the n-th array substrate row driving unit is used to drive the active region of the array substrate; when the n-th array substrate driving unit is the third level to the last.
  • the second output end (ST n ) of the 2-stage array substrate row driving unit 28 when the n-th array substrate row driving unit is the first-stage or second-level array substrate driving unit, the n-th level The signal input terminal (ST) 21 is used for inputting a pulse activation signal, as shown by STV in FIG. 3; when the nth stage array substrate row driving unit is in the first stage to the last third stage array substrate row driving unit
  • the second output end (ST n ) 28 of the n-th array substrate row driving unit is electrically connected to the n- th level signal of the n+2th array substrate row driving unit.
  • the +2 level signal input terminal (G fi+2 ) 22 is electrically connected to the first output terminal (Gn ) 27 of the n+2th array substrate row driving unit, when the first]!
  • the stage array substrate driving unit is the last-numbered first-stage or the second-order array substrate driving unit
  • the second output end (ST n ) 28 of the n-th array substrate driving unit is suspended, the n+
  • the level 2 signal input (G n+2 ) 22 is used to input a pulse activation signal.
  • the second low level V ss2 connected to the second low level input terminal 26 is smaller than the first low level V ss connected to the first low level input terminal 25, and the pixel switch is turned off (maintained Time, the third thin film crystal in the pull-up unit 34 is utilized by the second low level V ss2
  • the gate voltage V g of the body tube T3 is pulled down, so that the voltage V gs between the * pole g and the source s of the third thin film transistor T3 in the pull-up unit 34 is less than 0V, the leakage current is reduced, and the third film is improved.
  • the control accuracy of the transistor T3 improves the display quality.
  • the nth-level array substrate row driving unit of the array substrate row driving circuit includes: a pull-up driving unit 32, a pull-up unit 34, and first to third pull-down units 36, 37, 38.
  • the connection relationship between each unit and its port with the array substrate row drive unit is as follows:
  • the pull-up driving unit 32 is electrically connected to the n-th stage signal input terminal (ST 2 ) 21, the pull-up unit 34, and the first to third pull-down units 36, 37, 38, respectively. And the pull-up driving unit 32, the clock signal first input terminal 23, the first output terminal (G n ) 27, the second output terminal (ST n ) 28 and the first to third pull-down units 36, 37, 38 respectively Connecting, the first pull-down unit 36 and the clock signal first input terminal 23, the first low level input terminal 25, the second low level input terminal 26, the pull-up driving unit 32, the pull-up unit 34, and the The second to third pull-down units 37 and 38 are electrically connected, and the second pull-down unit 37 is respectively connected to the clock signal second input terminal 24, the first low level input terminal 25, the second low level input terminal 26, and the first The pull-down unit 36, the third pull-down unit 38, the pull-up driving unit 32 and the pull-up unit 34 are electrically connected, and the third pull-down unit 38 is respectively connected to the first low
  • the pull-down point Q ( II ) is connected to the second low level V ss2
  • the pull-down point G ( 11 ) is connected to the first low level V ss , and the value of the second low level V ss2 is adjusted.
  • the gate voltage Vg of the third thin film transistor T3 of the pull-up unit 34 is pulled down to lower when the pixel switch is turned off (hold), and the leakage current of the third thin film transistor T3 is reduced.
  • the voltage on the gate g of the third thin film transistor T3 of the pull-up unit 34 passes through the second low level V.
  • the voltage on the gate g of the third thin film transistor T3 of the pull-up unit 34 passes through the second low level V.
  • ss2 is pulled down, its value is -10 (- 8) 2V, so that the value of V gs of the third thin film transistor T3 is closer to the minimum leakage current region.
  • the region corresponding to -2V can be known. Closer to the lowest point of the leakage current, the leakage current is smaller than 0V, which makes the third thin film transistor T3 of the pull-up unit 34 in a safer off (hold) state.
  • each array substrate row driving unit is driven by a pair of opposite phase clock signals, that is, CK and CKB in the figure.
  • the first input terminal 23 of the clock signal and the second input terminal 24 of the clock signal can respectively input the first clock signal CK1 and the second clock.
  • the signal CK2, the third clock signal CK3 and the fourth clock signal CK4 drive the array substrate row driving units, the first clock signal CK1 and the third clock signal CK3 are opposite in phase, the second clock signal CK2 and the fourth The clock signal CK4 is in opposite phase.
  • the first clock signal CK1, the third clock signal CK3 and the second clock signal CK2 and the fourth clock signal CK4 have the same waveform but different initial phases.
  • the second clock signal CK2 and the fourth clock signal CK4 The initial phase is different from the first clock signal CK1 and the third clock signal CK3 by 1/4 cycle, as shown in FIG. 6.
  • Control with multiple clock signals helps improve control accuracy.
  • the clock signal first input terminal 23 and the clock signal second input terminal 24 of the nth stage array substrate row driving unit of the array substrate row driving circuit respectively input the first and third clock signals CK1 and CK3
  • the first input terminal 23 and the second input terminal 24 of the clock signal of the nth-th order array of the substrate row driving circuit respectively input the second and fourth clock signals CK2 and CK4.
  • the specific structures of the pull-up driving unit 32, the pull-up unit 34, and the first to third pull-down units 36, 37, 38 are:
  • the pull-up driving unit 32 is a first thin film transistor T1, the first thin film transistor T1 has a first gate first source s and a first drain d, the first gate g, the first source
  • the poles s are electrically connected to the n- th stage signal input terminal (ST n j ) 21
  • the first drain d is electrically connected to the first to third pull-down units 36, 37, 38 and the pull-up unit 34, respectively. connection.
  • the pull-up unit 34 includes a capacitor C, a second thin film transistor T2, and a third thin film transistor T3.
  • the second thin film transistor T2 has a second gate 8 , a second source s, and a second drain d.
  • the third thin film transistor T3 has a third gate g, a third source s, and a third drain d,
  • the second drain s is electrically connected to one end of the capacitor C, the third cabinet g and the third pull-down unit 38, and the second source s is electrically connected to the first input end 23 of the third drain cL clock signal.
  • the second drain d is electrically connected to the second output terminal (ST n ) 28, and the third source s is respectively connected to the first output terminal (Gré) 27, the third pull-down unit 38, and the capacitor C.
  • the other end is electrically connected.
  • the first pull-down unit 36 includes fourth to seventh thin film transistors T4, ⁇ 5, ⁇ 6, and ⁇ 7, and the fourth thin film transistor ⁇ 4 has a fourth gate g, a fourth source s, and a fourth drain d.
  • the fifth thin film transistor T5 has a fifth drain g, a fifth source s and a fifth drain d
  • the sixth thin film transistor T6 has a sixth drain g, a sixth source, and a sixth drain.
  • the seventh thin film transistor T7 has a seventh gate g, a seventh source s and a seventh drain d, and the fourth cabinet g and the fourth source s are both connected to the first input of the clock signal
  • the fourth drain d is electrically connected to the fifth source s, the sixth gate g, and the seventh gate g, respectively, and the fifth gate g is respectively connected to the first drain d and the seventh
  • the source s and the second pull-down unit 37 are electrically connected, the fifth drain d is electrically connected to the second low-level input terminal 26, and the sixth source s is respectively connected to the other end of the capacitor C, and the second The pull-down unit 37 and the first output terminal 27 are electrically connected, the sixth drain d is electrically connected to the first low-level input terminal 25, and the seventh drain d and the first The two low level inputs 26 are electrically connected.
  • the second pull-down unit 37 includes eighth to eleventh thin film transistors T8, T9, TICK Ti l , and the eighth thin film transistor T8 has an eighth gate g, an eighth source s and an eighth drain d.
  • the ninth thin film transistor T9 has a ninth drain g, a ninth source s and a ninth drain d
  • the tenth thin film transistor T10 has a tenth cabinet g, a tenth source s and a tenth drain d
  • the eleventh thin film transistor T11 has an eleventh gate g, an eleventh source s and an eleventh drain d
  • the eighth gate g and the eighth drain d are both connected to a clock signal
  • the second input terminal 24 is electrically connected to the ninth drain d, the tenth gate g and the eleventh gate g, respectively, and the ninth gate g and the first drain respectively (Lth eleventh source s, fifth gate g and seventh source s are electrically connected, the ninth source s is electrically connected to
  • Said third pull-down unit 38 comprises a twelfth, thirteenth thin film transistor TI 2, ⁇ 13, the twelfth transistor T12 having a thin film electrode ⁇ _ twelfth shed, a twelfth source s and a drain XII d, the thirteenth thin film transistor T13 has a thirteenth pole, a thirteenth source s, and a thirteenth drain d, the twelfth gate g and the thirteenth gate g, respectively
  • the nth -level signal input terminal (G n+2 ) 22 is electrically connected, and the twelfth drain d is respectively connected to the first drain d and one end of the capacitor C.
  • the second gate g and the third gate g are electrically connected, and the twelfth source s is electrically connected to the first low level input terminal 25 and the thirteenth drain d, respectively.
  • Source s and first output (G n ) 27 respectively The three source S is electrically connected.
  • the pulse activation signal STV is applied to the first thin film transistor ⁇ of the first and second stage array substrate row driving units, that is, the input STV signal is performed on ST ⁇ .
  • the first and second stage array substrate row driving unit output signals G (U and G (2) , ST ( 1 ) and ST (2) , and the signal ST (: 1 ) are input to the third stage array substrate row driving unit a thin film transistor T1, such that the third-order array substrate row driving unit outputs G(3) and ST(3), and ST(2) is input to the first thin film transistor T1 of the fourth-order array substrate row driving unit, so that The fourth stage array substrate row drive unit outputs G (4) and ST (4).
  • the transfer of the pulse activation signal STV is sequentially transmitted downward as described above.
  • the signal G (3) is output and connected to the first stage array substrate row drive unit. , that is, the pulse of G (3) turns on the twelfth and thirteenth thin film transistors ⁇ 12, ⁇ 3 of the third pull-down unit 38, and the two thin films are connected to the first low level V ss via the transistor, this (1) outputs an output terminal G is pulled down to V ss, while the drop-down point Q (i) is also pulled down to the point voltage V ss.
  • the inactive time of the output ie, the scanning circuit is in the off (hold) time
  • pulling the first output G (n) and the pull-down point Q (n) respectively Go to V ss and V ss2 .
  • the action of the first pull-down unit 36 is synchronized with the clock signal input by the first input terminal 23 of the clock signal, and the second pull-down unit 37 operates when the second input terminal 24 of the clock signal is input.
  • each of the input signal, the output signal, a clock signal and pull-down point Q (n) a waveform diagram of a n-th row driving unit of an array substrate.
  • the first clock signal CK1 is at a high level
  • the second clock signal CK2 is turned from a low level to a high level
  • the third clock signal CK3 is at a low level
  • the fourth clock signal CK4 is at a low level.
  • the 11th - 2nd array substrate row driving unit outputs a low level, that is, the nth-stage signal input terminal (ST ⁇ ) of the nth-level array substrate row driving unit 21, the input signal is low level, and the first thin film transistor T1 Off, the pull-down point Q (n) is low, that is, the gate voltage of the third thin film transistor T3 is low, the pull-up unit 34 is turned off, and the first output terminal (G n ) 27 outputs a low level.
  • the second output terminal (ST n ) 28 outputs a low level, and the ri+2 level array substrate row driving unit outputs a low level to the third pull-down unit 38.
  • the n-th level array substrate row driving unit outputs a high level, that is, the nth-th stage signal input end of the n-th array substrate row driving unit (the signal input by ST n 21 is a high level, A thin film transistor is turned on, and the voltage of the pull-down point Q ( II) is at a high level, that is, the bridge voltage of the third thin film transistor T3 is at a high level, the capacitor C is charged, and the second thin film transistor T2 is turned on.
  • the first clock signal CK1 is at a low level, so the first output terminal (G n ) 27 outputs a low level.
  • the second output terminal (ST n ) 28 outputs a low level, and the n+2th array substrate row driving unit outputs a low level to the third pull-down unit 38.
  • the first clock signal CK1 is at a high level
  • the second clock signal CK2 is turned from a low level to a high level
  • the third clock signal CK3 is at a low level
  • the fourth clock signal CK4 is at a high level.
  • the ⁇ - 2 array-based row driving unit outputs a low level, that is, the n-th stage signal input terminal of the n-th stage array row driving unit (ST n _ 2 ) 21 input signal Low level, the gate voltage V g of the second and third thin film transistors T2 and T3 is raised to a higher level due to the presence of the capacitance C (after charging) of the pull-up unit 34, the first output terminal ( G n ) 27 outputs a high level, and the second output terminal (ST n ) 28 outputs a high level, and the n+2th array substrate row driving unit outputs a low level to the third pull-down unit 38.
  • the first clock signal CK.1 is at a low level
  • the second clock signal CK2 is turned from a high level to a low level
  • the third clock signal CK3 is at a high level
  • the fourth clock signal CK is at a low level.
  • the n- row array substrate stage driving unit 2 outputs a low level that is the signal level of the signal input terminal 2 of n- (ST n) the n-th row of the array substrate stage driving unit 21 input is low level
  • the n + substrate stage array row driving unit 2 outputs a high level to the third pull-down unit 38
  • the third pull-down unit 38 pull-down point Q (n) down to a first low level V ss.
  • the first second pull-down unit 36, 37 respectively controls the pull-down point Q(n) under the control of the first and third clock signals CKi, CK3.
  • the voltage is pulled down to the second low level V ss2 , the pull-down operation of the first pull-down unit 36 is synchronized with the first clock signal CK1, and the pull-down operation of the second pull-down unit 37 is synchronized with the third clock signal CK3.
  • the V gs of the third thin film transistor T3 of the pull-up unit 34 can be pulled down to less than 0V, so that the The third thin film transistor T2 is in a safer off state.
  • the array substrate row driving circuit of the present invention adds a second low level signal to the array substrate row driving unit, and uses the second low level to pull the scanning circuit when it is turned off (hold).
  • the voltage difference V gs between the gate and the source of the thin film transistor at the low first output terminal makes the thin film transistor have a small leakage current, and can accurately control the off, which is beneficial to improve the display quality of the liquid crystal display.

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Abstract

提供一种阵列基板行驱动电路，该驱动电路包括数个阵列基板行驱动单元，该阵列基板行驱动电路的第n级阵列基板行驱动单元具有第n-2级信号输入端（21）、第n+2级信号输入端（22）、时钟信号第一输入端（23）、时钟信号第二输入端（24）、第一低电平输入端（25）、第二低电平输入端（26）、第一输出端（27）及第二输出端（28），第n级阵列基板行驱动单元还包括：上拉驱动单元（32）、上拉单元（34）、及第一至第三下拉单元（36、37、38）。通过增加一第二低电平信号，利用第二低电平拉低第一输出端的薄膜晶体管的栅极和源极之间的电压差Vgs，使得该薄膜晶体管的漏电流较小，控制精确。

Description

本发明涉及显示技术领域， 尤其涉及一种阵列基板行驱动电路。 背景技术
液晶显示器具有机身薄， 省电、 无辐射等众多优点， 得到了广泛的应 用。 现有市场上的液晶显示器大部分为背光型液晶显示器， 其包括液晶面 板及背光模组 ( backlight module ) 。 液晶面板的工作原理是在两片平行的 玻璃基板当中放置液晶分子， 并在两片玻璃基板上施加驱动电压来控制液 晶分子的旋转方向， 以将背光模组的光线折射出来产生画面。
近些年来液晶显示器的发展呈现出了高集成度， 低成本的发展趋势。 其中一项非常重要的技术就是阵列基板行驱动 ( Gate Drive on Array , GOA ) 的技术量产化的实现。 其是指利用阵列基板行驱动技术将柵极 (Gate) 开关电路集成于在液晶面板的阵列基板上， 发挥位移寄存器的作用， 从而 可以省掉栅极驱动集成电路 ( Gate Driver IC ) ， 以达到从材料成本和工艺 步骤两个方面降低产品成本的目的。
阵列基板行驱动电路的目的就是集成电路输出的扫描波形通过电路操 作的方式输出， 使像素开关打开从而可以向氧化铟锡（ΙΤΌ ) 导电电极输 入数据信号。 数据信号输入完后将数据信号内容保持住直到下一帧的开 启。 在电路操作过程中， 扫描电路关闭 （保持） 时间比扫描时间长很多。 如图 1所示, 以 1366 x 768分辨率为例， 一条扫描电路打开时间是 21.7微 秒， 扫描一帧的时间是 16.67毫秒（60HZ ) 。 因一条扫描电路打开过后在 一帧剩余的时间里都是关闭的， 此时对阵列基板行驱动电路中的薄膜晶体 管 （ Thin- Film Transistor, TFT )稳定特性要求很高。 但一级行驱动电路一 般包含了 〗0 个以上的薄膜晶体管， 且在实际半导体制程中， 往往很难保 持每个薄膜晶体管都有很稳定的开关特性。 而在行驱动电路中重要的薄膜 晶体管 （如每一级行驱动电路输出端的薄膜晶体管） 就要要求有相当好的 传统的每级行驱动电路中只有一条 Vss信号的设计。 当行驱动电路处 于关闭状态时， 输出端的薄膜晶体管的栅极（gate )和源极（source )之间 的电压差 Vgs为 0V。 如图 2 所示， 其为薄膜晶体管特性的 I-V曲线图 （电 流—电压曲线图） ， 由该图可以看出， Vgs为 0V时， 流过该薄膜晶体管的电 流仍处于线性区， 该薄膜晶体管的漏电流相对较大， 难于做到精确控制， 不利于液晶显示器的显示质量。 发明内容
本发明的目的在于提供一种阵列基板行驱动电路， 其阵列基板行驱动 单元第一输出端的上拉单元的薄膜晶体管的漏电流较小， 可以做到精确控 制， 有利于提高液晶显示器的显示质量。
为实现上述目的， 本发明提供一种阵列基板行驱动电路， 包括級联的 多级阵列基板行驱动单元， 其中， 所述阵列基板行驱动电路的第 n级阵列 基板行驱动单元具有第 n- 2级信号输入端、 第 n+2级信号输入端、 时钟信 号第一输入端、 时钟信号第二输入端、 第一低电平输入端、 第二低电平输 入端、 第一输出端及第二输出端， 其中， 所述第 n级阵列基板行驱动单元 的第一输出端用于驱动阵列基板的有源区； 当所述第 n级阵列基板行驱动 单元为第三级至倒数第一级阵列基板行驱动单元中任一阵列基板行驱动单 元时， 所述第 n级阵列基板行驱动单元的第 11-2级信号输入端电性连.接至 第 n 2级阵列基板行驱动单元的第二输出端； 当所述第 II级阵列基板行驱 动单元为第一级或第二级阵列基板驱动单元时， 所述第 11-2 级信号输入端 用于输入一脉冲激活信号； 当所述第 n级阵列基板行驱动单元为第一至倒 数第三级阵列基板行驱动单元中任一阵列基板行驱动单元时， 所述第 11级 阵列基板行驱动单元的第二输出端电性连接至第 n十 2级阵列基板行驱动单 元的第 n 2级信号输入端， 所述第 n级阵列基板行驱动单元的第 n十 2级信 号输入端电性连接至第 n+2级阵列基板行驱动单元的第一输出端； 当所述 第 n级阵列基板行驱动单元为倒数第一级或倒数第二级阵列基板行驱动单 元时， 所述第 n级阵列基板行驱动单元的第二输出端悬空， 所述第 ιΗ- 2级 信号输入端用于输入一脉冲激活信号； 所述第一低电平输入端用于输入第 一低电平， 所述第二低电平输入端用于输入第二低电平， 且所述第二低电 平小于第一低电平； 所述阵列基板行驱动电路的第 n级阵列基板行驱动单 元还包括：
上拉驱动单元， 与第 n— 2级信号输入端电性连接；
上拉单元， 分别与上拉驱动单元、 时钟信号第一输入端、 第一输出端 及第二输出端电性连接；
第一下拉单元， 分别与时钟信号第一输入端、 第一低电平输入端、 第 二低电平输入端、 上拉驱动单元及上拉单元电性连接；
第二下拉单元， 分别与时钟信号第二输入端， 第一低电平输入端、 第 二低电平输入端、 第一下拉单元、 上拉驱动单元及上拉单元电性连接； 第三下拉单元， 分别与第 11+2级信号输入端， 第一低电平输入端、 上 拉驱动单元、 上拉单元、 第一下拉单元、 第二下拉单元及第一输出端电性 连接 o
所述时钟信号第一输入端与时钟信号第二输入端的输入信号为第一时 钟信号、 第二时钟信号、 第三时钟信号或第四时钟信号， 所述第一时钟信 号与第三时钟信号相位相反， 所述第二时钟信号与第 时钟信号相位相 反， 且， 所述第一时钟信号， 第三时钟信号与第二时钟信号、 第四时钟信 号波形相同旦初始相位不同。
当所述阵列基板行驱动电路的第 n级阵列基板行驱动单元的时钟信号 第一输入端与第二输入端的输入信号分别为第一与第三时钟信号时， 所述 阵列基板行驱动电路的第 η+·1 级阵列基板行驱动单元的时钟信号第一输入 端与第二输入端的输入信号分别为第二与第四时钟信号。
当所述阵列基板行驱动电路的第 η级阵列基板行驱动单元的时钟信号 第一输入端的输入信号为第一时钟信号时， 所述阵列基板行驱动电路的第 η级阵列基板行驱动单元的时钟信号第二输入端的输入信号为第三时钟信 号， 所述阵列基板行驱动电路的第 η+·2级阵列基板行驱动单元的时钟信号 第一输入端的输入信号为第三时钟信号， 所述阵列基板行驱动电路的第 η-ί-2 级阵列基板行驱动单元的时钟信号第二输入端的输入信号为第一时钟 言号。
当所述阵列基板行驱动电路的第 η十 1 级阵列基板行驱动单元的时钟信 号第一输入端的输入信号为第二时钟信号时， 所述阵列基板行驱动电路的 第 m l 级阵列基板行驱动单元的时钟信号第二输入端的输入信号为第四时 钟信号， 所述阵列基板行驱动电路的第 ιΗ- 3 级阵列基板行驱动单元的时钟 信号第一输入端的输入信号为第四时钟信号， 所述阵列基板行驱动电路的 第 η 3级阵列基板行驱动单元的时钟信号第二输入端的输入信号为第二时 所述上拉驱动单元为一第一薄膜晶体管， 所述第一薄膜晶体管具有第 一栅极、 第一源极及第一漏极， 所述第一柵极、 第一源极均电性连接至第 η- 2 级信号输入端， 所述第一漏极分别与第一至第三下拉单元及上拉单元 电性.连.接。
所述上拉单元包括一电容、 第二薄膜晶体管及第三薄膜晶体管， 所述 第二薄膜晶体管具有第二柵极、 第二源极及第二漏极， 所述第三薄膜晶体 管具有第三櫥极、 第三源极及第三漏极， 所述第二柵极分别与电容的一 ^ ^三 tei .
端极有管、， 第一漏极.、 第三 *极及第三下拉单元电性连接， 所述第二源极分别与 第三具漏第电■极、 时钟信号第一输入端电性连接， 所述第二漏极与第二输出端电 性连接， 所述第三源极分别与第一输出端、 第三下拉单元及电容的另一端 电性连接。
所述第一下拉单元包括第四至第七薄膜晶体管， 所述第四薄膜晶体管 具有第四柵极、 第四源极及第四漏极， 所述第五薄膜晶体管具有第五棚- 极、 第五源极及第五漏极， 所述第六薄膜晶体管具有第六栅极、 第六源极 及第六漏极， 所述第七薄膜晶体管具有第七柵极、 第七源极及第七漏极， 所述第四柵极与第四源极均连接至时钟信号第一输入端， 所述第四漏极分 别与第五源极、 第六栅极及第七栅极电性连接， 所述第五柵极分别与第一 漏极、 第七源极及第二下拉单元电性连接， 所述第五漏极电性连接至第二 低电平输入端， 所述第六源极分别与电容的另一端、 第二下拉单元及第一 输出端电性连接， 所述第六漏极与第一低电平输入端电性连接， 所述第七 漏极与第二低电平输入端电性连接。
所述第二下拉单元包括第八至第十一薄膜晶体管， 所述第八薄膜晶体 管具有第八柵极、 第八源极及第八漏极， 所述第九薄膜晶体管具有第九棚- 极、 第九源极及第九漏极， 所述第十薄膜晶体管具有第十栅极、 第十源极 及第十漏极， 所述第十一薄膜晶体管具有第十一栅极、 第十一源极及第十 一漏极， 所述第八橱极与第八漏极均连接至时钟信号第二输入端， 所述第 八源极分别与第九漏极、 第十栅极及第十一柵极电性连接， 所述第九柵极 分别与第一漏极、 第十一源极、 第五柵极及第七源极电性连接， 所述第九 源极电性连接至第二低电平输入端， 所述第十漏极分别与电容的另一端、 第六源极及第一输出端电性连接， 所述第十源极与第一低电平输入端电性 连接， 所述第十一漏极与第二低电平输入端电性连接。
所述第三下拉单元包括第十二、 十三薄膜晶体管， 所述第十二薄膜晶 有第十二柵极、 第十二源极及第十二漏极， 所述第十三薄膜晶体管 十三栅极、 第十三源极及第十三漏极， 所述第十二柵极分别与第十 、 第 n+2 级信号输入端电性连接， 所述第十二漏极分别与第一漏 容的一端、 第二柵极及第三柵极电性连接， 所述第十二源极分别与 第一低电平输入端、 及第十三漏极电性连接， 所述第十三源极分别与第一 输出端.。 及第三源极电性连接。
本发明还提供一种阵列基板行驱动电路， 包括级联的多级阵列基板行 驱动单元， 其中， 所述阵列基板行驱动电路的第 n级阵列基板行驱动单元 具有第 n- 2级信号输入端、 第 n+2级信号输入端 时钟信号第一输入端、 时钟信号第二输入端， 第一低电平输入端、 第二低电平输入端、 第一输出 端及第二输出端， 其中， 所述第 n级阵列基板行驱动单元的第一输出端用 于驱动阵列基板的有源区； 当所述第 n级阵列基板行驱动单元为第三级至 倒数第一级阵列基板行驱动单元中任一阵列基板行驱动单元时， 所述第 n 级阵列基板行驱动单元的第 n- 2级^ T号输入端电性连接至第 n- 2级阵列基 板行驱动单元的第二输出端； 当所述第 n级阵列基板行驱动单元为第一级 或第二级阵列基板驱动单元时， 所述第 n— 2 级信号输入端用于输入一脉冲 激活信号； 当所述第 n级阵列基板行驱动单元为第一至倒数第三級阵列基 板行驱动单元中任一阵列基板行驱动单元时， 所述第 n级阵列基板行驱动 单元的第二输出端电性连接至第 n+2级阵列基板行驱动单元的第 n- 2级信 号输入端， 所述第 n级阵列基板行驱动单元的第 n十 2级信号输入端电性连 接至第 η+·2级阵列基板行驱动单元的第一输出端； 当所述第 η级阵列基板 行驱动单元为倒数第一级或倒数第二級阵列基板行驱动单元时， 所述第 η 级阵列基板行驱动单元的第二输出端悬空， 所述第 η - 2级信号输入端用于 输入一脉冲激活信号； 所述第一低电平输入端用于输入第一低电平， 所述 第二低电平输入端用于输入第二低电平， 且所述第二低电平小于第一低电 平； 所述阵列基板行驱动电路的第 η级阵列基板行驱动单元还包括：
上拉驱动单元， 与第 η-2级信号输入端电性连接；
上拉单元, 分别与上拉驱动单元、 时钟信号第一输入端、 第一输出端 及第二输出端电性连.接；
第一下拉单元， 分别与时钟信号第一输入端、 第一低电平输入端、 第 二低电平输入端、 上拉驱动单元及上拉单元电性连接;
第二下拉单元， 分别与时钟信号第二输入端、 第一低电平输入端、 第 二低电平输入端、 第一下拉单元, 上拉驱动单元及上拉单元电性连接; 第三下拉单元， 分别与第 η+2级信号输入端、 第一低电平输入端、 上 拉驱动单元、 上拉单元、 第一下拉单元、 第二下拉单元及第一输出端电性 连接；
其中， 所述时钟信号第一输入端与时钟信号第二输入端的输入信号为 第一时钟信号、 第二时钟信号、 第三时钟信号或第 时钟信号， 所述第一 时钟信号与第三时钟信号相位相反， 所述第二时钟信号与第四时钟信号相 位相反， 且， 所述第一时钟信号、 第三时钟信号与第二时钟信号、 第四时 钟信号波形相同但初始相位不同；
其中， 当所述阵列基板行驱动电路的第 η级阵列基板行驱动单元的时 钟信号第一输入端与第二输入端的输入信号分别为第一与第三时钟信号 时， 所述阵列基板行驱动电路的第 n+1 级阵列基板行驱动单元的时钟信号 第一输入端与第二输入端的输入信号分别为第二与第四时钟信号；
其中， 当所述阵列基板行驱动电路的第 n级阵列基板行驱动单元的时 钟信号第一输入端的输入信号为第一时钟信号时， 所述阵列基板行驱动电 路的第 n级阵列基板行驱动单元的时钟信号第二输入端的输入信号为第三 时钟信号， 所述阵列基板行驱动电路的第 n+2级阵列基板行驱动单元的时 钟信号第一输入端的输入信号为第三时钟信号， 所述阵列基板行驱动电路 的第 11 2级阵列.基板行驱动单元的时钟信号第二输入端的输入信号为第一 时钟信号；
其中， 当所述阵列基板行驱动电路的第 η+】 级阵列基板行驱动单元的 时钟信号第一输入端的输入信号为第二时钟信号时， 所述阵列基板行驱动 电路的第 η+·1 级阵列基板行驱动单元的时钟信号第二输入端的输入信号为 第四时钟信号， 所述阵列基板行驱动电路的第 n- -3级阵列基板行驱动单元 的时钟信号第一输入端的输入信号为第 时钟信号， 所述阵列基板行驱动 电路的第 Ώ+3级阵列基板行驱动单元的时钟信号第二输入端的输入信号为 第二时钟信号；
其中， 所述上拉驱动单元为一第一薄膜晶体管， 所述第一薄膜晶体管 具有第一栅极、 第一源极及第一漏极， 所述第一栅极、 第一源极均电性连 接至第 11-2 级信号输入端， 所述第一漏极分别与第一至第三下拉单元及上 单元电性.连.接。
所述上拉单元包括一电容、 第二薄膜晶体管及第三薄膜晶体管， 所述 第二薄膜晶体管具有第二櫥极、 第二源极及第二漏极， 所述第三薄膜晶体 管具有第三栅极、 第三源极及第三漏极， 所述第二栅极分别与电容的一 端、 第一漏极、 第三栅极及第三下拉单元电性连接， 所述第二源极分别与 第三漏极、 时钟信号第一输入端电性连接， 所述第二漏极与第二输出端电 性连接， 所述第三源极分别与第一输出端。 第三下拉单元及电容的另一端 电性连^
所述第一下拉单元包括第四至第七薄膜晶体管， 所述第 is?薄膜晶体管 具有第四柵极、 第四源极及第四漏极， 所述第五薄膜晶体管具有第五柵 极， 第五源极及第五漏极， 所述第六薄膜晶体管具有第六 *极、 第六源极 及第六漏极， 所述第七薄膜晶体管具有第七櫥极、 第七源极及第七漏极， 所述第四 *极与第四源极均连接至时钟信号第一输入端， 所述第四漏极分 别与第五源极、 第六栅极及第七柵极电性连接， 所述第五栅极分别与第一 漏极、 第七源极及第二下拉单元电性连接， 所述第五漏极电性连接至第二 低电平输入端， 所述第六源极分别与电容的另一端、 第二下拉单元及第一 输出端电性连接， 所述第六漏极与第一低电平输入端电性连接， 所述第七 漏极与第二低电平输入端电性连接。
所述第二下拉单元包括第八至第十一薄膜晶体管， 所述第八薄膜晶体 管具有第八栅极、 第八源极及第八漏极， 所述第九薄膜晶体管具有第九柵 极 第九源极及第九漏极， 所述第十薄膜晶体管具有第十柵极、 第十源极 及第十漏极， 所述第十一薄膜晶体管具有第十一 *极、 第十一源极及第十 一漏极， 所述第八栅极与第八漏极均连接至时钟信号第二输入端， 所述第 八源极分别与第九漏极、 第十柵极及第十一櫥极电性连接， 所述第九栅极 分别与第一漏极、 第十一源极、 第五栅极及第七源极电性连接， 所述第九 源极电性连接至第二低电平输入端， 所述第十漏极分别与电容的另一端、 第六源极及第一输出端电性连接， 所述第十源极与第一低电平输入端电性 连接 , 所述第十一漏极与第二低电平输入端电性连接 ,
所述第三下拉单元包括第十二、 十三薄膜晶体管， 所述第十二薄膜晶 体管具有第十二櫥极、 第十二源极及第十二漏极， 所述第十三薄膜晶体管 具有第十三柵极、 第十三源极及第十三漏极， 所述第十二栅极分别与第十 三柵极、 第 ιή·2 级信号输入端电性连接， 所述第十二漏极分别与第一漏 极， 电容的一端、 第二櫥极及第三 *极电性连接， 所述第十二源极分别与 第一低电平输入端、 及第十三漏极电性连接， 所述第十三源极分别与第一 输出端、 及第三源极电性连.接。
本发明的有益效杲： 本发明的阵列基板行驱动电路， 通过在阵列基板 行驱动单元中增加一第二低电平信号， 利用该第二低电平在扫描电路处于 关闭 （保持） 时间时拉低第一输出端的薄膜晶体管的櫥极和源极之间的电 压差 Vgs, 使得该薄膜晶体管的漏电流较小， 可以做到精确控制关闭， 有利 于提高液晶显示器的显示质量。
为了能更进一步了解本发明的特征以及技术内容， 请参阔以下有关本 发明的详细说明与附图， 然而附图仅提供参考与说明用， 并非用来对本发 明加以限制。
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将使本发明 的技术方案及其它有益效果显而易见。
附图中，
图 i为现有技术中扫描线扫描一帧的时间组成 图 2为薄膜晶体管特性 I— V曲线图；
图 3为本发明阵列基板行驱动电路结构图；
图 4为本发明阵列基板行驱动单元结构图；
图 5为本发明阵列基板行驱动单元的电路图；
图 6为本发明中一阵列基板行驱动单元的时序图。 具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果， 以下结合本发明 的优选实施例及其附图进行详细描述。
请参阅图 3 至 5， 本发明提供一种阵列基板行驱动电路， 包括数个级 联的多级阵列基板行驱动单元， 其中， 所述阵列基板行驱动电路的第 n级 阵列基板行驱动单元具有第 n- 2 级信号输入端 （STn ) 2 第 级信号 输入端 ( Gn+2 ) 22、 时钟信号第一输入端 23、 时钟信号第二输入端 24、 第 一低电平输入端 25、 第二低电平输入端 26、 第一输出端 （Gn ) 27及第二 输出端 ( STn ) 28。
所述级联阵列基板行驱动单元的连接具有相同的结构， 但最前面两个 和最后面两个阵列基板行驱动单元除外。 其中， 所述第 n级阵列基板行驱 动单元的第一输出端 （Gn ) 27 用于驱动阵列基板的有源区； 当所述第 n级 阵列基板行驱动单元为第三級至倒数第一级阵列基板行驱动单元中任一阵 列基板行驱动单元时， 所述第 n级阵列基板行驱动单元的第 Ώ- 2 级信号输入 端 （STn..2 ) 21 电性连接至第 n 2 级阵列基板行驱动单元的第二输出端 ( STn ) 28: 当所述第 n级阵列基板行驱动单元为第一级或第二级阵列基板 驱动单元时， 所述第 n-2 级信号输入端 （ST ) 21 用于输入一脉沖激活信 号， 如图 3中的 STV所示; 当所述第 n级阵列基板行驱动单元为第一级至倒 数第三级阵列基板行驱动单元中任一阵列基板行驱动单元时， 所述第 n级 阵列基板行驱动单元的第二输出端 （STn ) 28 电性连接至第 n+2 级阵列基 板行驱动单元的第 n— 2 级信号输入端 （STn..2 ) 21 , 所述第 n级阵列基板行驱 动单元的第 n+2 级信号输入端 （Gfi+2 ) 22 电性连接至第 η+2 级阵列基板行 驱动单元的第一输出端 （Gn ) 27， 当所述第]！级阵列基板行驱动单元为倒 数第一级或倒数第二级阵列基板行驱动单元时， 所述第 n级阵列基板行驱 动单元的第二输出端 （STn ) 28悬空， 所述第 n+2级信号输入端 （Gn+2 ) 22 用于输入一脉冲激活信号。 在本实施例中， 所述第二低电平输入端 26接 的第二低电平 Vss2小于第一低电平输入端 25接的第一低电平 Vss， 在像素开 关关闭 (保持) 时间， 利用第二低电平 Vss2将上拉单元 34 内的第三薄膜晶 体管 T3的栅极电压 Vg进行下拉， 使上拉单元 34内的第三薄膜晶体管 T3的 *极 g与源极 s之间的电压 Vgs小于 0V, 减小漏电流， 提高第三薄膜晶体管 T3的控制精度， 提高显示质量。
如图 4所示， 具体的， 所述阵列基板行驱动电路的第 n级阵列基板行 驱动单元包括： 上拉驱动单元 32、 上拉单元 34、 第一至第三下拉单元 36 , 37、 38 , 各单元之间及其与该阵列基板行驱动单元具有的端口的连接 关系如下：
所述上拉驱动单元 32分别与第 n- 2级信号输入端 （ST 2 ) 21、 上拉单 元 34及第一至第三下拉单元 36、 37、 38 电性连接， 所述上拉单元 34分 别与上拉驱动单元 32、 时钟信号第一输入端 23、 第一输出端 ( Gn ) 27、 第二输出端 （STn ) 28及第一至第三下拉单元 36、 37、 38电性连接， 所述 第一下拉单元 36分别与时钟信号第一输入端 23、 第一低电平输入端 25、 第二低电平输入端 26、 上拉驱动单元 32、 上拉单元 34及第二至第三下拉 单元 37、 38电性连接， 所述第二下拉单元 37分别与时钟信号第二输入端 24、 第一低电平输入端 25、 第二低电平输入端 26、 第一下拉单元 36、 第 三下拉单元 38、 上拉驱动单元 32及上拉单元 34电性连接， 所述第三下拉 单元 38分别与第一低电平输入端 25、 上拉驱动单元 32、 上拉单元 34、 第 —输出端 （Gn ) 27、 第 11—2 级信号输入端 （Gn+2 ) 22 及第一至第二下拉单 元 36、 37电性连接。
在传统的阵列基板行驱动电路中, 所有的下拉点， 包括 Q ( η ) 和 G
( τι ) , 都会连接到一低电平 （相当于本申请中的第一低电平 Vss ) ， 进而 可以使得像素开关处于关闭 （保持） 的状态。 本申请是将下拉点 Q ( II )连 接至第二低电平 Vss2， 而下拉点 G ( 11 ) 连接至第一低电平 Vss, 进 调节第 二低电平 Vss2的值， 可以将上拉单元 34 的第三薄膜晶体管 T3 的柵极电压 Vg在像素开关关闭 （保持） 时下拉到更低， 减小第三薄膜晶体管 T3 的漏 电电流。 如假设第二低电平 Vss2的值为 - 10V , 假设时钟信号的电压值为- 8V, 则上拉单元 34 的第三薄膜晶体管 T3 的柵极 g上的电压经过第二低电 平 Vss2下拉后， 其值为 - 10- ( - 8 ) 2V, 使得第三薄膜晶体管 T3 的 Vgs的值 更接近漏电流最小区域， 结合背景技术中的图 2, 就可以知道- 2V对应的区 域更加靠近漏电流的最低点， 漏电电流相对 0V时要小， 这祥就可以使上 拉单元 34的第三薄膜晶体管 T3处于更加安全的关闭 （保持 )状态。
如图 5 所示， 每一阵列基板行驱动单元采用一对相位相反的时钟信号 进行驱动， 即图中 CK 和 CKB。 本实施例中， 所述时钟信号第一输入端 23、 时钟信号第二输入端 24 均可分别输入第一时钟信号 CK1、 第二时钟 信号 CK2、 第三时钟信号 CK3与第四时钟信号 CK4以驱动该些阵列基板 行驱动单元， 所述第一时钟信号 CK1 与第三时钟信号 CK3相位相反， 所 述第二时钟信号 CK2与第四时钟信号 CK4相位相反。 且， 所述第一时钟 信号 CK1、 第三时钟信号 CK3与第二时钟信号 CK2、 第四时钟信号 CK4 波形相同但初始相位不同， 优选的， 所述第二时钟信号 CK2、 第四时钟信 号 CK4初始相位与所述第一时钟信号 CK1 , 第三时钟信号 CK3 与相差 1/4 周期， 如图 6 所示。 采用多个时钟信号进行控制， 有利于提高控制的 精确度。 当所述阵列基板行驱动电路的第 n级阵列基板行驱动单元的时钟 信号第一输入端 23、 时钟信号第二输入端 24 分别输入第一与第三时钟信 号 CK1、 CK3时， 所述阵列基板行驱动电路的第 n十 1级阵列基 £行驱动单 元的时钟信号第一输入端 23与第二输入端 24分别输入第二与第四时钟信 号 CK2、 CK4。
具体地， 当所述阵列基板行驱动电路的第 n級阵列基板行驱动单元的 时钟信号第一输入端 23输入第一时钟信号 CK1 时， 所述阵列基板行驱动 电路的第 n级阵列基.板行驱动单元的时钟信号第二输入端 24输入第三时 钟信号 CK3 , 所述阵列基板行驱动电路的第 n+2级阵列基板行驱动单元的 时钟信号第一输入端 23 输入第三时钟信号 CK3 , 所述阵列基板行驱动电 路的第 n+2 級阵列基板行驱动单元的时钟信号第二输入端 24输入第一时 钟信号 CK1 ; 当所述阵列基板行驱动电路的第 n+1级阵列基.板行驱动单元 的时钟信号第一输入端 23输入第二时钟信号 CK2时， 所述阵列基板行驱 动电路的第 n+1 级阵列基.板行驱动单元的时钟信号第二输入端 24输入第 四时钟信号 CK4, 所述阵列基板行驱动电路的第 n+3级阵列基板行驱动单 元的时钟信号第一输入端 23 输入第四时钟信号 CK4, 所述阵列基板行驱 动电路的第 n+3 级阵列基板行驱动单元的时钟信号第二输入端 24输入第 二时钟信号 CK2。
在本实施例中， 所述上拉驱动单元 32、 上拉单元 34及第一至第三下 拉单元 36、 37、 38的具体结构为：
所述上拉驱动单元 32 为一第一薄膜晶体管 T1 , 所述第一薄膜晶体管 T1 具有第一栅极 第一源极 s及第一漏极 d， 所述第一柵极 g、 第一源极 s 均电性连接至第 n- 2 级信号输入端 （STnj ) 21 , 所述第一漏极 d分别与第一 至第三下拉单元 36、 37, 38及上拉单元 34电性连接。
所述上拉单元 34 包括一电容 C、 第二薄膜晶体管 T2 及第三薄膜晶体 管 T3 , 所述第二薄膜晶体 T2 管具有第二栅极8、 第二源极 s及第二漏极 d， 所述第三薄膜晶体管 T3 具有第三柵极 g、 第三源极 s及第三漏极 d， 所述第 二槲极 g分别与电容 C的一端、 第三櫥极 g及第三下拉单元 38电性连接， 所 述第二源极 s分别与第三漏极 cL 时钟信号第一输入端 23电性连接， 所述第 二漏极 d与第二输出端 ( STn ) 28 电性连接， 所述第三源极 s分别与第一输 出端 （G„) 27、 第三下拉单元 38及电容 C的另一端电性连接。
所述第一下拉单元 36包括第四至第七薄膜晶体管 T4、 Τ5、 Τ6、 Τ7， 所述第四薄膜晶体管 Τ4具有第四柵极 g、 第四源极 s及第四漏极 d， 所述 第五薄膜晶体管 T5具有第五槲极 g、 第五源极 s及第五漏极 d, 所述第六 薄膜晶体管 T6具有第六槲极 g、 第六源极. s及第六漏极 d , 所述第七薄膜 晶体管 T7具有第七栅极 g、 第七源极 s及第七漏极 d， 所述第四櫥极 g与 第四源极 s均连接至时钟信号第一输入端 23， 所述第四漏极 d分别与第五 源极 s、 第六栅极 g及第七栅极 g电性连接， 所述第五柵极 g分别与第一 漏极 d、 第七源极 s及第二下拉单元 37电性连接， 所述第五漏极 d电性连 接至第二低电平输入端 26， 所述第六源极 s分别与电容 C的另一端、 第二 下拉单元 37及第一输出端 27电性连接， 所述第六漏极 d与第一低电平输 入端 25电性连接, 所述第七漏极 d与第二低电平输入端 26电性连接。
所述第二下拉单元 37 包括第八至第十一薄膜晶体管 T8、 T9、 TICK Ti l , 所述第八薄膜晶体管 T8具有第八栅极 g、 第八源极 s及第八漏极 d, 所 述第九薄膜晶体管 T9 具有第九槲极 g、 第九源极 s及第九漏极 d， 所述第十 薄膜晶体管 T10具有第十櫥极 g、 第十源极 s及第十漏极 d， 所述第十一薄膜 晶体管 T11 具有第十一栅极 g、 第十一源极 s及第十一漏极 d, 所述第八栅极 g与第八漏极 d均连接至时钟信号第二输入端 24， 所述第八源极 s分别与第 九漏极 d、 第十栅极 g及第十一柵极 g电性连接， 所述第九柵极 g分别与第一 漏极 (L 第十一源极 s、 第五柵极 g及第七源极 s电性连接， 所述第九源极 s电 性连接至第二低电平输入端 26， 所述第十漏极 d分别与电容 C的另一端、 第六源极 s及第一输出端 （Gn ) 27 电性连接， 所述第十源极 s与第一低电平 输入端 25 电性连接， 所述第十一漏极 d与第二低电平输入端 26 电性连 接。
所述第三下拉单元 38 包括第十二、 十三薄膜晶体管 TI 2、 Τ13， 所述 第十二薄膜晶体管 T12具有第十二棚 _极§、 第十二源极 s及第十二漏极 d, 所 述第十三薄膜晶体管 T13具有第十三 *极§、 第十三源极 s及第十三漏极 d, 所述第十二柵极 g分别与第十三柵极 g、 第 n十 2 级信号输入端 （Gn+2 ) 22 电 性连接， 所述第十二漏极 d分别与第一漏极 d、 电容 C的一端。 第二栅极 g及 第三栅极 g电性连接， 所述第十二源极 s分别与第一低电平输入端 25、 及第 十三漏极 d电性连接， 所述第十三源极 s分别与第一输出端 （Gn ) 27 , 及第 三源极 S电性连接。
具体的工作为： 脉冲激活信号 STV加在第 1、 第 2 级阵列基板行驱动 单元的第一薄膜晶体管 ΊΊ上， 即 ST^上均是输入 STV信号。 第 1、 第 2级 阵列基板行驱动单元输出信号 G ( U和 G (2) 、 ST ( 1 ) 和 ST (2) ， 信 号 ST (： 1 )输到第 3级阵列基板行驱动单元的第一薄膜晶体管 T1上， 使得 第 3级阵列基板行驱动单元输出 G(3)和 ST (3) , 而 ST(2)输入到第 4级阵 列基板行驱动单元的第一薄膜晶体管 T1上， 使得第 4級阵列基板行驱动单 元输出 G (4) 和 ST(4)。 脉冲激活信号 STV的传递如上所述依次往下传。 信号 G (3)输出后连接到第 1 级阵列基板行驱动单元， 即是. G (3) 的脉 冲把第三下拉单元 38的第十二、 十三薄膜晶体管 Τ12、 ΊΊ3打开， 而这两 个薄膜经晶体管都连接到第一低电平 Vss, 此第一输出端 G ( 1 )输出被拉 低到 Vss， 同时下拉点 Q(i)点电压也被下拉到 Vss。 第一下拉单元 36 和第二 下拉单元 37作用在第一输出端 G (n)输出的非作用时间 （即扫描电路处 于关闭 （保持） 时间） , 分别将第一输出端 G (n) 和下拉点 Q (n)拉到 Vss和 Vss2。 其中第一下拉单元 36的动作与时钟信号第一输入端 23输入的 时钟信号同步， 第二下拉单元 37动作与时钟信号第二输入端 24输入的时
: 参阅图 6, 其为一第 n级阵列基板行驱动单元各输入信号、 输出信 号、 时钟信号及下拉点 Q ( n ) 的波形图。
在 tl时刻内， 第一时钟信号 CK1为高电平， 第二时钟信号 CK2由低电 平转为高电平， 第三时钟信号 CK3 为低电平， 第四时钟信号 CK4 为低电 平， 第 11- 2 级阵列基板行驱动单元输出低电平即第 n级阵列基板行驱动单元 的第 n- 2 级信号输入端 （ST^) 21 输入的信号为低电平， 第一薄膜晶体管 T1 关闭， 下拉点 Q (n) 处为低电平， 即第三薄膜晶体管 T3 的栅极电压为 低电平， 该上拉单元 34断开， 第一输出端 (Gn) 27输出低电平， 第二输 出端 （STn) 28 输出低电平， 第 ri+2 级阵列基板行驱动单元输出低电平至 第三下拉单元 38。
在 t2时刻内， 第一时钟信号 CK1为低电平， 第二时钟信号 CK2由高电 平转为低电平， 第三时钟信号 CK3为高电平， 第四时钟信号 CK 由低电平 转为高电平， 第 n- 2 级阵列基板行驱动单元输出高电平即第 n级阵列基板行 驱动单元的第 n— 2 级信号输入端 （STn 21 输入的信号为高电平， 第一薄 膜晶体管 导通， 下拉点 Q ( II) 的电压为高电平， 即第三薄膜晶体管 T3 的橋极电压为高电平， 该电容 C进行充电， 同时该第二薄膜晶体管 T2 导 通， 第一时钟信号 CK1 为低电平， 故第一输出端 （Gn) 27 输出低电平， 第二输出端 （STn ) 28 输出低电平， 第 n+2 级阵列基板行驱动单元输出低 电平至第三下拉单元 38。
在 ί.3时刻内， 第一时钟信号 CK1为高电平， 第二时钟信号 CK2由低电 平转为高电平， 第三时钟信号 CK3为低电平， 第四时钟信号 CK4由高电平 转为低电平， 第 η- 2 级阵列基 £行驱动单元输出低电平即第 η级阵列基板行 驱动单元的第 η-2 级信号输入端 （STn_2 ) 21 输入的信号为低电平， 由于上 拉单元 34 的电容 C (充电后） 的存在使第二、 第三薄膜晶体管 T2、 Τ3 的 栅极电压 Vg被提升到更高的电平， 第一输出端 （Gn ) 27输出高电平， 第二 输出端 （STn ) 28 输出高电平， 第 n+2 级阵列基板行驱动单元输出低电平 至第三下拉单元 38。
在 t4时刻内 , 第一时钟信号 CK.1为低电平 , 第二时钟信号 CK2由高电 平转为低电平， 第三时钟信号 CK3为高电平， 第四时钟信号 CK 由低电平 转为高电平， 第 n- 2 级阵列基板行驱动单元输出低电平即第 n级阵列基板行 驱动单元的第 n- 2 级信号输入端 （STn ) 21 输入的信号为低电平， 第 n+2 级阵列基板行驱动单元输出高电平至第三下拉单元 38， 所述第三下拉单元 38将下拉点 Q ( n ) 下拉至第一低电平 Vss。
在该幀第一输出端 G ( n )输出的非作用时间内， 第一 第二下拉单元 36、 37 分别在第一、 第三时钟信号 CKi、 CK3 的控制下， 将下拉点 Q ( n ) 的电压下拉至第二低电平 Vss2, 第一下拉单元 36 的下拉动作与第一 时钟信号 CK1 同步， 所述第二下拉单元 37 的下拉动作与第三时钟信号 CK3 同步。 相较于现有技术， 本发明中由于第二低电平 Vss2小于第一低电 平 Vss , 从而可以将上拉单元 34 的第三薄膜晶体管 T3 的 Vgs下拉至小于 0V, 使得该第三薄膜晶体管 T2处于更加安全的关闭状态。
综上所述， 本发明的阵列基板行驱动电路， 通过在阵列基板行驱动单 元中增加一第二低电平信号， 利用该第二低电平在扫描电路处于关闭 （保 持） 时闾时拉低第一输出端的薄膜晶体管的栅极和源极之间的电压差 Vgs， 使得该薄膜晶体管的漏电流较小， 可以做到精确控制关闭， 有利于提高液 晶显示器的显示.质量。
以上所述， 对于本领域的普通技术人员来说， 可以根据本发明的技术 方案和技术构思作出其他各种相应的改变和变形， 而所有这些改变和变形 都应属于本发明权利要求的保护范围。

Claims

权 利 要 求
】、 一种阵列基板行驱动电路， 包括级联的多级阵列基板行驱动单 元， 其中， 所述阵列基板行驱动电路的第 ri级阵列基板行驱动单元具有第 n~2 级信号输入端、 第 11 2 级信号输入端、 时钟信号第一输入端、 时钟信 号第二输入端、 第一低电平输入端、 第二低电平输入端、 第一输出端及第 二输出端， 其中， 所述第 n级阵列基板行驱动单元的第一输出端用于驱动 阵列基板的有源区； 当所述第 n级阵列基板行驱动单元为第三级至倒数第 一级阵列基板行驱动单元中任一阵列基板行驱动单元时， 所述第 n级阵列 基板行驱动单元的第 n- 2级信号输入端电性连接至第 n 2级阵列基板行驱 动单元的第二输出端； 当所述第 n级阵列基板行驱动单元为第一级或第二 级阵列.基板驱动单元时， 所述第 n 2 级信号输入端用于输入一脉沖激活信 号； 当所述第 11级阵列基板行驱动单元为第一级至倒数第三级阵列基板行 驱动单元中任一阵列基.板行驱动单元时， 所述第 n级阵列基板行驱动单元 的第二输出端电性连接至第 n+2级阵列基板行驱动单元的第 n 2级.信号输 入端， 所述第 n级阵列基板行驱动单元的第 n+2级信号输入端电性连接至 第 n+2级阵列基板行驱动单元的第一输出端； 当所述第 n级阵列.基板行驱 动单元为倒数第一级或倒数第二级阵列基 行驱动单元时， 所述第 n级阵 列基板行驱动单元的第二输出端悬空， 所述第 n+2级信号输入端用于输入 一脉冲激活信号； 所述第一低电平输入端用于输入第一低电平， 所述第二 低电平输入端用于输入第二低电平， 且所述第二低电平小于第一低电平； 所述阵列基板行驱动电路的第 n级阵列基板行驱动单元还包括：
上拉驱动单元， 与第 n- 2級信号输入端电性连接；
上拉单元， 分别与上拉驱动单元、 时钟信号第一输入端、 第一输出端 及第二输出端电性连接；
第一下拉单元， 分别与时钟信号第一输入端、 第一低电平输入端、 第 二低电平输入端、 上拉驱动单元及上拉单元电性连接；
第二下拉单元， 分别与时钟信号第二输入端， 第一低电平输入端、 第 二低电平输入端、 第一下拉单元、 上拉驱动单元及上拉单元电性连接； 第三下拉单元， 分别与第 n+2级信号输入端、 第一低电平输入端、 上 拉驱动单元、 上拉单元、 第一下拉单元、 第二下拉单元及第一输出端电性 连接
2、 如权利要求 1 所述的阵列基板行驱动电路， 其中， 所述时钟信号 第一输入端与时钟信号第二输入端的输入信号为第一时钟信号、 第二时钟 信号、 第三时钟信号或第四时钟信号， 所述第一时钟信号与第三时钟信号 相位相反， 所述第二时钟信号与第四时钟信号相位相反， 且， 所述第一时 钟信号、 第三时钟信号与第二时钟信号、 第四时钟信号波形相同但初始相 位不同。
3、 如权利要求 2 所述的阵列基板行驱动电路， 其中， 当所述阵列基 板行驱动电路的第 n級阵列基板行驱动单元的时钟信号第一输入端与第二 输入端的输入信号分别为第一与第三时钟信号时， 所述阵列基板行驱动电 路的第 11+1 级阵列基板行驱动单元的时钟信号第一输入端与第二输入端的 输入信号分别为第二与第四时钟信号。
4、 如权利要求 3 所述的阵列基板行驱动电路， 其中， 当所述阵列基 板行驱动电路的第 n级阵列基板行驱动单元的时钟信号第一输入端的输入 信号为第一时钟信号时， 所述阵列基板行驱动电路的第 n级阵列基板行驱 动单元的时钟信号第二输入端的输入信号为第三时钟信号， 所述阵列基板 行驱动电路的第 n十 2级阵列基板行驱动单元的时钟信号第一输入端的输入 信号为第三时钟信号， 所述阵列基板行驱动电路的第 n十 2级阵列基板行驱 动单元的时钟信号第二输入端的输入信号为第一时钟信号。
5、 如权利要求 4 所述的阵列基板行驱动电路， 其中， 当所述阵列基 板行驱动电路的第 n+1 级阵列基板行驱动单元的时钟信号第一输入端的输 入信号为第二时钟信号时， 所述阵列基板行驱动电路的第 Ώ+1 级阵列基板 行驱动单元的时钟信号第二输入端的输入信号为第四时钟信号， 所述阵列 基板行驱动电路的第 n+3级阵列基板行驱动单元的时钟信号第一输入端的 输入信号为第四时钟信号， 所述阵列基板行驱动电路的第 n+3级阵列基板 行驱动单元的时钟信号第二输入端的输入信号为第二时钟信号。
6、 如权利要求 1 所述的阵列基板行驱动电路， 其中， 所述上拉驱动 单元为一第一薄膜晶体管， 所述第一薄膜晶体管具有第一栅极、 第一源极 及第一漏极， 所述第一柵极、 第一源极均电性连接至第 n 2 级信号输入 端， 所述第一漏极分别与第一至第三下拉单元及上拉单元电性连接。
7、 如权利要求 6 所述的阵列基板行驱动电路， 其中， 所述上拉单元 包括一电容、 第二薄膜晶体管及第三薄膜晶体管， 所述第二薄膜晶体管具 有第二櫥极、 第二源极及第二漏极， 所述第三薄膜晶体管具有第三栅极、 第三源极及第三漏极， 所述第二柵极分别与电容的一端、 第一漏极、 第三 栅极及第三下拉单元电性连接 , 所述第二源极分别与第三漏极、 时钟信号 第一输入端电性连接， 所述第二漏极与第二输出端电性连接， 所述第三源 极分别与第一输出端、 第三下拉单元及电容的另一端电性连接。
8 , 如权利要求 7 所述的阵列基板行驱动电路， 其中， 所述第一下拉 单元包括第四至第七薄膜晶体管， 所述第四薄膜晶体管具有第四橱极、 第 四源极及第四漏极， 所述第五薄膜晶体管具有第五栅极、 第五源极及第五 漏极， 所述第六薄膜晶体管具有第六栅极、 第六源极及第六漏极， 所述第 七薄膜晶体管具有第七柵极 第七源极及第七漏极， 所述第四柵极与第四 源极均连接至时钟信号第一输入端， 所述第四漏极分别与第五源极， 第六 栅极及第七栅极电性连接， 所述第五栅极分别与第一漏极 . 第七源极.及第 二下拉单元电性连接， 所述第五漏极电性连接至第二低电平输入端， 所述 第六源极分别与电容的另一端、 第二下拉单元及第一输出端电性连接， 所 述第六漏极与第一低电平输入端电性连接， 所述第七漏极与第二低电平输 入端电性连接。
9 , 如权利要求 8 所述的阵列基板行驱动电路， 其中， 所述第二下拉 单元包括第八至第十一薄膜晶体管， 所述第八薄膜晶体管具有第八 *极、 第八源极及第八漏极， 所述第九薄膜晶体管具有第九櫥极、 第九源极及第 九漏极， 所述第十薄膜晶体管具有第十栅极、 第十源极及第十漏极， 所述 第十一薄膜晶体管具有第十一柵极、 第十一源极及第十一漏极， 所述第八 栅极与第八漏极均连接至时钟信号第二输入端， 所述第八源极分别与第九 漏极、 第十栅极及第十一櫥极电性连接， 所述第九栅极分别与第一漏极、 第十一源极、 第五柵极及第七源极电性连接， 所述第九源极电性连接至第 二低电平输入端， 所述第十漏极分别与电容的另一端、 第六源极及第一输 出端电性连接， 所述第十源极与第一低电平输入端电性连接， 所述第十一 漏极与第二低电平输入端电性连接。
10 , 如权利要求 9所述的阵列基板行驱动电路， 其中， 所述第三下拉 单元包括第十二、 十三薄膜晶体管， 所述第十二薄膜晶体管具有第十二櫥 极、 第十二源极及第十二漏极， 所述第十三薄膜晶体管具有第十三栅极、 第十三源极及第十三漏极， 所述第十二栅极分别与第十三棚 '极、 第 n+2级 信号输入端电性连接， 所述第十二漏极分别与第一漏极、 电容的一端、 第 二栅极及第三柵极电性连接， 所述第十二源极分别与第一低电平输入端、 及第十三漏极电性连接， 所述第十三源极分别与第一输出端、 及第三源极 电性.连.接。
1 一种阵列基板行驱动电路， 包括級联的多级阵列基板行驱动单 元， 其中， 所述阵列基板行驱动电路的第 n级阵列基板行驱动单元具有第 11-2 级信号输入端、 第 π - 2 级信号输入端、 时钟信号第一输入端 时钟信 号第二输入端、 第一低电平输入端、 第二低电平输入端、 第一输出端及第 二输出端， 其中， 所述第 n级阵列基板行驱动单元的第一输出端用于驱动 阵列基板的有源区； 当所述第 n级阵列基板行驱动单元为第三级至倒数第 一级阵列基板行驱动单元中任一阵列基板行驱动单元时， 所述第 n级阵列 基板行驱动单元的第 n 2级信号输入端电性连接至第 n- 2级阵列基板行驱 动单元的第二输出端； 当所述第 II级阵列基板行驱动单元为第一级或第二 级阵列基板驱动单元时， 所述第 n- 2 级信号输入端用于输入一脉冲激活信 号； 当所述第 n級阵列基板行驱动单元为第一级至倒数第三级阵列基板行 驱动单元中任一阵列基板行驱动单元时， 所述第 n级阵列基板行驱动单元 的第二输出端电性连接至第 n十 2级阵列基板行驱动单元的第 ri-2级信号输 入端， 所述第 n级阵列基板行驱动单元的第 n+2级信号输入端电性连接至 第 n+2级阵列基板行驱动单元的第一输出端； 当所述第 n级阵列基板行驱 动单元为倒数第一级或倒数第二級阵列.基板行驱动单元时， 所述第 n级阵 列基板行驱动单元的第二输出端悬空， 所述第 n+2 级信号输入端用于输入 一脉沖激活信号； 所述第一低电平输入端用于输入第一低电平， 所述第二 低电平输入端用于输入第二低电平， 且所述第二低电平小于第一低电平； 所述阵列基板行驱动电路的第 n级阵列基板行驱动单元还包括：
上拉驱动单元， 与第 n-2级信号输入端电性连接；
上拉单元， 分别与上拉驱动单元、 时钟信号第一输入端、 第一输出端 及第二输出端电性连.接；
第一下拉单元， 分别与时钟信号第一输入端、 第一低电平输入端、 第 二低电平输入端、 上拉驱动单元及上拉单元电性连接;
第二下拉单元， 分别与时钟信号第二输入端、 第一低电平输入端、 第 二低电平输入端、 第一下拉单元, 上拉驱动单元及上拉单元电性连接; 第三下拉单元， 分别与第 n+2级信号输入端、 第一低电平输入端、 上 拉驱动单元、 上拉单元、 第一下拉单元、 第二下拉单元及第一输出端电性 连接；
其中， 所述时钟信号第一输入端与时钟信号第二输入端的输入信号为 第一时钟信号、 第二时钟信号、 第三时钟信号或第 时钟信号， 所述第一 时钟信号与第三时钟信号相位相反， 所述第二时钟信号与第四时钟信号相 位相反， 且， 所述第一时钟信号、 第三时钟信号与第二时钟信号、 第四时 钟信号波形相同但初始相位不同；
其中， 当所述阵列基板行驱动电路的第 n级阵列基板行驱动单元的时 钟信号第一输入端与第二输入端的输入信号分别为第一与第三时钟信号 时， 所述阵列基板行驱动电路的第 n+1 级阵列基板行驱动单元的时钟信号 第一输入端与第二输入端的输入信号分别为第二与第四时钟信号；
其中， 当所述阵列基板行驱动电路的第 n级阵列基板行驱动单元的时 钟信号第一输入端的输入信号为第一时钟信号时， 所述阵列基板行驱动电 路的第 n级阵列基板行驱动单元的时钟信号第二输入端的输入信号为第三 时钟信号， 所述阵列基板行驱动电路的第 n+2级阵列基板行驱动单元的时 钟信号第一输入端的输入信号为第三时钟信号， 所述阵列基板行驱动电路 的第 11 2级阵列.基板行驱动单元的时钟信号第二输入端的输入信号为第一 时钟信号；
其中， 当所述阵列基板行驱动电路的第 η+】 级阵列基板行驱动单元的 时钟信号第一输入端的输入信号为第二时钟信号时， 所述阵列基板行驱动 电路的第 η+·1 级阵列基板行驱动单元的时钟信号第二输入端的输入信号为 第四时钟信号， 所述阵列基板行驱动电路的第 n- -3级阵列基板行驱动单元 的时钟信号第一输入端的输入信号为第 时钟信号， 所述阵列基板行驱动 电路的第 Ώ+3级阵列基板行驱动单元的时钟信号第二输入端的输入信号为 第二时钟信号；
其中， 所述上拉驱动单元为一第一薄膜晶体管， 所述第一薄膜晶体管 具有第一栅极、 第一源极及第一漏极， 所述第一栅极、 第一源极均电性连 接至第 11-2 级信号输入端， 所述第一漏极分别与第一至第三下拉单元及上 单元电性.连.接。
】2、 如权利要求 11 所述的阵列基板行驱动电路， 其中， 所述上拉单 元包括一电容、 第二薄膜晶体管及第三薄膜晶体管， 所述第二薄膜晶体管 具有第二柵极、 第二源极及第二漏极， 所述第三薄膜晶体管具有第三柵 极、 第三源极及第三漏极， 所述第二栅极分别与电容的一端、 第一漏极、 第三栅极及第三下拉单元电性连接， 所述第二源极分别与第三漏极、 时钟 信号第一输入端电性连接， 所述第二漏极与第二输出端电性连接， 所述第 三源极分别与第一输出端、 第三下拉单元及电容的另一端电性连接。
13、 如权利要求 12 所述的阵列基板行驱动电路， 其中， 所述第一下 拉单元包括第四至第七薄膜晶体管， 所述第四薄膜晶体管具有第四柵极、 第四源极及第四漏极， 所述第五薄膜晶体管具有第五櫥极， 第五源极及第 五漏极， 所述第六薄膜晶体管具有第六栅极、 第六源极及第六漏极， 所述 第七薄膜晶体管具有第七柵极、 第七源极及第七漏极， 所述第四橱极与第 四源极均连接至时钟信号第一输入端， 所述第四漏极分别与第五源极、 第 六栅极及第七柵极电性连接， 所述第五栅极分别与第一漏极、 第七源极及 第二下拉单元电性连接， 所述第五漏极电性连接至第二低电平输入端， 所 述第六源极分别与电容的另一端、 第二下拉单元及第一输出端电性连接， 所述第六漏极与第一低电平输入端电性连接， 所述第七漏极与第二低电平 输入端电性连接。
14、 如权利要求 13 所述的阵列基板行驱动电路， 其中， 所述第二下 拉单元包括第八至第十一薄膜晶体管， 所述第八薄膜晶体管具有第八柵 极、 第八源极及第八漏极， 所述第九薄膜晶体管具有第九栅极、 第九源极 及第九漏极， 所述第十薄膜晶体管具有第十柵极、 第十源极及第十漏极， 所述第十一薄膜晶体管具有第十一柵极、 第十一源极及第十一漏极， 所述 第八栅极与第八漏极均连接至时钟信号第二输入端， 所述第八源极分别与 第九漏极、 第十棚 '极及第十一楣-极电性连接， 所述第九柵极分别与第一漏 极、 第十一源极、 第五柵极及第七源极电性连接， 所述第九源极电性连接 至第二低电平输入端， 所述第十漏极分别与电容的另一端， 第六源极及第 一输出端电性连接， 所述第十源极与第一低电平输入端电性连接， 所述第 十一漏极与第二低电平输入端电性连接。
】5、 如权利要求 14 所述的阵列基板行驱动电路， 其中， 所述第三下 拉单元包括第十二、 十三薄膜晶体管， 所述第十二薄膜晶体管具有第十二 栅极、 第十二源极及第十二漏极， 所述第十三薄膜晶体管具有第十三栅 极、 第十三源极及第十三漏极， 所述第十二栅极分别与第十三栅极、 第 n+2 级信号输入端电性连.接， 所述第十二漏极分别与第一漏极、 电容的一 端、 第二橋极及第三栅极电性连接， 所述第十二源极分别与第一低电平输 入端、 及第十三漏极电性连接， 所述第十三源极分别与第一输出端， 及第 三源极电性连接。
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