WO2013177918A1 - 移位寄存器单元、移位寄存器电路、阵列基板及显示器件 - Google Patents

移位寄存器单元、移位寄存器电路、阵列基板及显示器件 Download PDF

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金馝奭
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Definitions

  • the second pull-up module is connected to the high-level end, the first clock signal end, and the fourth control node D.
  • a first pull-down module the first pull-down module is connected to the input signal end and the third control node C.
  • a second pull-down module the second pull-down module is connected to the second clock signal, the third control node C, and the fourth control node D.
  • the third pull-up module includes: a third transistor, a gate of the third transistor is connected to the first clock signal end, a source of the third transistor is connected to the high-level end, and the third A drain of the transistor is coupled to the first control node A.
  • the second pull-down module includes: a fifth transistor and a first capacitor, a gate of the fifth transistor is connected to the third control node C, and a source of the fifth transistor is connected to the second clock signal
  • the drain of the fifth transistor is connected to the fourth control node D; the two poles of the first capacitor are respectively connected to the gate and the drain of the fifth transistor.
  • the pull-down switch unit includes: a seventh transistor and an eighth transistor, a gate of the seventh transistor is connected to the first clock signal end, and a source of the seventh transistor is connected to the low-level end a drain of the seventh transistor is connected to the second control node B; a gate of the eighth transistor is connected to the second clock signal end, and a source of the eighth transistor is connected to the high level end, A drain of the eighth transistor is coupled to the second control node B.
  • a shift register circuit comprising a plurality of shift register units as described above in series.
  • the first clock signal and the third clock signal are different by half a clock cycle.
  • an array substrate is provided, on which a shift register circuit as described above is formed.
  • All of the transistors used in all embodiments of the present invention may be thin film transistors or field effect transistors or other devices having the same characteristics. Since the transistors and drains of the transistors used herein are symmetrical, they are There is no difference between the source and the drain. In the embodiment of the present invention, in order to distinguish the two poles of the transistor except the gate, one of the poles is referred to as a source and the other pole is referred to as a drain. According to the form in the drawing, the middle end of the transistor is the gate, the signal input end is the source, and the signal output end is the drain. In addition, the transistors used in the embodiments of the present invention are all P-type transistors, that is, they are turned on when the gate is at a low level.
  • the first pull-up unit 1 is configured to raise the level of the control node A when the first clock signal terminal CLK1 inputs a low level; the first pull-down unit 2 is used at the second clock signal terminal CLK2 and the input signal terminal INPUT When the input low level is low, the level of the control node A is pulled down; the pull-down switch unit 3 is used to pull down the level of the control node B when the first clock signal terminal CLK1 inputs a low level, and input the low voltage at the second clock signal end CLK2.
  • a third pull-up module 13 the third pull-up module 13 is connected to the high-level terminal VGH, the first clock signal terminal CLK1, and the control node A.
  • a second pull-down module 22 the second pull-down module 22 is connected to the second clock signal CLK2, the control node C and the control node D.
  • the third pull-up module 13 may include: a third transistor T3, the gate of the third transistor T3 is connected to the first clock signal terminal CLK1, the source of the third transistor T3 is connected to the high-level terminal VGH, and the drain of the third transistor T3 Connect to control node A.
  • the first pull-down module 21 may include: a fourth transistor T4 having a gate and a source connected to the input signal terminal INPUT, and a drain of the fourth transistor T4 connected to the control node C.
  • the third pull-down module 23 may include: a sixth transistor T6 and a second capacitor C2, the gate of the sixth transistor T6 is connected to the control node D, the source of the sixth transistor T6 is connected to the low-level terminal VGL, and the sixth transistor T6 The drain is connected to the control node A; the two poles of the second capacitor C2 are respectively connected to the source and the drain of the sixth transistor T6. One end of C2 and the source of T6 are connected to the low side.
  • the second pull-down unit 4 may include: a ninth transistor T9 and a third capacitor C3, the gate of the ninth transistor T9 is connected to the control node B, the source of the ninth transistor T9 is connected to the low-level terminal VGL, and the ninth transistor T9 The drain is connected to the second output terminal EM2; the two poles of the third capacitor C3 are respectively connected to the source and the drain of the ninth transistor T9.
  • the embodiment of the present invention can also be implemented by using an N-type transistor by adjusting the timing of the input signal.
  • the input signal to each of the other shift register units is derived from the signal output from the first output of an adjacent shift register unit preceding the shift register unit.
  • An array substrate is used, wherein a shift register unit is used to control a driving TFT for driving an OLED device, and works in conjunction with an existing shift register unit for controlling a pixel circuit, when used to control shifting of a pixel circuit
  • the driving TFT is controlled to turn off the driving current of the OLED device, and when the writing data is completed, the driving TFT is controlled to turn on the OLED device. In this way, the problem that the OLED display device flickers while writing the display data can be effectively avoided, and the product quality of the OLED display device is improved.

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Abstract

一种移位寄存器单元、移位寄存器电路、阵列基板及显示器件，涉及显示装置制造领域，可以避免在写入显示数据的同时，OLED显示器件发生闪烁。移位寄存器包括：第一上拉单元（1），第一上拉单元（1）与高电平端（VGH）、第一时钟信号端（CLK1）和控制节点A相连；第一下拉单元（2），第一下拉单元（2）与低电平端（VGL）、第二时钟信号端（CLK2）、输入信号端（INPUT）、第一上拉单元（1）、第一输出端（EM1）和控制节点A相连；下拉开关单元（3），下拉开关单元（3）与高电平端（VGH）、低电平端（VGL）、第一时钟信号端（CLK1）、第二时钟信号端（CLK2）和控制节点B相连；第二下拉单元（4），第二下拉单元（4）与低电平端（VGL）、控制节点B和第二输出端（EM2）相连；以及第二上拉单元（5），第二上拉单元（5）与高电平端（VGH）、控制节点A和第二输出端（EM2）相连。

Description

移位寄存器单元、 移位寄存器电路、 阵列基板及显示器件 技术领域
本发明涉及显示装置制造领域， 尤其涉及移位寄存器单元、 移位寄存器 电路、 阵列基板及显示器件。 背景技术
随着显示技术的不断发展,近些年的显示器发展逐渐呈现出了高集成度， 低成本的发展趋势。 其中一项非常重要的技术就是 GOA ( Gate Driver on Array, 阵列基板行驱动）技术的量产化的实现。利用 GOA技术将 TFT ( Thin Film Transistor, 薄膜场效应晶体管）栅极开关电路集成在显示面板的阵列基 板上以形成对显示面板的扫描驱动， 从而可以省掉栅极驱动集成电路部分， 其不仅可以从材料成本和制作工艺两方面降低产品成本， 而且显示面板可以 做到两边对称和窄边框的美观设计。 同时由于可以省去 Gate 方向绑定 Bonding的工艺，对产能和良率提升也较有利。这种利用 GOA技术集成在阵 列基板上的栅极开关电路也称为 GOA电路或移位寄存器电路。
由于 GOA电路具有上述的优点， 目前的有机发光二极管 OLED显示器 已越来越多地利用 GOA电路作为像素电路阵列 TFT的栅极的行选通控制信 号。 对于 OLED显示器而言， 由于 OLED为电流驱动器件， 通过控制流入 OLED器件的电流通路即可以控制 OLED器件的发光。为了对 OLED的驱动 电流进行精确的控制， 通常会在像素电路的基础上增加一个驱动 TFT, 用于 对 OLED器件的电流进行精确控制。
这样一种电路的不足之处在于， 当 GOA电路驱动像素电路的瞬间还会 向 OLED器件输入驱动电流， 这将导致在写入显示数据的同时， OLED显示 器件发生闪烁， 从而影响产品的质量。 发明内容
本发明的实施例提供一种移位寄存器单元、 移位寄存器电路、 阵列基板 及显示器件， 可以避免在写入显示数据的同时， OLED显示器件发生闪烁。 为达到上述目的， 本发明的实施例釆用如下技术方案：
本发明实施例的一方面， 提供一种移位寄存器单元， 包括：
一第一上拉单元， 所述第一上拉单元与高电平端、 第一时钟信号端和第 一控制节点 A相连。
一第一下拉单元， 所述第一下拉单元与低电平端、 第二时钟信号端、 输 入信号端、 所述第一上拉单元、 第一输出端和所述第一控制节点 A相连。
一下拉开关单元， 所述下拉开关单元与所述高电平端、 所述低电平端、 所述第一时钟信号端、 所述第二时钟信号端和第二控制节点 B相连。
一第二下拉单元， 所述第二下拉单元与所述低电平端、 所述第二控制节 点 B和所述第二输出端相连。
一第二上拉单元， 所述第二上拉单元与所述高电平端、 所述第一控制节 点 A和所述第二输出端相连。
其中， 所述第一上拉单元用于在所述第一时钟信号端输入低电平时拉高 所述第一控制节点 A的电平； 所述第一下拉单元用于在所述第二时钟信号端 和所述输入信号端均输入低电平时拉低所述第一控制节点 A的电平； 所述下 拉开关单元用于在所述第一时钟信号端输入低电平时拉低所述第二控制节点 B的电平， 在所述第二时钟信号端输入低电平时拉高所述第二控制节点 B的 电平； 所述第二上拉单元用于在所述第一控制节点 A为低电平时拉高所述第 二输出端输出的电平， 输出驱动信号； 所述第二下拉单元用于在所述第二控 制节点 B为低电平时拉低所述第二输出端输出的电平， 复位驱动信号。
所述第一上拉单元包括：
一第一上拉模块， 所述第一上拉模块与所述高电平端、 所述第一时钟信 号端和第三控制节点 C相连。
一第二上拉模块， 所述第二上拉模块与所述高电平端、 所述第一时钟信 号端和第四控制节点 D相连。
一第三上拉模块， 所述第三上拉模块与所述高电平端、 所述第一时钟信 号端和第一控制节点 A相连。
相应地， 所述第一下拉单元包括：
一第一下拉模块， 所述第一下拉模块与所述输入信号端和所述第三控制 节点 C相连。 一第二下拉模块， 所述第二下拉模块与所述第二时钟信号、 所述第三控 制节点 C和所述第四控制节点 D相连。
一第三下拉模块， 所述第三下拉模块与所述低电平端、 所述第四控制节 点 D和所述第一控制节点 A相连。
其中， 所述第一输出端与所述第四控制节点 D相连。
所述第一上拉模块包括： 一第一晶体管， 所述第一晶体管的栅极连接所 述第一时钟信号端， 所述第一晶体管的源极连接所述高电平端， 所述第一晶 体管的漏极连接所述第三控制节点 C。
所述第二上拉模块包括： 一第二晶体管， 所述第二晶体管的栅极连接所 述第一时钟信号端， 所述第二晶体管的源极连接所述高电平端， 所述第二晶 体管的漏极连接所述第四控制节点 D。
所述第三上拉模块包括： 一第三晶体管， 所述第三晶体管的栅极连接所 述第一时钟信号端， 所述第三晶体管的源极连接所述高电平端， 所述第三晶 体管的漏极连接所述第一控制节点 A。
所述第一下拉模块包括： 一第四晶体管， 所述第四晶体管的栅极和源极 连接所述输入信号端， 所述第四晶体管的漏极连接所述第三控制节点 C。
所述第二下拉模块包括： 一第五晶体管和一第一电容器， 所述第五晶体 管的栅极连接所述第三控制节点 C, 所述第五晶体管的源极连接所述第二时 钟信号端， 所述第五晶体管的漏极连接所述第四控制节点 D; 所述第一电容 器的两极分别连接所述第五晶体管的栅极和漏极。
所述第三下拉模块包括： 一第六晶体管和一第二电容器， 所述第六晶体 管的栅极连接所述第四控制节点 D, 所述第六晶体管的源极连接所述低电平 端， 所述第六晶体管的漏极连接所述第一控制节点 A; 所述第二电容器的两 极分别连接所述第六晶体管的源极和漏极。
所述下拉开关单元包括： 一第七晶体管和一第八晶体管， 所述第七晶体 管的栅极连接所述第一时钟信号端， 所述第七晶体管的源极连接所述低电平 端， 所述第七晶体管的漏极连接所述第二控制节点 B; 所述第八晶体管的栅 极连接所述第二时钟信号端， 所述第八晶体管的源极连接所述高电平端， 所 述第八晶体管的漏极连接所述第二控制节点 B。
所述第二下拉单元包括： 一第九晶体管和一第三电容器， 所述第九晶体 管的栅极连接所述第二控制节点 B, 所述第九晶体管的源极连接所述低电平 端， 所述第九晶体管的漏极连接所述第二输出端； 所述第三电容器的两极分 别连接所述第九晶体管的源极和漏极。
所述第二上拉单元包括： 一第十晶体管和一第四电容器， 所述第十晶体 管的栅极连接所述第一控制节点 A, 所述第十晶体管的源极连接所述高电平 端， 所述第十晶体管的漏极连接所述第二输出端； 所述第四电容器的两极分 别连接所述第十晶体管的漏极和所述第八晶体管的漏极。
本发明实施的另一方面， 提供一种移位寄存器电路， 包括串联的多个如 上所述的移位寄存器单元。
除第一个移位寄存器单元之外， 其余每个移位寄存器单元的输入信号均 来自该移位寄存器单元之前的一个相邻移位寄存器单元第一输出端输出的信 号。
所述移位寄存器电路包括第一移位寄存器单元组和第二移位寄存器单元 组， 每组所述移位寄存器单元组包括串联的多个所述的移位寄存器单元。
每组移位寄存器单元组中， 除第一个移位寄存器单元之外， 其余每个移 位寄存器单元的输入信号均来自该移位寄存器单元之前的一个相邻移位寄存 器单元第一输出端输出的信号。
输入所述第一移位寄存器单元组的时钟信号包括第一时钟信号和第二时 钟信号。
输入所述第二移位寄存器单元组的时钟信号包括第三时钟信号和第四时 钟信号。
所述第一时钟信号和所述第三时钟信号相差半个时钟周期。
所述第二时钟信号和所述第四时钟信号相差半个时钟周期。
本发明实施例的另一方面， 提供一种阵列基板， 在所述阵列基板上形成 有如上所述的移位寄存器电路。
本发明实施例的又一方面， 提供一种显示器件， 包括：
有机发光二极管 OLED显示装置， 用于显示图像。
移位寄存器电路， 用于驱动所述 OLED显示装置。
所述移位寄存器电路为如上所述的移位寄存器电路。
本发明的实施例提供一种移位寄存器单元、 移位寄存器电路、 阵列基板 及显示器件， 其中， 移位寄存器单元用于控制驱动 OLED器件的驱动 TFT, 与现有的用于控制像素电路的移位寄存器单元配合工作， 当用于控制像素电 路的移位寄存器单元向像素电路写入数据时，控制驱动 TFT以关闭 OLED器 件的驱动电流， 当写入数据完成时再控制驱动 TFT以打开 OLED器件。这样 一来， 可以有效避免在写入显示数据的同时， OLED显示器件发生闪烁的问 题， 提高 OLED显示器件的产品质量。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面 描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为本发明实施例提供的一种移位寄存器单元的结构示意图； 图 2为本发明实施例提供的另一移位寄存器单元的结构示意图； 图 3 为本发明实施例提供的一种移位寄存器单元的电路连接结构示意 图；
图 4为本发明实施例提供的一种移位寄存器单元的时钟信号时序状态示 意图；
图 5为本发明实施例提供的一种移位寄存器电路的结构示意图； 图 6为本发明实施例提供的另一移位寄存器电路的结构示意图； 图 7为本发明实施例提供的另一移位寄存器单元的时钟信号时序状态示 意图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而 不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
本发明所有实施例中釆用的晶体管均可以为薄膜晶体管或场效应管或其 他特性相同的器件， 由于这里釆用的晶体管的源极、 漏极是对称的， 所以其 源极、 漏极是没有区别的。 在本发明实施例中， 为区分晶体管除栅极之外的 两极， 将其中一极称为源极， 另一极称为漏极。 按附图中的形态规定晶体管 的中间端为栅极、 信号输入端为源极、 信号输出端为漏极。 此外本发明实施 例所釆用的晶体管均为 P型晶体管， 即在栅极为低电平时导通。
本发明实施例提供的移位寄存器的结构如图 1所示， 包括：
一第一上拉单元 1 , 第一上拉单元 1与高电平端 VGH、 第一时钟信号端 CLK1和控制节点 A相连。
一第一下拉单元 2, 第一下拉单元 2与低电平端 VGL、 第二时钟信号端 CLK2、 输入信号端 INPUT、 第一上拉单元 1、 第一输出端 EM1和控制节点 A相连。
一下拉开关单元 3 , 下拉开关单元 3与高电平端 VGH、 低电平端 VGL、 第一时钟信号端 CLK1、 第二时钟信号端 CLK2和控制节点 B相连。
一第二下拉单元 4, 第二下拉单元 4与低电平端 VGL、 控制节点 B和第 二输出端 EM2相连。
一第二上拉单元 5 , 第二上拉单元 5与高电平端 VGH、控制节点 A和第 二输出端 EM2相连。
其中， 第一上拉单元 1用于在第一时钟信号端 CLK1输入低电平时拉高 控制节点 A的电平； 第一下拉单元 2用于在第二时钟信号端 CLK2和输入信 号端 INPUT均输入低电平时拉低控制节点 A的电平； 下拉开关单元 3用于 在第一时钟信号端 CLK1输入低电平时拉低控制节点 B的电平，在第二时钟 信号端 CLK2输入低电平时拉高控制节点 B的电平； 第二上拉单元 5用于在 控制节点 A为低电平时拉高第二输出端 EM2输出的电平， 输出驱动信号； 第二下拉单元 4用于在控制节点 B为低电平时拉低第二输出端 EM2输出的 电平， 复位驱动信号。
本发明实施例所提供的移位寄存器单元用于控制驱动 OLED器件的驱动
TFT, 与现有的用于控制像素电路的移位寄存器单元配合工作， 当用于控制 像素电路的移位寄存器单元向像素电路写入数据时， 控制驱动 TFT 以关闭 OLED器件的驱动电流，当写入数据完成时再控制驱动 TFT以打开 OLED器 件。 这样一来， 可以有效避免在写入显示数据的同时， OLED显示器件发生 闪烁的问题， 提高 OLED显示器件的产品质量。 进一步地， 如图 2所示， 在本发明实施例提供的移位寄存器中， 第一上 拉单元 1还可以包括：
一第一上拉模块 11 , 第一上拉模块 11与高电平端 VGH、 第一时钟信号 端 CLK1和控制节点 C相连。
一第二上拉模块 12, 第二上拉模块 12与高电平端 VGH、 第一时钟信号 端 CLK1和控制节点 D相连。
一第三上拉模块 13, 第三上拉模块 13与高电平端 VGH、 第一时钟信号 端 CLK1和控制节点 A相连。
相应地， 第一下拉单元 2包括：
一第一下拉模块 21 , 第一下拉模块 21与输入信号端 INPUT和控制节点
C相连。
一第二下拉模块 22, 第二下拉模块 22与第二时钟信号 CLK2、 控制节 点 C和控制节点 D相连。
一第三下拉模块 23, 第三下拉模块 23与低电平端 VGL、控制节点 D和 控制节点 A相连。
其中， 第一输出端 EM1与控制节点 D相连。
第一上拉模块 11和第一下拉模块 21决定了控制节点 C的电平高低， 进 而可以控制第二下拉模块 22的开关状态； 该第二下拉模块 22又与第二上拉 模块 12共同决定了控制节点 D的电平，从而控制第三下拉模块 23的开关状 态； 第三下拉模块 23与第三上拉模块 13决定控制节点 A的电平。 第一输出 端 EM1用于向下一级移位寄存器提供 INPUT输入信号。
更进一步地， 如图 3所示， 第一上拉模块 11 可以包括： 一第一晶体管 T1 , 第一晶体管 T1的栅极连接第一时钟信号端 CLK1 , 第一晶体管 T1的源 极连接高电平端 VGH, 第一晶体管 T1的漏极连接控制节点 C。
第二上拉模块 12可以包括： 一第二晶体管 T2,第二晶体管 T2的栅极连 接第一时钟信号端 CLK1 , 第二晶体管 T2的源极连接高电平端 VGH, 第二 晶体管 T2的漏极连接控制节点 D。
第三上拉模块 13可以包括： 一第三晶体管 T3 ,第三晶体管 T3的栅极连 接第一时钟信号端 CLK1 , 第三晶体管 T3的源极连接高电平端 VGH, 第三 晶体管 T3的漏极连接控制节点 A。 第一下拉模块 21可以包括： 一第四晶体管 T4,第四晶体管 T4的栅极和 源极连接输入信号端 INPUT, 第四晶体管 T4的漏极连接控制节点 C。
第二下拉模块 22可以包括： 一第五晶体管 T5和一第一电容器 C1 , 第 五晶体管 T5的栅极连接控制节点 C, 第五晶体管 T5的源极连接第二时钟信 号端 CLK2, 第五晶体管 T5的漏极连接控制节点 D; 第一电容器 C1的两极 分别连接第五晶体管 T5的栅极和漏极。
第三下拉模块 23可以包括： 一第六晶体管 T6和一第二电容器 C2, 第 六晶体管 T6的栅极连接控制节点 D, 第六晶体管 T6的源极连接低电平端 VGL, 第六晶体管 T6的漏极连接控制节点 A; 第二电容器 C2的两极分别连 接第六晶体管 T6的源极和漏极。 C2的一端和 T6的源极均连接于低电平端。
下拉开关单元 3可以包括： 一第七晶体管 T7和一第八晶体管 T8, 第七 晶体管 T7的栅极连接第一时钟信号端 CLK1 , 第七晶体管 T7的源极连接低 电平端 VGL,第七晶体管 T7的漏极连接控制节点 B; 第八晶体管 T8的栅极 连接第二时钟信号端 CLK2, 第八晶体管 T8的源极连接高电平端 VGH, 第 八晶体管 T8的漏极连接控制节点 B。
第二下拉单元 4可以包括： 一第九晶体管 T9和一第三电容器 C3, 第九 晶体管 T9的栅极连接控制节点 B,第九晶体管 T9的源极连接低电平端 VGL, 第九晶体管 T9的漏极连接第二输出端 EM2; 第三电容器 C3的两极分别连 接第九晶体管 T9的源极和漏极。
第二上拉单元 5可以包括： 一第十晶体管 T10和一第四电容器 C4, 第 十晶体管 T10的栅极连接控制节点 A, 第十晶体管 T10的源极连接高电平端 VGH, 第十晶体管 T10的漏极连接第二输出端 EM2; 第四电容器 C4的两极 分别连接第十晶体管 T10的漏极和第八晶体管 T8的漏极。
本发明实施例所提供的移位寄存器单元用于控制驱动 OLED器件的驱动 TFT, 与现有的用于控制像素电路的移位寄存器单元配合工作， 当用于控制 像素电路的移位寄存器单元向像素电路写入数据时， 控制驱动 TFT 以关闭 OLED器件的驱动电流，当写入数据完成时再控制驱动 TFT以打开 OLED器 件。 这样一来， 可以有效避免在写入显示数据的同时， OLED显示器件发生 闪烁的问题， 提高 OLED显示器件的产品质量。
以下结合图 4所示的时序状态图， 对本发明实施例图 3所示的移位寄存 器单元的工作状态进行详细描述。
tl阶段： 第一时钟信号 CLK1为高电平， INPUT信号（这里输入信号以 帧起始信号 STV为例）和第二时钟信号 CLK2均为低电平。 此时， 晶体管 T4导通， 控制节点 C被拉低， 晶体管 T5导通。 与此同时， 由于第一时钟信 号 CLK1为高电平， 晶体管 Tl、 Τ2、 Τ3均关闭。 因此， 由于晶体管 Τ6导通， 第二时钟信号 CLK2为低电平， 此时控制节点 D的电位为低电平， 第一输出 端 EM1为氏电平。 同时由于晶体管 Τ6导通， 控制节点 Α的电平为氏电平 VGL, 则晶体管 T10导通， 第二输出端 EM2相应为高电平 VGH。 同时由于 第一时钟信号 CLK1为高电平， 晶体管 T7、 Τ9关闭， 从而确保了第二输出 端 ΕΜ2的输入不受晶体管 Τ7、 Τ9的影响。 此时第二输出端 ΕΜ2为高电平， 完成 OLED器件驱动电流的输入。
t2阶段： INPUT信号和第二时钟信号 CLK2均为高电平， 第一时钟信号 CLK1为低电平。 此时， 晶体管 T4关闭， 同时由于第一时钟信号 CLK1为低 电平， 晶体管 Tl、 Τ2、 Τ3均导通， 则控制节点 D的电平被拉高为高电平， 从而使得晶体管 Τ6关闭， 第一输出端 EM1为高电平。 由于晶体管 Τ3导通， 则控制节点 Α的电平为高电平， 晶体管 T10关闭。 同时由于此时第一时钟信 号 CLK1为低电平， 第二时钟信号 CLK2为高电平， 则晶体管 T7导通， T8 关闭，控制节点 B的电平为低电平，则晶体管 T9导通，此时第二输出端 EM2 输出为低电平， 完成输入的复位。
本发明实施例也可以所釆用 N型晶体管实现，通过调整输入的信号时序 即可。
本发明实施例提供的移位寄存器电路， 如图 5所示， 包括串联的多个移 位寄存器单元。
除第一个移位寄存器单元之外， 其余每个移位寄存器单元的输入信号均 来自该移位寄存器单元之前的一个相邻移位寄存器单元第一输出端输出的信 号。
具体地， 如图 5所示移位寄存器电路， 包括若干个串联的移位寄存器单 元， 其中移位寄存器单元 S1 的第一输出端 EMI— 1连接移位寄存器单元 S2 的输入端 INPUT2, 第二输出端 EM2— 1连接一个驱动 TFT的栅极， 该驱动 TFT用于精确控制一行 OLED器件的驱动电流； 移位寄存器单元 S2的第一 输出端 EMI— 2连接移位寄存器单元 S3的输入端 INPUT3 ,第二输出端 EM2— 2 连接另一个驱动 TFT的栅极， 该驱动 TFT用于精确控制另一行 OLED器件 的驱动电流； 其他的移位寄存器单元依照此方法连接， 每个移位寄存器单元 都有一个第一时钟信号端 CLK1和一个第二时钟信号端 CLK2, 其中第一时 钟信号 CLK1连接系统时钟信号 CL0CLK1、 第二时钟信号 CLK2连接系统 时钟信号 CLOCLK2。 其中， 系统时钟信号 CL0CLK1、 CLOCLK2 和 CLOCLK3 的低电平占空比均为 1:2 , 且 CLOCLK1 的低电平信号结束后 CLOCLK2 的低电平信号开始， CLOCLK2 的低电平信号结束后 CLOCLK1 的下一个低电平时钟信号开始， 以后如此循环。 在本实施例中， 第一个移位 寄存器单元为移位寄存器单元 S1 ,则移位寄存器单元 S1的输入信号 INPUT1 为一个激活脉冲信号， 可选的如帧起始信号 STV, 此时 STV的低电平信号 与系统时钟信号 CLOCLK1同时开始且同时结束。
其中， 本发明实施例所提供的移位寄存器单元用于控制驱动 OLED器件 的驱动 TFT, 与现有的用于控制像素电路的移位寄存器单元配合工作， 当用 于控制像素电路的移位寄存器单元向像素电路写入数据时，控制驱动 TFT以 关闭 OLED 器件的驱动电流， 当写入数据完成时再控制驱动 TFT 以打开 OLED器件。 这样一来， 可以有效避免在写入显示数据的同时， OLED显示 器件发生闪烁的问题， 提高 OLED显示器件的产品质量。
进一步地， 如图 6所示， 移位寄存器电路包括第一移位寄存器单元组和 第二移位寄存器单元组， 每组移位寄存器单元组包括串联的多个移位寄存器 单元。
每组移位寄存器单元组中， 除第一个移位寄存器单元之外， 其余每个移 位寄存器单元的输入信号均来自该移位寄存器单元之前的一个相邻移位寄存 器单元第一输出端输出的信号。
具体地， 在如图 6所示的移位寄存器电路中， 移位寄存器单元 Sl、 S3、
S5…为第一移位寄存器单元组， 移位寄存器单元 S2、 S4、 S6…为第二移位寄 存器单元组。 每组移位寄存器单元组的连接方式可以参照图 5所示。
其中， 输入第一移位寄存器单元组的时钟信号可以包括第一时钟信号和 第二时钟信号。
输入第二移位寄存器单元组的时钟信号可以包括第三时钟信号和第四时 钟信号。
具体地， 本发明实施例提供的移位寄存器电路的时序状态可以如图 7所 示。 其中， 第一时钟信号 CLK1和第三时钟信号 CLK3相差半个时钟周期， 第二时钟信号 CLK2和第四时钟信号 CLK4相差半个时钟周期。 釆用这样一 种时序的控制信号可以有效地将每一级移位寄存器电路分隔出时隙， 从而避 免了移位寄存器电路之间电流的干扰。
此外， 本发明实施例提供了一种阵列基板， 在该阵列基板上形成有移位 寄存器电路； 且移位寄存器电路为上述的移位寄存器电路。
釆用这样一种阵列基板， 其中， 移位寄存器单元用于控制驱动 OLED器 件的驱动 TFT, 与现有的用于控制像素电路的移位寄存器单元配合工作， 当 用于控制像素电路的移位寄存器单元向像素电路写入数据时， 控制驱动 TFT 以关闭 OLED器件的驱动电流， 当写入数据完成时再控制驱动 TFT以打开 OLED器件。 这样一来， 可以有效避免在写入显示数据的同时， OLED显示 器件发生闪烁的问题， 提高 OLED显示器件的产品质量。
本发明实施例还提供了一种显示器件， 比如可以为显示面板， 包括： 有机发光二极管 OLED显示装置， 用于显示图像。
移位寄存器电路， 用于驱动该 OLED显示装置。
该移位寄存器电路可以为如上所述的移位寄存器电路。
本发明的实施例提供的显示器件包括移位寄存器电路， 其中， 移位寄存 器单元用于控制驱动 OLED器件的驱动 TFT, 与现有的用于控制像素电路的 移位寄存器单元配合工作， 当用于控制像素电路的移位寄存器单元向像素电 路写入数据时，控制驱动 TFT以关闭 OLED器件的驱动电流， 当写入数据完 成时再控制驱动 TFT以打开 OLED器件。这样一来，可以有效避免在写入显 示数据的同时， OLED显示器件发生闪烁的问题， 提高 OLED显示器件的产 品质量。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。

Claims

权利要求书
1、 一种移位寄存器单元， 包括：
一第一上拉单元， 所述第一上拉单元与高电平端、 第一时钟信号端和第 一控制节点 （A )相连；
一第一下拉单元， 所述第一下拉单元与低电平端、 第二时钟信号端、 输 入信号端、 所述第一上拉单元、 第一输出端和所述第一控制节点（A )相连; 一下拉开关单元， 所述下拉开关单元与所述高电平端、 所述低电平端、 所述第一时钟信号端、 所述第二时钟信号端和第二控制节点 （B )相连； 一第二下拉单元， 所述第二下拉单元与所述低电平端、 所述第二控制节 点 （B )和所述第二输出端相连；
一第二上拉单元， 所述第二上拉单元与所述高电平端、 所述第一控制节 点 （A )和所述第二输出端相连；
其中， 所述第一上拉单元用于在所述第一时钟信号端输入低电平时拉高 所述第一控制节点 （A ) 的电平； 所述第一下拉单元用于在所述第二时钟信 号端和所述输入信号端均输入低电平时拉低所述第一控制节点（A )的电平； 所述下拉开关单元用于在所述第一时钟信号端输入低电平时拉低所述第二控 制节点 （B ) 的电平， 在所述第二时钟信号端输入低电平时拉高所述第二控 制节点（B )的电平； 所述第二上拉单元用于在所述第一控制节点（A )为低 电平时拉高所述第二输出端输出的电平， 输出驱动信号； 所述第二下拉单元 用于在所述第二控制节点（B )为低电平时拉低所述第二输出端输出的电平， 复位驱动信号。
2、 根据权利要求 1所述的移位寄存器单元， 其中，
所述第一上拉单元包括：
一第一上拉模块， 所述第一上拉模块与所述高电平端、 所述第一时 钟信号端和第三控制节点 （C )相连；
一第二上拉模块， 所述第二上拉模块与所述高电平端、 所述第一时 钟信号端和第四控制节点 （D )相连；
一第三上拉模块， 所述第三上拉模块与所述高电平端、 所述第一时 钟信号端和第一控制节点 （A )相连； 所述第一下拉单元包括：
一第一下拉模块， 所述第一下拉模块与所述输入信号端和所述第三 控制节点 （C )相连；
一第二下拉模块， 所述第二下拉模块与所述第二时钟信号、 所述第 三控制节点 （C )和所述第四控制节点 （D )相连；
一第三下拉模块， 所述第三下拉模块与所述低电平端、 所述第四控 制节点 （D )和所述第一控制节点 （A )相连；
其中， 所述第一输出端与所述第四控制节点 （D )相连。
3、 根据权利要求 2所述的移位寄存器单元， 其中，
所述第一上拉模块包括： 一第一晶体管， 所述第一晶体管的栅极连接所 述第一时钟信号端， 所述第一晶体管的源极连接所述高电平端， 所述第一晶 体管的漏极连接所述第三控制节点 （C ) ；
所述第二上拉模块包括： 一第二晶体管， 所述第二晶体管的栅极连接所 述第一时钟信号端， 所述第二晶体管的源极连接所述高电平端， 所述第二晶 体管的漏极连接所述第四控制节点 （D ) ；
所述第三上拉模块包括： 一第三晶体管， 所述第三晶体管的栅极连接所 述第一时钟信号端， 所述第三晶体管的源极连接所述高电平端， 所述第三晶 体管的漏极连接所述第一控制节点 （A ) ；
所述第一下拉模块包括： 一第四晶体管， 所述第四晶体管的栅极和源极 连接所述输入信号端， 所述第四晶体管的漏极连接所述第三控制节点（ C )； 所述第二下拉模块包括： 一第五晶体管和一第一电容器， 所述第五晶体 管的栅极连接所述第三控制节点 （C ) , 所述第五晶体管的源极连接所述第 二时钟信号端， 所述第五晶体管的漏极连接所述第四控制节点 （D ) ； 所述 第一电容器的两极分别连接所述第五晶体管的栅极和漏极；
所述第三下拉模块包括： 一第六晶体管和一第二电容器， 所述第六晶体 管的栅极连接所述第四控制节点 （D ) , 所述第六晶体管的源极连接所述低 电平端， 所述第六晶体管的漏极连接所述第一控制节点 （A ) ； 所述第二电 容器的两极分别连接所述第六晶体管的源极和漏极；
所述下拉开关单元包括： 一第七晶体管和一第八晶体管， 所述第七晶体 管的栅极连接所述第一时钟信号端， 所述第七晶体管的源极连接所述低电平 端， 所述第七晶体管的漏极连接所述第二控制节点 （B ) ； 所述第八晶体管 的栅极连接所述第二时钟信号端，所述第八晶体管的源极连接所述高电平端， 所述第八晶体管的漏极连接所述第二控制节点 （B ) ；
所述第二下拉单元包括： 一第九晶体管和一第三电容器， 所述第九晶体 管的栅极连接所述第二控制节点 （B ) , 所述第九晶体管的源极连接所述低 电平端， 所述第九晶体管的漏极连接所述第二输出端； 所述第三电容器的两 极分别连接所述第九晶体管的源极和漏极；
所述第二上拉单元包括： 一第十晶体管和一第四电容器， 所述第十晶体 管的栅极连接所述第一控制节点 （A ) , 所述第十晶体管的源极连接所述高 电平端， 所述第十晶体管的漏极连接所述第二输出端； 所述第四电容器的两 极分别连接所述第十晶体管的漏极和所述第八晶体管的漏极。
4、一种移位寄存器电路， 包括串联的多个如权利要求 1至 3中任一项所 述的移位寄存器单元，
除第一个移位寄存器单元之外， 其余每个移位寄存器单元的输入信号均 来自该移位寄存器单元之前的一个相邻移位寄存器单元第一输出端输出的信 号。
5、根据权利要求 4所述的移位寄存器电路， 其中， 所述移位寄存器电路 包括第一移位寄存器单元组和第二移位寄存器单元组， 每组所述移位寄存器 单元组包括串联的多个所述移位寄存器单元，
每组移位寄存器单元组中， 除第一个移位寄存器单元之外， 其余每个移 位寄存器单元的输入信号均来自该移位寄存器单元之前的一个相邻移位寄存 器单元第一输出端输出的信号；
输入所述第一移位寄存器单元组的时钟信号包括第一时钟信号和第二时 钟信号；
输入所述第二移位寄存器单元组的时钟信号包括第三时钟信号和第四时 钟信号。
6、 根据权利要求 5所述的移位寄存器电路， 其中，
所述第一时钟信号和所述第三时钟信号相差半个时钟周期；
所述第二时钟信号和所述第四时钟信号相差半个时钟周期。
7、一种阵列基板，在所述阵列基板上形成有如权利要求 4至 6任一所述 的移位寄存器电路。
8、 一种显示器件， 包括：
有机发光二极管 OLED显示装置， 用于显示图像；
移位寄存器电路， 用于驱动所述 OLED显示装置；
其特征在于， 所述移位寄存器电路为权利要求 4至 6任一所述的移位寄 存器电路。
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