WO2020164525A1 - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括移位电路(10)和信号整合电路(20)。由于移位电路可以在显示阶段和消隐阶段向第一输出端(OUT1)和第二输出端(OUT2)分别输出控制电源信号(VDD)，因此可以实现显示和外部补偿功能。且由于信号整合电路(20)可以在控制电源信号(VDD)和第一输出端(OUT1)提供的第一输出信号的控制下，向第三输出端(OUT3)输出控制电源信号，并可以在控制电源信号(VDD)和第二输出端(OUT2)提供的第二输出信号的控制下，向第三输出端(OUT3)输出控制电源信号。因此可以实现将第一输出信号和第二输出信号整合输出至第三输出端(OUT3)，并由第三输出端(OUT3)将整合后的信号输出至驱动像素电路的一条栅线，从而在实现外部补偿的前提下，还保证了像素电路的工作可靠性。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置
本申请要求于2019年2月13日提交的申请号为201910112669.2、发明名称为“移位寄存器单元、驱动方法、栅极驱动电路及显示装置”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本公开涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。
背景技术
阵列基板行驱动(Gate driver On Array，GOA)技术相较于传统工艺而言，不仅能省去承载栅极驱动器的电路板、能实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。同时，由于GOA技术可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也有很大的帮助。
发明内容
本公开提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中像素电路工作可靠性较低的问题，所述技术方案如下：
一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：移位电路和信号整合电路；
所述移位电路分别与控制电源端、第一输出端和第二输出端连接，所述移位电路用于在第一时段向所述第一输出端输出来自所述控制电源端的控制电源信号，所述移位电路还用于在不同于所述第一时段的第二时段向所述第二输出端输出所述控制电源信号；
所述信号整合电路分别与所述控制电源端、所述第一输出端、所述第二输出端、第一下拉电源端和第三输出端连接，
所述信号整合电路用于响应于所述控制电源信号和所述第一输出端提供的第一输出信号，向所述第三输出端输出所述控制电源信号；
所述信号整合电路还用于响应于所述控制电源信号和所述第二输出端提供的第二输出信号，向所述第三输出端输出所述控制电源信号；
所述信号整合电路还用于响应于所述控制电源信号、所述第一输出信号和所述第二输出信号，在所述第一时段和所述第二时段以外向所述第三输出端输出来自所述第一下拉电源端的第一下拉电源信号。
可选地，所述第一时段为显示扫描时段中的一个栅极驱动信号的输出时段，所述第二时段为消隐时段中的一个感测扫描信号的输出时段。
可选地，所述信号整合电路包括：第一输入子电路、第一输出子电路、第二输入子电路、第二输出子电路、下拉控制子电路和下拉子电路；
所述第一输入子电路分别与所述控制电源端和第一节点连接，用于响应于所述控制电源信号，向所述第一节点输出所述控制电源信号；
所述第一输出子电路分别与所述第一节点、所述控制电源端、所述第一输出端和所述第三输出端连接，用于响应于所述第一节点的电位和所述第一输出信号，向所述第三输出端输出所述控制电源信号；
所述第二输入子电路分别与所述控制电源端和第二节点连接，用于响应于所述控制电源信号，向所述第二节点输出所述控制电源信号；
所述第二输出子电路分别与所述第二节点、所述控制电源端、所述第二输出端和所述第三输出端连接，用于响应于所述第二节点的电位和所述第二输出信号，向所述第三输出端输出所述控制电源信号；
所述下拉控制子电路分别与所述控制电源端、第三节点、所述第一输出端、所述第二输出端和第二下拉电源端连接，用于响应于所述第一输出信号和所述第二输出信号中的至少一个，向所述第三节点输出来自所述第二下拉电源端的第二下拉电源信号，以及用于响应于所述控制电源信号，向所述第三节点输出所述控制电源信号；
所述下拉子电路分别与所述第三节点、所述第一下拉电源端和所述第三输出端连接，用于响应于所述第三节点的电位，向所述第三输出端输出所述第一下拉电源信号。
可选地，所述第一输入子电路包括：第一输入晶体管；所述第一输出子电 路包括：第一输出晶体管、第二输出晶体管和第一电容器；所述第二输入子电路包括：第二输入晶体管；所述第二输出子电路包括：第三输出晶体管、第四输出晶体管和第二电容器；
所述第一输入晶体管的栅极和第一极均与所述控制电源端连接，所述第一输入晶体管的第二极与所述第一节点连接；
所述第一输出晶体管的栅极与所述第一输出端连接，所述第一输出晶体管的第一极与所述控制电源端连接，所述第一输出晶体管的第二极与所述第二输出晶体管的第一极连接；
所述第二输出晶体管的栅极与所述第一节点连接，所述第二输出晶体管的第二极与所述第三输出端连接；
所述第一电容器的一端与所述第一节点连接，所述第一电容器的另一端与所述第三输出端连接；
所述第二输入晶体管的栅极和第一极均与所述控制电源端连接，所述第二输入晶体管的第二极与所述第二节点连接；
所述第三输出晶体管的栅极与所述第二输出端连接，所述第三输出晶体管的第一极与所述控制电源端连接，所述第三输出晶体管的第二极与所述第四输出晶体管的第一极连接；
所述第四输出晶体管的栅极与所述第二节点连接，所述第四输出晶体管的第二极与所述第三输出端连接；
所述第二电容器的一端与所述第二节点连接，所述第二电容器的另一端与所述第三输出端连接。
可选地，所述第二输入晶体管和所述第一输入晶体管为同一个晶体管，所述第二输出晶体管和所述第四输出晶体管为同一个晶体管，所述第二电容器和所述第一电容器为同一个晶体管。
可选地，所述控制电源端包括第一电源端和第二电源端，所述第一电源端提供的第一电源信号的电位与所述第二电源端提供的第二电源信号的电位互补；
所述第一输入子电路分别与所述第一电源端和所述第一节点连接，用于响应于所述第一电源端提供的第一电源信号，向所述第一节点输出所述第一电源信号；所述第一输出子电路分别与所述第一电源端、所述第一节点、所述第一 输出端和所述第三输出端连接，用于响应于所述第一节点的电位和所述第一输出信号，向所述第三输出端输出所述第一电源信号；
所述第二输入子电路分别与所述第二电源端和所述第二节点连接，用于响应于所述第二电源端提供的第二电源信号，向所述第二节点输出所述第二电源信号，所述第二输出子电路分别与所述第二电源端、所述第二节点、所述第二输出端和所述第三输出端连接，用于响应于所述第二节点的电位和所述第二输出信号，向所述第三输出端输出所述第二电源信号。
可选地，所述第一输入晶体管的栅极和第一极均与所述第一电源端连接，所述第一输入晶体管的第二极与所述第一节点连接；
所述第二输入晶体管的栅极和第一极均与所述第二电源端连接，所述第二输入晶体管的第二极与所述第二节点连接；
所述第一输出子电路还包括：第五输出晶体管，所述第二输出子电路还包括：第六输出晶体管；
所述第五输出晶体管的栅极和第一极均与所述第一电源端连接，所述第五输出晶体管的第二极与所述第一输出晶体管的第一极连接；
所述第六输出晶体管的栅极和第一极均与所述第二电源端连接，所述第六输出晶体管的第二极与所述第三输出晶体管的第一极连接。
可选地，所述移位电路包括：第一移位子电路和第二移位子电路；所述第一移位子电路分别与所述控制电源端、所述第一输出端和第一反相输出端连接，所述第一移位子电路用于在所述第一时段向所述第一输出端输出所述控制电源信号，在所述第一时段以外向所述第一反相输出端输出所述控制电源信号；所述第二移位子电路分别与所述控制电源端、所述第二输出端和第二反相输出端连接，所述第二移位子电路用于第二时段向所述第二输出端输出所述控制电源信号，在所述第二时段以外向所述第二反相输出端输出所述控制电源信号；
所述信号整合电路包括：第一输入子电路、第一输出子电路、第二输入子电路、第二输出子电路、下拉控制子电路和下拉子电路；所述第一输入子电路分别与所述控制电源端和第一节点连接，用于响应于所述控制电源信号，向所述第一节点输出所述控制电源信号；
所述第一输出子电路分别与所述第一节点、所述控制电源端、所述第一输出端和所述第三输出端连接，用于响应于所述第一节点的电位和所述第一输出 信号，向所述第三输出端输出所述控制电源信号；
所述第二输入子电路分别与所述控制电源端和第二节点连接，用于响应于所述控制电源信号，向所述第二节点输出所述控制电源信号；
所述第二输出子电路分别与所述第二节点、所述控制电源端、所述第二输出端和所述第三输出端连接，用于响应于所述第二节点的电位和所述第二输出信号，向所述第三输出端输出所述控制电源信号；
所述下拉控制子电路分别与所述第一反相输出端、所述第二反相输出端和第四节点连接，用于在所述第一反相输出端和所述第二反相输出端都输出所述控制电源信号时向所述第四节点输出所述控制电源信号；
所述下拉子电路分别与所述第四节点、所述第一下拉电源端和所述第三输出端连接，用于响应于所述第四节点的电位，向所述第三输出端输出所述第一下拉电源信号。
可选地，所述第三输出端用于连接一条栅线，以使所述移位寄存器单元向所述栅线输出驱动信号。
另一方面，提供了一种移位寄存器单元的驱动方法，应用于如上述方面所述的移位寄存器单元，所述方法包括：
在第一阶段，控制电源端提供的控制电源信号的电位为第一电位，移位电路向第一输出端输出所述控制电源信号，信号整合电路响应于所述第一输出端提供的第一输出信号和所述控制电源信号，向第三输出端输出所述控制电源信号；
在第二阶段，所述控制电源信号的电位为第一电位，所述第一输出信号的电位和第二输出端提供的第二输出信号的电位均为第二电位，所述信号整合电路响应于所述控制电源信号、所述第一输出信号和所述第二输出信号，向所述第三输出端输出来自第一下拉电源端的第一下拉电源信号，所述第一下拉电源信号的电位为第二电位；
在第三阶段，所述控制电源信号的电位为第一电位，所述移位电路向所述第二输出端输出所述控制电源信号，所述信号整合电路响应于所述第二输出信号和所述控制电源信号，向所述第三输出端输出所述控制电源信号。
又一方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：至少两个级联的如上述方面所述的移位寄存器单元；
除最后一级以外的每一级移位寄存器单元的第三输出端与下一级移位寄存器单元的输入信号端连接，除第一级以外的每一级移位寄存器单元的第三输出端与上一级移位寄存器单元的复位信号端连接。
再一方面，提供了一种显示装置，所述显示装置包括：如上述方面所述的栅极驱动电路。
本公开提供的技术方案带来的有益效果至少可以包括：
综上所述，本公开实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括移位电路和信号整合电路。由于移位电路可以在第一时段和第二时段向第一输出端和第二输出端分别输出控制电源信号，因此可以两个不同信号的整合及相应功能的实现。且由于信号整合电路可以在控制电源信号和第一输出端提供的第一输出信号的控制下，向第三输出端输出该控制电源信号，以及可以在控制电源信号和第二输出端提供的第二输出信号的控制下，向第三输出端输出该控制电源信号。因此可以实现将第一输出信号和第二输出信号整合输出至第三输出端，并由第三输出端将整合后的信号输出至驱动像素电路的一条栅线上，从而在实现外部补偿的前提下，还保证了像素电路的工作可靠性。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种移位寄存器单元的结构示意图；
图2是本公开实施例提供的另一种移位寄存器单元的结构示意图；
图3是本公开实施例提供的又一种移位寄存器单元的结构示意图；
图4是本公开实施例提供的再一种移位寄存器单元的结构示意图；
图5是本公开实施例提供的再一种移位寄存器单元的结构示意图；
图6是本公开实施例提供的再一种移位寄存器单元的结构示意图；
图7是本公开实施例提供的再一种移位寄存器单元的结构示意图；
图8是本公开实施例提供的再一种移位寄存器单元的结构示意图；
图9是本公开实施例提供的一种移位寄存器单元中的移位电路的结构示意图；
图10是本公开实施例提供的一种移位寄存器单元的驱动方法流程图；
图11是本公开实施例提供的一种移位寄存器单元各信号端的时序图；
图12是本公开实施例提供的一种移位寄存器单元各信号端的时序仿真图；
图13是本公开实施例提供的一种栅极驱动电路中各信号端的时序图。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
为了便于读者理解，首先对本公开实施例所涉及的电路中的相关器件进行介绍。本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本公开的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本公开实施例中，将其中源极称为第一极，漏极称为第二极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外，本公开实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本公开各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表具有特定的数值。
相关技术中，显示装置一般包括：像素电路以及用于向该像素电路提供驱动信号的移位寄存器单元。其中，该像素电路一般包括：驱动晶体管，以及与同一条栅线连接的开关晶体管和检测晶体管。该移位寄存器单元的输出端可以与该栅线连接，并向该栅线输出驱动信号。进而，该开关晶体管可以在栅线输出的栅极信号(即该驱动信号)的控制下，驱动其连接的发光单元发光；该检测晶体管可以在该栅极信号的控制，检测发光单元的电压，并根据检测到的电压对驱动晶体管的阈值电压进行外部补偿，以保证显示装置的显示效果。
相关技术中，每个移位寄存器单元可以包括：输入电路、输出电路和下拉 电路。每个移位寄存器单元的输出电路可以与两个输出端连接，并在不同的工作阶段向该两个输出端输出不同电位的信号。或者，两个移位寄存器单元的输出电路可以分别与一个输出端连接，并在不同的工作阶段向其连接的输出端输出不同电位的信号。该两个输出端可以与同一条栅线连接，该栅线可以根据两个输出端输出的驱动信号，控制像素电路的工作。
但是，由于相关技术中需要通过两个输出端分别向同一条栅线输出不同电位的驱动信号来控制像素电路的工作，因此可能会使得栅线上的信号发生紊乱，进而导致像素电路的工作可靠性较低。图1是本公开实施例提供的一种移位寄存器单元的结构示意图。如图1所示，该移位寄存器单元可以包括：移位电路10和信号整合电路20。
该移位电路10可以分别与控制电源端VDD、第一输出端OUT1和第二输出端OUT2连接。该移位电路10可以在显示扫描时段(即显示装置进行图像显示的阶段)中的一个栅极驱动信号的输出时段，向第一输出端OUT1输出来自控制电源端VDD的控制电源信号。并且该移位电路10还可以在消隐阶段(blank time，即像素电路驱动一行像素扫描完成到驱动下一行像素扫描开始之前的阶段，或者像素电路驱动一帧图像显示完成到驱动下一帧图像开始显示之前的阶段)中的一个感测扫描信号的输出时段，向第二输出端OUT2输出该控制电源信号。其中，该控制电源信号的电位可以为第一电位，在本公开实施例中，该第一电位可以为有效电位(该有效电位是指控制移位寄存器单元包括的晶体管开启，使得移位寄存器单元工作的电位)。
该信号整合电路20可以分别与控制电源端VDD、第一输出端OUT1、第二输出端OUT2、第一下拉电源端VGL和第三输出端OUT3连接。该信号整合电路20可以响应于控制电源端VDD提供的控制电源信号和第一输出端OUT1提供的第一输出信号，向第三输出端OUT3输出该控制电源信号。
该信号整合电路20还可以响应于该控制电源信号和第二输出端OUT2提供的第二输出信号，向第三输出端OUT3输出该控制电源信号。
该信号整合电路20还可以响应于该控制电源信号、第一输出信号和第二输出信号，在所述第一时段和所述第二时段以外向第三输出端OUT3输出来自第一下拉电源端VGL的第一下拉电源信号。该第三输出端OUT3可以与一条栅线连接(图1中未示出)，用于向该栅线输出驱动信号，即用于向该栅线输出移 位电路10向第一输出端OUT1输出的控制电源信号，和移位电路10向第二输出端OUT2输出的控制电源信号。
示例的，信号整合电路20可以在第一输出端OUT1提供的第一输出信号的电位为第一电位时(即移位电路10向第一输出端OUT1输出控制电源信号时)，向第三输出端OUT3输出该控制电源信号。也即是，信号整合电路20可以将移位电路10向第一输出端OUT1输出的第一输出信号，输出至第三输出端OUT3。该信号整合电路20可以在第二输出端OUT2提供的第二输出信号的电位为第一电位时(即移位电路10向第二输出端OUT2输出控制电源信号时)，向第三输出端OUT3输出该控制电源信号。也即是，该信号整合电路20还可以将移位电路10向第二输出端OUT2输出的第二输出信号，输出至第三输出端OUT3。
通过使用信号整合电路20将移位电路10在上述栅极驱动信号的输出时段向第一输出端OUT1输出的控制电源信号，和在上述感测扫描信号的输出时段向第二输出端OUT2输出的控制电源信号，输出至同一个第三输出端OUT3，可以实现第一输出信号和第二输出信号的整合。由于该第三输出端OUT3与驱动像素电路的一条栅线连接，因此可以使得该栅线在该第三输出端OUT3提供的第三输出信号的控制下，可靠的驱动与其连接的像素电路工作。提高像素电路的工作可靠性。
另外，该信号整合电路20还可以在第一输出信号的电位和第二输出信号的电位均为第二电位时，在控制电源信号、第一输出信号和第二输出信号的控制下，向第三输出端OUT3输出来自第一下拉电源信号端VGL的第一下拉电源信号，该第一下拉电源信号的电位可以为第二电位。在本公开实施例中，该第二电位可以为无效电位(该无效电位是指控制移位寄存器单元包括的晶体管关断，使得移位寄存器单元停止工作的电位)，且该第二电位相对于该第一电位可以为低电位。
综上所述，本公开实施例提供了一种移位寄存器单元。该移位寄存器单元包括移位电路和信号整合电路。由于移位电路可以在显示扫描时段中的一个栅极驱动信号的输出时段和消隐时段中的一个感测扫描信号的输出时段向第一输出端和第二输出端分别输出控制电源信号，因此可以向第三输出端输出整合了栅极驱动信号和感测扫描信号的信号，从而实现显示和外部补偿(比如基于感测有机发光二极管的阳极电压来实现阈值电压的补偿)的功能。且由于信号整 合电路可以在控制电源信号和第一输出端提供的第一输出信号的控制下，向第三输出端输出该控制电源信号，以及可以在控制电源信号和第二输出端提供的第二输出信号的控制下，向第三输出端输出该控制电源信号。因此可以实现将第一输出信号和第二输出信号整合输出至第三输出端，并由第三输出端将整合后的信号输出至驱动像素电路的一条栅线上，从而在实现外部补偿的前提下，还保证了像素电路的工作可靠性。
需要说明的是，对于其他需要进行整合的驱动信号，也可以参照上述方式进行整合，比如第一驱动信号仅在第一时段内为控制电源信号，第二驱动信号仅在第二时段内为控制电源信号，此时上述移位电路可以在第一时段向所述第一输出端输出来自所述控制电源端的控制电源信号，在第二时段向所述第二输出端输出所述控制电源信号，从而实现第一驱动信号与第二驱动信号的整合。
图2是本公开实施例提供的另一种移位寄存器单元的结构示意图。如图2所示，该信号整合电路可以包括：第一输入子电路201、第一输出子电路202、第二输入子电路203、第二输出子电路204、下拉控制子电路205和下拉子电路206。
参考图2，该第一输入子电路201可以分别与控制电源端VDD和第一节点P1连接。该第一输入子电路201可以响应于控制电源信号，向第一节点P1输出该控制电源信号。
示例的，该控制电源信号的电位为第一电位，该第一输入子电路201可以在控制电源信号的控制下，向第一节点P1输出处于第一电位的控制电源信号，从而实现对第一节点P1的充电。
该第一输出子电路202可以分别与第一节点P1、控制电源端VDD、第一输出端OUT1和第三输出端OUT3连接。该第一输出子电路202可以响应于第一节点P1的电位和第一输出信号，向第三输出端OUT3输出控制电源信号。
示例的，该第一输出子电路202可以在第一节点P1的电位和第一输出信号的电位均为第一电位(即移位电路10向第一输出端OUT1输出处于第一电位的控制电源信号)时，向第三输出端OUT3输出该控制电源信号。
该第二输入子电路203可以分别与控制电源端VDD和第二节点P2连接。该第二输入子电路203可以响应于控制电源信号，向第二节点P2输出该控制电 源信号。
示例的，该控制电源信号的电位为第一电位，该第二输入子电路203可以在控制电源信号的控制下，向第二节点P2输出该处于第一电位的控制电源信号，从而实现对第二节点P2的充电。
该第二输出子电路204可以分别与第二节点P2、控制电源端VDD、第二输出端OUT2和第三输出端OUT3连接。该第二输出子电路204可以响应于第二节点P2的电位和第二输出信号，向第三输出端OUT3输出控制电源信号。
示例的，该第二输出子电路204可以在第二节点P2的电位和第二输出信号的电位均为第一电位(即移位电路10向第二输出端OUT2输出处于第一电位的控制电源信号)时，向第三输出端OUT3输出该控制电源信号。
该下拉控制子电路205可以分别与控制电源端VDD、第三节点P3、第一输出端OUT1、第二输出端OUT2和第二下拉电源端LVGL连接。该下拉控制子电路205可以响应于第一输出信号或第二输出信号，向第三节点P3输出来自第二下拉电源端LVGL的第二下拉电源信号。该下拉控制子电路205还可以响应于控制电源信号，向第三节点P3输出控制电源信号。
示例的，该下拉控制子电路205可以在第一输出信号的电位或者第二输出信号的电位为第一电位(即在移位电路10向第一输出端OUT1输出处于第一电位的控制电源信号，或者向第二输出端OUT2输出处于第一电位的控制电源信号时)时，向第三节点P3输出来自第二下拉电源端LVGL的第二下拉电源信号，该第二下拉电源信号的电位为第三电位。另外，该下拉控制子电路205还可以在第一输出信号的电位和第二输出信号的电位均为第二电位时，在控制电源信号的控制下，向第三节点P3输出处于第一电位的控制电源信号。
参考图2，该下拉子电路206可以分别与第三节点P3、第一下拉电源端VGL和第三输出端OUT3连接。该下拉子电路206可以响应于第三节点P3的电位，向第三输出端OUT3输出第一下拉电源信号。
示例的，该下拉子电路206可以在第三节点P3的电位为第一电位时，向第三输出端OUT3输出处于第二电位的第一下拉电源信号，从而实现对第三输出端OUT3的复位。
需要说明的是，在本公开实施例中，该第二下拉电源端LVGL提供的第二下拉电源信号的电位(即第三电位)相对于该第一下拉电源端VGL提供的第一 下拉电源信号的电位(即第二电位)为低电位。通过向第三节点P3输出更低电位的第二下拉电源信号，可以确保下拉子电路206在该第三节点P3的控制下不会误开启，避免下拉子电路206误开启而无法对第三输出端OUT3进行有效复位的问题。进一步有效保证了移位寄存器单元的工作可靠性。
图3是本公开实施例提供的又一种移位寄存器单元的结构示意图。如图3所示，该第一输入子电路201可以包括：第一输入晶体管M1；第一输出子电路202可以包括：第一输出晶体管T1、第二输出晶体管T2和第一电容器C1；第二输入子电路203可以包括：第二输入晶体管M2；第二输出子电路204可以包括：第三输出晶体管T3、第四输出晶体管T4和第二电容器C2。
如图3所示，该第一输入晶体管M1的栅极和第一极可以均与控制电源端VDD连接，该第一输入晶体管M1的第二极可以与第一节点P1连接。
该第一输出晶体管T1的栅极可以与第一输出端OUT1连接，该第一输出晶体管T1的第一极可以与控制电源端VDD连接，该第一输出晶体管T1的第二极可以与第二输出晶体管T2的第一极连接。
该第二输出晶体管T2的栅极可以与第一节点P1连接，该第二输出晶体管T2的第二极可以与第三输出端OUT3连接。
该第一电容器C1的一端可以与第一节点P1连接，该第一电容器C1的另一端可以与第三输出端OUT3连接。
该第二输入晶体管M2的栅极和第一极可以均与控制电源端VDD连接，该第二输入晶体管M2的第二极可以与第二节点P2连接。
该第三输出晶体管T3的栅极可以与第二输出端OUT2连接，该第三输出晶体管T3的第一极可以与控制电源端VDD连接，该第三输出晶体管T3的第二极可以与第四输出晶体管T4的第一极连接。
该第四输出晶体管T4的栅极可以与第二节点P2连接，该第四输出晶体管T4的第二极可以与第三输出端OUT3连接。
该第二电容器C2的一端可以与第二节点P2连接，该第二电容器C2的另一端可以与第三输出端OUT3连接。
通过设置第一电容器C1，可以使得在第三输出端OUT3的电位为第一电位时，第一节点P1的电位可以在该第一电容器C1的自举作用下被进一步拉高，保证第二输出晶体管T2可以充分开启。相应的，避免了第二输出晶体管T2的 阈值电压Vth对第二输出晶体管T2输出的信号造成影响，使得第二输出晶体管T2可以向第三输出端OUT3无损输出控制电源信号，即使得第二输出晶体管T2向第三输出端OUT3输出的控制电源信号不会由于阈值电压的影响而受到损耗，保证了第二输出晶体管T2向第三输出端OUT3输出的信号的可靠性。
同理，通过设置第二电容器C2，可以使得在第三输出端OUT3的电位为第一电位时，第二节点P2的电位可以在该第二电容器C2的自举作用下被进一步拉高，保证第四输出晶体管T4可以充分开启。相应的，避免了第四输出晶体管T4的阈值电压Vth对第四输出晶体管T4输出的信号造成影响，使得第四输出晶体管T4可以向第三输出端OUT3无损输出控制电源信号，即使得第四输出晶体管T4向第三输出端OUT3输出的控制电源信号不会由于阈值电压的影响而受到损耗，保证了第四输出晶体管T4向第三输出端OUT3输出的信号的可靠性。
其中，该自举作用是指电容器利用其两端电压差无法突变的特性，使用一端的电压抬高另一端的电压。即当电容器一端的电压升高时，由于电容器的两端电压差保持不变，则另一端的电压相应的也可以被拉高。
可选的，由于第一输入晶体管M1的栅极和第二输入晶体管M2的栅极连接的信号端，第一输入晶体管M1的第一极和第二输入晶体管M2的第一极连接的信号端，以及第一输入晶体管M1的第二极和第二输入晶体管M2的第二极连接的信号端均相同。第二输出晶体管T2的栅极和第四输出晶体管T4的栅极连接的信号端，以及第二输出晶体管T2的第二极和第四输出晶体管T4的第二极连接的信号端均相同。第一电容器C1的两端和第二电容器C2的两端连接的信号端也均相同。因此，在本公开实施例中，图3所示的第二输入晶体管M2可以复用第一输入晶体管M1，第二输出晶体管T2可以复用第四输出晶体管T4，第二电容器C2可以复用第一电容器C1。
示例的，图4是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图4所示，该第一输入子电路201和第二输入子电路203可以共用一个输入晶体管，例如图4所示的第一输入晶体管M1。该第一输出子电路202和第二输出子电路204可以共用一个输出晶体管和一个电容器，例如图4所示的第二输出晶体管T2和第一电容器C1。相应的，该第一节点P1和第二节点P2即为同一个节点(如图4所示的第一节点P1)。
通过复用晶体管，可以在实现信号整合，保证像素电路可靠工作的前提下， 减少使用的晶体管的数量，例如图4相对于图3的移位寄存器单元，节省了两个晶体管和一个电容器。进而可以简化信号整合电路20的结构，节省生产成本，为量产提供了技术支持，并且还有利于窄边框显示面板的实现。
可选的，图5是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图5所示，该控制电源端VDD可以包括第一电源端VDDo和第二电源端VDDe。该第一电源端VDDo提供的第一电源信号的电位与第二电源端VDDe提供的第二电源信号的电位互补。也即是，在第一电源信号的电位为第一电位时，第二电源信号的电位为第二电位；在第一电源信号的电位为第二电位时，第二电源信号的电位为第一电位。
相应的，如图5所示，该第一输入子电路201可以分别与第一电源端VDDo和第一节点P1连接。该第一输入子电路201可以响应于第一电源端VDDo提供的第一电源信号，向第一节点P1输出第一电源信号。
示例的，该第一输入子电路201可以在第一电源信号的电位为第一电位时，向第一节点P1输出该第一电源信号，从而实现对第一节点P1的充电。
该第一输出子电路202可以分别与第一电源端VDDo、第一节点P1、第一输出端OUT1和第三输出端OUT3连接。该第一输出子电路202可以响应于第一节点P1的电位和第一输出信号，向第三输出端OUT3输出第一电源信号。
示例的，该第一输出子电路202可以在第一电源信号的电位和第一输出信号的电位均为第一电位(即移位电路10向第一输出端OUT1输出处于第一电位的第一电源信号时)时，向第三输出端OUT3输出该第一电源信号。
该第二输入子电路203可以分别与第二电源端VDDe和第二节点P2连接。该第二输入子电路203可以响应于第二电源端VDDe提供的第二电源信号，向第二节点P2输出第二电源信号。
示例的，该第二输入子电路203可以在第二电源信号的电位为第一电位时，向第二节点P2输出该第二电源信号，从而实现对第二节点P2的充电。
该第二输出子电路204可以分别与第二电源端VDDe、第二节点P2、第二输出端OUT2和第三输出端OUT3连接。该第二输出子电路204可以响应于第二节点P2的电位和第二输出信号，向第三输出端OUT3输出第二电源信号。
示例的，该第二输出子电路204可以在第二电源信号的电位和第二输出信号的电位均为第一电位(即移位电路10向第二输出端OUT2输出处于第一电位 的第二电源信号)时，向第三输出端OUT3输出该第二电源信号。
通过设置两个输出电位互补的电源端(第一电源端VDDo和第二电源端VDDe)来分别控制第一节点P1的电位和第二节点P2的电位，可以降低第一输入晶体管M1和第二输入晶体管M2的栅极偏压，减小第一输入晶体管M1和第二输入晶体管M2的阈值电压Vth发生的偏移，提高了移位寄存器单元工作的稳定性。并且，还可以避免第一输入晶体管M1和第二输入晶体管M2在处于第一电位的控制电源信号的控制下，长时间处于开启状态时，使用寿命较短的问题，提高了移位寄存器单元的工作可靠性。
可选的，该第一电源信号的电位和第二电源信号的电位的跳变时间均可以小于或等于时间阈值。
示例的，假设该时间阈值为3秒(s)，第一电源信号的电位和第二电源信号的电位跳变时间均等于该时间阈值，则该第一电源信号的电位和第二电源信号的电位即均可以3s跳变一次。
相应的，图6是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图6所示，该第一输出子电路202还可以包括：第五输出晶体管T5；该第二输出子电路204还可以包括：第六输出晶体管T6。
参考图6，第一输入晶体管M1的栅极和第一极可以均与第一电源端VDDo连接，该第一输入晶体管M1的第二极可以与第一节点P1连接。
第二输入晶体管M2的栅极和第一极可以均与第二电源端VDDe连接，该第二输入晶体管M2的第二极可以与第二节点P2连接。
该第五输出晶体管T5的栅极和第一极可以均与第一电源端VDDo连接，该第五输出晶体管T5的第二极可以与第一输出晶体管T1的第一极连接。
该第六输出晶体管T6的栅极和第一极可以均与第二电源端VDDe连接，该第六输出晶体管T6的第二极可以与第三输出晶体管T3的第一极连接。
参考图6可以看出，由于该第一输出晶体管T3的第一极和第三输出晶体管T3的第一极通过一个节点引出。因此通过设置第五输出晶体管T5将第一电源端VDDo提供的第一电源信号输出至第一输出晶体管T1的第一极，以及通过设置第六输出晶体管T6将第二电源端VDDe提供的第二电源信号输出至第三输出晶体管T1的第一极，可以避免第一电源端VDDo和第二电源端VDDe之间相互短路的问题，保证了信号整合电路20的工作可靠性，进而保证了移位寄存器单 元的工作可靠性。
可选的，参考图3、图4和图6还可以看出，该下拉控制子电路205可以包括：第一下拉控制晶体管L1、第二下拉控制晶体管L2和第三下拉控制晶体管L3。该下拉子电路206可以包括：下拉晶体管K1。
该第一下拉控制晶体管L1的栅极和第一极可以均与控制电源端VDD连接，该第一下拉控制晶体管L1的第二极可以与第三节点P3连接。
该第二下拉控制晶体管L2的栅极可以与第一输出端OUT1连接，该第三下拉控制晶体管L3的栅极可以与第二输出端OUT2连接。该第二下拉控制晶体管L2的第一极和该第三下拉控制晶体管L3的第一极可以均与第二下拉电源端LVGL连接。该第二下拉控制晶体管L2的第二极和该第三下拉控制晶体管L3的第二极可以均与第三节点P3连接。
该下拉晶体管K1的栅极可以与第三节点P3连接，该下拉晶体管K1的第一极可以与第一下拉电源端VGL连接，该下拉晶体管K1的第二极可以与第三输出端OUT3连接。
图7是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图7所示，该移位电路10可以包括：第一移位子电路101和第二移位子电路102。
该第一移位子电路101可以分别与控制电源端VDD和第一输出端OUT1连接。该第一移位子电路101可以在上述栅极驱动信号的输出时段，向第一输出端OUT1输出来自控制电源端VDD的控制电源信号。该第二移位子电路102可以分别与控制电源端VDD和第二输出端OUT2连接。该第二移位子电路102可以在上述感测扫描信号的输出时段，向第二输出端OUT2输出来自控制电源端VDD的控制电源信号。
示例的，参考图5和图6，该控制电源端VDD可以包括第一电源端VDDo和第二电源端VDDe。相应的，参考图7，该第一移位子电路101和第二移位子电路102均可以分别与第一电源端VDDo和第二电源端VDDe连接。
可选的，每个移位子电路均可以包括：下拉控制模块和下拉模块。
每个下拉控制模块可以分别与控制电源端、下拉节点、第二下拉电源端和上拉节点连接。每个下拉控制模块均可以响应于控制电源信号，向下拉节点输出控制电源信号，以及可以响应于上拉节点的电位，向下拉节点输出第二下拉电源信号。第一移位子电路101中的下拉模块可以分别与该第一移位子电路101 中的下拉节点、第一下拉电源端和第一输出端连接。该第一移位子电路101可以响应于第一移位子电路101中的下拉节点的电位，向第一输出端输出第一下拉电源信号。第二移位子电路102中的下拉模块可以分别与该第二移位子电路102中的下拉节点、第一下拉电源端和第一输出端连接。该第一移位子电路102可以响应于第二移位子电路102中的下拉节点的电位，向第二输出端输出第一下拉电源信号。
可选的，在本公开实施例中，该信号整合电路20中的下拉控制子电路205的至少部分功能可以由移位电路10中的电路结构实现。示例的，图8是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图8所示，下拉子电路206包括第一下拉晶体管K1和第二下拉晶体管K2，该第一下拉晶体管K1的第一极连接第三输出端OUT3，第二极连接第二下拉晶体管K2的第一极，栅极连接第一移位子电路101的第一反相输出端QB1(输出与第一输出端OUT1处的信号相互反相的信号)；该第二下拉晶体管K2的第二极连接第一下拉电源端VGL，栅极连接第二移位子电路102的第二反相输出端QB2(输出与第二输出端OUT2处的信号相互反相的信号)。例如，图9中第n级第一移位子电路101的第一反相输出端QB1(n)通过第四反相器D4连接其第一输出端OUT1(n)，第n级第二移位子电路102的第二反相输出端QB2(n)通过第四反相器D4连接其第二输出端OUT2(n)。图9所示电路的工作原理将在下文中结合其工作时序进行描述。应理解的是，移位子电路的实现方式可以不仅限于图9所示的电路结构，相关技术中任一种能够提供与输出端的信号相互反相的信号的移位寄存器单元电路都可以用来实现本公开中的移位子电路。
由于在第一反相输出端QB1和第二反相输出端QB2都输出控制电源信号(高电平)时第一下拉晶体管K1和第二下拉晶体管K2才会都开启，因此在第一输出端OUT1或第二输出端OUT2输出控制电源信号(高电平)时，第一下拉晶体管K1和第二下拉晶体管K2中总是至少有一个关断，从而可以保证第三输出端OUT3正常输出控制电源信号。由此，可以下拉子电路206在第二移位子电路102向第二输出端OUT2输出控制电源信号时，对第三输出端OUT3进行下拉的问题。本公开实施例在简化移位寄存器单元结构的前提下，保证了移位寄存器单元的工作可靠性。
通过将信号整合电路20中的下拉控制子电路205的至少部分功能由移位电 路10中的电路结构实现，可以在保证像素电路工作可靠性的前提下，进一步减少移位寄存器单元中的晶体管的数量，即可以简化移位寄存器单元的结构。相应的，进一步节省了生产成本，更加有利于窄边框显示装置的实现。
可选的，参考图7和图8可以看出，该第一移位子电路101和第二移位子电路102还可以分别与第一下拉电源端VGL和第二下拉电源端LVGL连接。该第一移位子电路101可以在该第一下拉电源端VGL和第二下拉电源端LVGL的控制下，对第一输出端OUT1提供的第一输出信号进行复位。该第二移位子电路102可以在该第一下拉电源端VGL和第二下拉电源端LVGL的控制下，对第二输出端OUT2提供的第一输出信号进行复位。
相应的，在本公开实施例中，该信号整合电路20可以复用移位电路10中的信号线。例如，参考图7和图8，该信号整合电路20可以复用移位电路10中的第一下拉电源端VGL、第二下拉电源端LVGL、第一电源端VDDo和第二电源端VDDe。通过复用信号线，可以减少信号线的设置，使得该信号整合电路20更加便于集成在显示面板中。
可选的，该移位电路10可以仅包括一个移位子电路。相应的，该一个移位子电路可以与第一输出端OUT1和第二输出端OUT2连接。本公开实施例对该移位电路10的具体结构不做限定。
需要说明的是，在上述各实施例中，均是以各个晶体管为N型晶体管，且第一电位相对于第二电位为低电位为例进行的说明。当然，各个晶体管还可以采用P型晶体管，当该各个晶体管采用P型晶体管时，该第一电位相对于第二电位可以为高电位。
综上所述，本公开实施例提供了一种移位寄存器单元。该移位寄存器单元包括移位电路和信号整合电路。由于移位电路可以在显示扫描时段中的一个栅极驱动信号的输出时段和消隐时段中的一个感测扫描信号的输出时段向第一输出端和第二输出端分别输出控制电源信号，因此可以向第三输出端输出整合了栅极驱动信号和感测扫描信号的信号，从而实现显示和外部补偿(比如基于感测有机发光二极管的阳极电压来实现阈值电压的补偿)的功能。且由于信号整合电路可以在控制电源信号和第一输出端提供的第一输出信号的控制下，向第三输出端输出该控制电源信号，以及可以在控制电源信号和第二输出端提供的第二输出信号的控制下，向第三输出端输出该控制电源信号。因此可以实现将 第一输出信号和第二输出信号整合输出至第三输出端，并由第三输出端将整合后的信号输出至驱动像素电路的一条栅线上，从而在实现外部补偿的前提下，还保证了像素电路的工作可靠性。
图10是本公开实施例提供的一种移位寄存器单元的驱动方法流程图，可以应用于如图1至图8任一所示的移位寄存器单元中。如图10所示，该方法包括：
步骤901、在第一阶段，控制电源端提供的控制电源信号的电位为第一电位，移位电路向第一输出端输出该控制电源信号，信号整合电路响应于该第一输出端提供的第一输出信号和该控制电源信号，向第三输出端输出该控制电源信号。
步骤902、在第二阶段，控制电源信号的电位为第一电位，第一输出信号的电位和第二输出端提供的第二输出信号的电位均为第二电位，信号整合电路响应于控制电源信号、第一输出信号和第二输出信号，向第三输出端输出来自第一下拉电源端的第一下拉电源信号，该第一下拉电源信号的电位为第二电位。
步骤903、在第三阶段，控制电源信号的电位为第一电位，移位电路向第二输出端输出该控制电源信号，信号整合电路响应于第二输出信号和控制电源信号，向第三输出端输出控制电源信号。
综上所述，本公开实施例提供了一种移位寄存器单元的驱动方法。由于移位电路可以在显示扫描时段中的一个栅极驱动信号的输出时段和消隐时段中的一个感测扫描信号的输出时段向第一输出端和第二输出端分别输出控制电源信号，因此可以向第三输出端输出整合了栅极驱动信号和感测扫描信号的信号，从而实现显示和外部补偿(比如基于感测有机发光二极管的阳极电压来实现阈值电压的补偿)的功能。且由于信号整合电路可以在控制电源信号和第一输出端提供的第一输出信号的控制下，向第三输出端输出该控制电源信号，以及可以在控制电源信号和第二输出端提供的第二输出信号的控制下，向第三输出端输出该控制电源信号。因此可以实现将第一输出信号和第二输出信号整合输出至第三输出端，并由第三输出端将整合后的信号输出至驱动像素电路的一条栅线上，从而在实现外部补偿的前提下，还保证了像素电路的工作可靠性。
另外，以图3所示的移位寄存器单元为例，并以移位寄存器单元中各个晶体管均为N型晶体管，第一电位相对于第二电位为低电位，控制电源端VDD提供的控制电源信号的电位为第一电位为例，对本公开实施例提供的移位寄存器 单元的驱动原理进行介绍：
图11是本公开实施例提供的一种栅极驱动电路中各个信号端输出信号的时序图。如图11所示，在第一阶段t1，移位电路10向第一输出端OUT1输出该处于第一电位的控制电源信号。第一输入晶体管M1和第一输出晶体管T1开启，控制电源端VDD通过该第一输入晶体管M1向第一节点P1输出处于第一电位的控制电源信号，第二输出晶体管T2开启。控制电源端VDD通过第一输出晶体管T1和第二输出晶体管T2向第三输出端OUT3输出控制电源信号。此时，第一节点P1的电位可以在第一电容器C1的自举作用下被进一步拉高，第二输出晶体管T2充分开启。进而使得控制电源端VDD向第三输出端OUT3无阈值损失的输出该控制电源信号。相应的，该第三输出端OUT3可以将该处于第一电位的控制电源信号输出至与其连接的一条栅线，从而驱动像素电路中的发光单元发光。
另外，参考图11，在第一阶段t1，由于第一输出端OUT1提供的第一输出信号的电位为第一电位，因此第二下拉控制晶体管L2开启，第二下拉电源端LVGL可以通过第二下拉控制晶体管L2向第三节点P3输出处于第三电位的第二下拉电源信号，使得下拉晶体管K1关断，保证第三输出端OUT3的正常输出。
在第二阶段t2，第一输出端OUT1提供的第一输出信号的电位，和第二输出端OUT2提供的第二输出信号的电位均为第二电位。此时，第一输出晶体管T1、第三输出晶体管T3、第二下拉控制晶体管L2和第三下拉控制晶体管L3均关断。由于控制电源端VDD提供的控制电源信号的电位为第一电位，因此第一下拉控制晶体管L1开启，控制电源端VDD通过该第一下拉控制晶体管L1向第三节点P3输出处于第一电位的控制电源信号，下拉晶体管K1开启。第一下拉电源端VGL通过该下拉晶体管K1向第三输出端OUT3输出处于第二电位的第一下拉电源信号，从而实现对第三输出端OUT3的复位。
在第三阶段t3，移位电路10向第二输出端OUT2输出处于第一电位的控制电源信号。第二输入晶体管M2和第三输出晶体管T3开启，控制电源端VDD通过该第二输入晶体管M2向第二节点P2输出处于第一电位的控制电源信号，第四输出晶体管T4开启。控制电源端VDD通过第三输出晶体管T3和第四输出晶体管T4向第三输出端OUT3输出该控制电源信号。此时，第二节点P2的电位可以在第二电容器C2的自举作用下被进一步拉高，第四输出晶体管T4充分 开启。进而使得控制电源端VDD向第三输出端OUT3无阈值损失的输出该控制电源信号。相应的，该第三输出端OUT3可以将该处于第一电位的控制电源信号输出至与其连接的一条栅线，从而使得像素电路中的检测晶体管实现对驱动晶体管的驱动电流的检测，进而实现外部补偿功能。
另外，参考图11，在第三阶段t3，由于第二输出端OUT2提供的第二输出信号的电位为第一电位，因此第三下拉控制晶体管L3开启，第二下拉电源端LVGL可以通过第三下拉控制晶体管L3向第三节点P3输出处于第三电位的第二下拉电源信号，使得下拉晶体管K1关断，保证第三输出端OUT3的正常输出。
可选，参考图11可以看出，第三输出端OUT3在第三阶段t3的脉冲宽度，大于在第一阶段t1的脉冲宽度。进而可以保证像素电路在消隐阶段，在第三输出端OUT3向栅线提供的驱动信号的控制下，可靠的检测驱动晶体管的驱动电流，进而对像素电路进行有效的外部补偿，保证显示装置的显示效果。
可选的，图12是以图4所示的移位寄存器单元为例，示出的一种移位寄存器单元中各个信号端的时序仿真图。如图12所示，其横轴可以是指：时间(微秒/μs)，纵轴可以是指：电压值(伏特/V)。
参考图12可以看出，在第10μs至15μs的时间段内，移位电路10向第一输出端OUT1输出的控制电源信号的电压为24V。在第20μs至第25μs的时间段内，移位电路10向第二输出端OUT2输出的控制电源信号的电压也为24V。并且，在第10μs至15μs和第20μs至第25μs的时间段内，第一节点P1的电压在第一电容器C1的自举作用下可以达到51V，进而保证了第二输出晶体管T2可以充分开启。相应的，可以保证控制电源端VDD将控制电源信号无损输出至第三输出端OUT3。例如，参考图12，在第10μs至15μs和第20μs至第25μs的时间段内，第三输出端OUT3的电压可以达到23V。
并且，参考图12还可以看出，在第15μs至20μs的时间段内，第一下拉电源端VGL通过下拉晶体管K1向第三输出端OUT3输出的第一下拉电源信号的电压为-6V。而在第10μs至15μs和第20μs至第25μs的时间段内，第二下拉电源端LVGL通过第二下拉控制晶体管L2或第三下拉控制晶体管L3向第三节点P3输出的第二下拉电源信号的电位为-7.6V。通过向第三节点P3输出更低电位的第二下拉电源信号，可以保证下拉晶体管K1不会被误开启，进而保证第三输出端OUT3的正常输出。
需要说明的是，在上述各实施例中，均是以各个晶体管为N型晶体管，且第一电位相对于第二电位为低电位为例进行的说明。当然，各个晶体管还可以采用P型晶体管，当该各个晶体管采用P型晶体管时，该第一电位相对于第二电位可以为高电位。
综上所述，本公开实施例提供了一种移位寄存器单元的驱动方法。由于移位电路可以在显示扫描时段中的一个栅极驱动信号的输出时段和消隐时段中的一个感测扫描信号的输出时段向第一输出端和第二输出端分别输出控制电源信号，因此可以向第三输出端输出整合了栅极驱动信号和感测扫描信号的信号，从而实现显示和外部补偿(比如基于感测有机发光二极管的阳极电压来实现阈值电压的补偿)的功能。且由于信号整合电路可以在控制电源信号和第一输出端提供的第一输出信号的控制下，向第三输出端输出该控制电源信号，以及可以在控制电源信号和第二输出端提供的第二输出信号的控制下，向第三输出端输出该控制电源信号。因此可以实现将第一输出信号和第二输出信号整合输出至第三输出端，并由第三输出端将整合后的信号输出至驱动像素电路的一条栅线上，从而在实现外部补偿的前提下，还保证了像素电路的工作可靠性。
本公开实施例提供了一种栅极驱动电路，该栅极驱动电路可以包括至少两个级联的移位寄存器单元，其中每个移位寄存器单元可以包括：如图1至图8任一所示的移位寄存器单元。
除最后一级以外的每一级移位寄存器单元的第三输出端OUT3可以与上一级移位寄存器单元的复位信号端连接；除第一级以外的每一级移位寄存器单元的第三输出端OUT3可以与下一级移位寄存器单元的输入信号端连接。
对于例如图8和图9所示的每个移位寄存器单元均包括一个第一移位子电路101和一个第二移位子电路102的情形：除最后一级以外的任意第n级移位寄存器单元中的第一移位子电路101的复位端可以连接下一级移位寄存器单元中的第一移位子电路101的第一输出端OUT1(n+1)，除第一级以外的任意第n级移位寄存器单元中的第一移位子电路101的正相输入端可以连接上一级移位寄存器单元中的第一移位子电路101的第一输出端OUT1(n-1)；除第一级以外的任意第n级移位寄存器单元中的第一移位子电路101的反相输入端可以连接上一级移位寄存器单元中的第一移位子电路101的第一反相输出端QB1(n-1)。除 最后一级以外的任意第n级移位寄存器单元中的第二移位子电路102的复位端可以连接下一级移位寄存器单元中的第二移位子电路102的第二输出端OUT2(n+1)，除第一级以外的任意第n级移位寄存器单元中的第二移位子电路102的正相输入端可以连接上一级移位寄存器单元中的第二移位子电路102的第二输出端OUT2(n-1)；除第一级以外的任意第n级移位寄存器单元中的第二移位子电路102的反相输入端可以连接上一级移位寄存器单元中的第二移位子电路102的第二反相输出端QB2(n-1)。
图13是本公开实施例提供的一种栅极驱动电路中各信号端的时序图。如图13所示，对于栅极驱动电路中任意一个第n级的移位寄存器单元，其第三输出端OUT3(n)输出的驱动信号为第一输出信号和第二输出信号的整合信号。即参，当第n级移位寄存器单元的第一输出端OUT1(n)输出的第一输出信号的电位为第一电位时，第n级移位寄存器单元的第三输出端OUT3(n)输出的驱动信号的电位为第一电位；当第n级移位寄存器单元的第一输出端OUT2(n)输出的第一输出信号的电位为第一电位时，第n级移位寄存器单元的第三输出端OUT3(n)输出的驱动信号的电位也为第一电位。即实现了将第一输出信号和第二输出信号的整合。
参见图9和图13，以第n级的本级移位寄存器单元为例，图9所述的第一移位子电路101可以基于下述工作原理实现输入信号的移位输出：
在第n-1级第一输出端OUT1(n-1)的信号由低电平转为高电平时，第一反相器D1恢复工作而第二反相器D2暂停工作，与非门的输入分别是来自于第三反相器D3的高电平和第一时钟信号CLK1的低电平，因此与非门的输出保持为高电平，从而第n级的第一反相输出端QB1(n)的输出保持为高电平，第n级第一输出端OUT1(n)的输出保持为低电平。
在第n-1级第一输出端OUT1(n-1)的信号由高电平转为低电平时，第一时钟信号CLK1由低电平转为高电平，第一反相器D1暂停工作而第二反相器D2恢复工作，第二反相器D2与第三反相器D3形成锁存器使第三反相器D3的输出保持为高电平，此时与非门的输入分别是来自于第三反相器D3的高电平和第一时钟信号CLK1的高电平，从而第n级的第一反相输出端QB1(n)的输出由高电平转为低电平，第n级的第一输出端OUT1(n)的输出由低电平转为高电平。
依此类推，当第n+1级第一输出端OUT1(n+1)的信号由低电平转为高电平 时，开关晶体管K3开启并将上述锁存器的内部电平翻转，使得第三反相器D3的输出由高电平转为低电平，从而第n级的第一反相输出端QB1(n)的输出由低电平转为高电平，第n级的第一输出端OUT1(n)的输出由高电平转为低电平，并保持这样的状态直到下一次第n-1级第一输出端OUT1(n-1)的信号由低电平转为高电平。
参见图9和图13，以第n级的本级移位寄存器单元为例，图9所述的第二移位子电路102可以基于下述工作原理实现输入信号的移位输出：
在第n-1级第二输出端OUT2(n-1)的信号由低电平转为高电平时，第一反相器D1恢复工作而第二反相器D2暂停工作，三输入与非门的输入分别是来自于第三反相器D3的高电平、周期触控信号TS和第二时钟信号CLK2的低电平，因此与非门的输出保持为高电平，从而第n级的第一反相输出端QB1(n)的输出保持为高电平，第n级第二输出端OUT2(n)的输出保持为低电平。
在第n-1级第二输出端OUT2(n-1)的信号由高电平转为低电平时，第二时钟信号CLK2由低电平转为高电平，第一反相器D1暂停工作而第二反相器D2恢复工作，第二反相器D2与第三反相器D3形成锁存器使第三反相器D3的输出保持为高电平，此时三输入与非门的输入分别是来自于第三反相器D3的高电平、周期触控信号TS和第一时钟信号CLK1的高电平，从而第n级的第二输出端OUT2(n)的输出在周期触控信号TS由低电平转为高电平时由低电平转为高电平，并在周期触控信号TS由高电平转为低电平时由高电平转为低电平，第n级的第一反相输出端QB1(n)的输出则在周期触控信号TS由低电平转为高电平时由高电平转为低电平，并在周期触控信号TS由高电平转为低电平时由低电平转为高电平。
依此类推，当第n+1级第二输出端OUT2(n+1)的信号由低电平转为高电平时，开关晶体管K4开启并将上述锁存器的内部电平翻转，使得第三反相器D3的输出由高电平转为低电平，从而第n级的第一反相输出端QB1(n)的输出由低电平转为高电平，第n级的第二输出端OUT2(n)的输出由高电平转为低电平，并保持这样的状态直到下一次第n-1级第二输出端OUT2(n-1)的信号由低电平转为高电平。
需要说明的是，图13示出的电路时序是示意性的，第一输出端OUT1(n)相邻两次从低电平转为高电平之间的时长可以等于一个或多个显示帧的长度，而 这一时长可以大于第一时钟信号CLK1的三个时钟周期；第二输出端OUT2(n)相邻两次从低电平转为高电平之间的时长可以等于一个或多个显示帧的长度，而这一时长可以大于或等于第二时钟信号CLK2的一个时钟周期。
另外，本公开实施例还提供一种显示装置，该显示装置可以包括上述所述的栅极驱动电路。该显示装置可以为：电子纸、OLED显示装置、AMOLED显示装置、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的移位寄存器单元和各电路的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (12)

  1. 一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：移位电路和信号整合电路；
    所述移位电路分别与控制电源端、第一输出端和第二输出端连接，所述移位电路用于在第一时段向所述第一输出端输出来自所述控制电源端的控制电源信号，所述移位电路还用于在不同于所述第一时段的第二时段向所述第二输出端输出所述控制电源信号；
    所述信号整合电路分别与所述控制电源端、所述第一输出端、所述第二输出端、第一下拉电源端和第三输出端连接，
    所述信号整合电路用于响应于所述控制电源信号和所述第一输出端提供的第一输出信号，向所述第三输出端输出所述控制电源信号；
    所述信号整合电路还用于响应于所述控制电源信号和所述第二输出端提供的第二输出信号，向所述第三输出端输出所述控制电源信号；
    所述信号整合电路还用于响应于所述控制电源信号、所述第一输出信号和所述第二输出信号，在所述第一时段和所述第二时段以外向所述第三输出端输出来自所述第一下拉电源端的第一下拉电源信号。
  2. 根据权利要求1所述的移位寄存器单元，其特征在于，所述第一时段为显示扫描时段中的一个栅极驱动信号的输出时段，所述第二时段为消隐时段中的一个感测扫描信号的输出时段。
  3. 根据权利要求1所述的移位寄存器单元，其特征在于，所述信号整合电路包括：第一输入子电路、第一输出子电路、第二输入子电路、第二输出子电路、下拉控制子电路和下拉子电路；
    所述第一输入子电路分别与所述控制电源端和第一节点连接，用于响应于所述控制电源信号，向所述第一节点输出所述控制电源信号；
    所述第一输出子电路分别与所述第一节点、所述控制电源端、所述第一输出端和所述第三输出端连接，用于响应于所述第一节点的电位和所述第一输出信号，向所述第三输出端输出所述控制电源信号；
    所述第二输入子电路分别与所述控制电源端和第二节点连接，用于响应于所述控制电源信号，向所述第二节点输出所述控制电源信号；
    所述第二输出子电路分别与所述第二节点、所述控制电源端、所述第二输出端和所述第三输出端连接，用于响应于所述第二节点的电位和所述第二输出信号，向所述第三输出端输出所述控制电源信号；
    所述下拉控制子电路分别与所述控制电源端、第三节点、所述第一输出端、所述第二输出端和第二下拉电源端连接，用于响应于所述第一输出信号和所述第二输出信号中的至少一个，向所述第三节点输出来自所述第二下拉电源端的第二下拉电源信号，以及用于响应于所述控制电源信号，向所述第三节点输出所述控制电源信号；
    所述下拉子电路分别与所述第三节点、所述第一下拉电源端和所述第三输出端连接，用于响应于所述第三节点的电位，向所述第三输出端输出所述第一下拉电源信号。
  4. 根据权利要求2所述的移位寄存器单元，其特征在于，所述第一输入子电路包括：第一输入晶体管；所述第一输出子电路包括：第一输出晶体管、第二输出晶体管和第一电容器；所述第二输入子电路包括：第二输入晶体管；所述第二输出子电路包括：第三输出晶体管、第四输出晶体管和第二电容器；
    所述第一输入晶体管的栅极和第一极均与所述控制电源端连接，所述第一输入晶体管的第二极与所述第一节点连接；
    所述第一输出晶体管的栅极与所述第一输出端连接，所述第一输出晶体管的第一极与所述控制电源端连接，所述第一输出晶体管的第二极与所述第二输出晶体管的第一极连接；
    所述第二输出晶体管的栅极与所述第一节点连接，所述第二输出晶体管的第二极与所述第三输出端连接；
    所述第一电容器的一端与所述第一节点连接，所述第一电容器的另一端与所述第三输出端连接；
    所述第二输入晶体管的栅极和第一极均与所述控制电源端连接，所述第二输入晶体管的第二极与所述第二节点连接；
    所述第三输出晶体管的栅极与所述第二输出端连接，所述第三输出晶体管 的第一极与所述控制电源端连接，所述第三输出晶体管的第二极与所述第四输出晶体管的第一极连接；
    所述第四输出晶体管的栅极与所述第二节点连接，所述第四输出晶体管的第二极与所述第三输出端连接；
    所述第二电容器的一端与所述第二节点连接，所述第二电容器的另一端与所述第三输出端连接。
  5. 根据权利要求4所述的移位寄存器单元，其特征在于，
    所述第二输入晶体管和所述第一输入晶体管为同一个晶体管，所述第二输出晶体管和所述第四输出晶体管为同一个晶体管，所述第二电容器和所述第一电容器为同一个晶体管。
  6. 根据权利要求4所述的移位寄存器单元，其特征在于，所述控制电源端包括第一电源端和第二电源端，所述第一电源端提供的第一电源信号的电位与所述第二电源端提供的第二电源信号的电位互补；
    所述第一输入子电路分别与所述第一电源端和所述第一节点连接，用于响应于所述第一电源端提供的第一电源信号，向所述第一节点输出所述第一电源信号；所述第一输出子电路分别与所述第一电源端、所述第一节点、所述第一输出端和所述第三输出端连接，用于响应于所述第一节点的电位和所述第一输出信号，向所述第三输出端输出所述第一电源信号；
    所述第二输入子电路分别与所述第二电源端和所述第二节点连接，用于响应于所述第二电源端提供的第二电源信号，向所述第二节点输出所述第二电源信号，所述第二输出子电路分别与所述第二电源端、所述第二节点、所述第二输出端和所述第三输出端连接，用于响应于所述第二节点的电位和所述第二输出信号，向所述第三输出端输出所述第二电源信号。
  7. 根据权利要求6所述的移位寄存器单元，其特征在于，
    所述第一输入晶体管的栅极和第一极均与所述第一电源端连接，所述第一输入晶体管的第二极与所述第一节点连接；
    所述第二输入晶体管的栅极和第一极均与所述第二电源端连接，所述第二 输入晶体管的第二极与所述第二节点连接；
    所述第一输出子电路还包括：第五输出晶体管，所述第二输出子电路还包括：第六输出晶体管；
    所述第五输出晶体管的栅极和第一极均与所述第一电源端连接，所述第五输出晶体管的第二极与所述第一输出晶体管的第一极连接；
    所述第六输出晶体管的栅极和第一极均与所述第二电源端连接，所述第六输出晶体管的第二极与所述第三输出晶体管的第一极连接。
  8. 根据权利要求1所述的移位寄存器单元，其特征在于，所述移位电路包括：第一移位子电路和第二移位子电路；所述第一移位子电路分别与所述控制电源端、所述第一输出端和第一反相输出端连接，所述第一移位子电路用于在所述第一时段向所述第一输出端输出所述控制电源信号，在所述第一时段以外向所述第一反相输出端输出所述控制电源信号；所述第二移位子电路分别与所述控制电源端、所述第二输出端和第二反相输出端连接，所述第二移位子电路用于第二时段向所述第二输出端输出所述控制电源信号，在所述第二时段以外向所述第二反相输出端输出所述控制电源信号；
    所述信号整合电路包括：第一输入子电路、第一输出子电路、第二输入子电路、第二输出子电路、下拉控制子电路和下拉子电路；所述第一输入子电路分别与所述控制电源端和第一节点连接，用于响应于所述控制电源信号，向所述第一节点输出所述控制电源信号；
    所述第一输出子电路分别与所述第一节点、所述控制电源端、所述第一输出端和所述第三输出端连接，用于响应于所述第一节点的电位和所述第一输出信号，向所述第三输出端输出所述控制电源信号；
    所述第二输入子电路分别与所述控制电源端和第二节点连接，用于响应于所述控制电源信号，向所述第二节点输出所述控制电源信号；
    所述第二输出子电路分别与所述第二节点、所述控制电源端、所述第二输出端和所述第三输出端连接，用于响应于所述第二节点的电位和所述第二输出信号，向所述第三输出端输出所述控制电源信号；
    所述下拉子电路分别与所述第一反相输出端、所述第二反相输出端、所述第一下拉电源端和所述第三输出端连接，用于在第一反相输出端和所述第二反 相输出端均输出所述控制电源信号时向所述第三输出端输出所述第一下拉电源信号。
  9. 根据权利要求3至8任一所述的移位寄存器单元，其特征在于，所述第三输出端用于连接一条栅线，以使所述移位寄存器单元向所述栅线输出驱动信号。
  10. 一种移位寄存器单元的驱动方法，其特征在于，应用于如权利要求1至9任一所述的移位寄存器单元，所述方法包括：
    在第一阶段，控制电源端提供的控制电源信号的电位为第一电位，移位电路向第一输出端输出所述控制电源信号，信号整合电路响应于所述第一输出端提供的第一输出信号和所述控制电源信号，向第三输出端输出所述控制电源信号；
    在第二阶段，所述控制电源信号的电位为第一电位，所述第一输出信号的电位和第二输出端提供的第二输出信号的电位均为第二电位，所述信号整合电路响应于所述控制电源信号、所述第一输出信号和所述第二输出信号，向所述第三输出端输出来自第一下拉电源端的第一下拉电源信号，所述第一下拉电源信号的电位为第二电位；
    在第三阶段，所述控制电源信号的电位为第一电位，所述移位电路向所述第二输出端输出所述控制电源信号，所述信号整合电路响应于所述第二输出信号和所述控制电源信号，向所述第三输出端输出所述控制电源信号。
  11. 一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至9任一所述的移位寄存器单元；
    除最后一级以外的每一级移位寄存器单元的第三输出端与下一级移位寄存器单元的输入信号端连接，除第一级以外的每一级移位寄存器单元的第三输出端与上一级移位寄存器单元的复位信号端连接。
  12. 一种显示装置，其特征在于，所述显示装置包括：如权利要求11所述的栅极驱动电路。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109616041B (zh) 2019-02-13 2021-04-16 合肥京东方卓印科技有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN112133254B (zh) 2019-06-25 2021-12-17 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置和控制方法
CN110634436B (zh) * 2019-09-26 2022-09-23 合肥京东方卓印科技有限公司 栅极驱动电路及显示面板
CN113035258A (zh) * 2021-03-09 2021-06-25 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101399002A (zh) * 2007-09-28 2009-04-01 松下电器产业株式会社 电容性负荷驱动电路和等离子体显示面板
CN104252843A (zh) * 2014-09-23 2014-12-31 京东方科技集团股份有限公司 脉冲信号合并电路、显示面板和显示装置
CN106531064A (zh) * 2016-12-06 2017-03-22 深圳市富满电子集团股份有限公司 一种led显示屏及其显示控制电路
CN108648716A (zh) * 2018-07-25 2018-10-12 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN109616041A (zh) * 2019-02-13 2019-04-12 合肥京东方卓印科技有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007317288A (ja) * 2006-05-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
JP2009047746A (ja) * 2007-08-14 2009-03-05 Sony Corp 表示装置および電子機器
CN105989811B (zh) * 2015-02-13 2019-01-01 南京瀚宇彩欣科技有限责任公司 移位暂存器电路
CN105185345B (zh) * 2015-10-23 2018-09-07 京东方科技集团股份有限公司 一种栅极驱动电路及其驱动方法、显示面板
CN108648718B (zh) * 2018-08-01 2020-07-14 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN108682398B (zh) 2018-08-08 2020-05-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101399002A (zh) * 2007-09-28 2009-04-01 松下电器产业株式会社 电容性负荷驱动电路和等离子体显示面板
CN104252843A (zh) * 2014-09-23 2014-12-31 京东方科技集团股份有限公司 脉冲信号合并电路、显示面板和显示装置
CN106531064A (zh) * 2016-12-06 2017-03-22 深圳市富满电子集团股份有限公司 一种led显示屏及其显示控制电路
CN108648716A (zh) * 2018-07-25 2018-10-12 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN109616041A (zh) * 2019-02-13 2019-04-12 合肥京东方卓印科技有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置

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