JP2009047746A - 表示装置および電子機器 - Google Patents
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Abstract
【課題】走査回路を含む画素アレイ部の周辺回路の回路規模の縮小化を図ることにより、表示パネルの狭額縁化に寄与できるようにする。
【解決手段】書き込みトランジスタおよび第一,第二スイッチングトランジスタを駆動する3系統の走査信号、即ち書き込み走査信号WSおよび第一,第二補正用走査信号AZ1,AZ2の生成に1つのシフトレジスタ41を兼用し、当該1つのシフトレジスタ41とロジック回路42の組み合わせによって第一走査回路40Aを構成し、当該走査回路40Aで3系統の走査信号WS,AZ1,AZ2を生成するようにする。
【選択図】図4
【解決手段】書き込みトランジスタおよび第一,第二スイッチングトランジスタを駆動する3系統の走査信号、即ち書き込み走査信号WSおよび第一,第二補正用走査信号AZ1,AZ2の生成に1つのシフトレジスタ41を兼用し、当該1つのシフトレジスタ41とロジック回路42の組み合わせによって第一走査回路40Aを構成し、当該走査回路40Aで3系統の走査信号WS,AZ1,AZ2を生成するようにする。
【選択図】図4
Description
本発明は、表示装置および電子機器に関し、特に電気光学素子を含む画素が行列状(マトリクス状)に配置されてなる平面型(フラットパネル型)の表示装置および当該表示装置を有する電子機器に関する。
近年、画像表示を行う表示装置の分野では、発光素子を含む画素(画素回路)が行列状に配置されてなる平面型の表示装置が急速に普及している。平面型の表示装置としては、画素の発光素子として、デバイスに流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機EL(Electro Luminescence)素子を用いた有機EL表示装置が開発され、商品化が進められている。
有機EL表示装置は次のような特長を持っている。すなわち、有機EL素子が10V以下の印加電圧で駆動できるために低消費電力であり、また自発光素子であることから、液晶セルを含む画素ごとに当該液晶セルにて光源(バックライト)からの光強度を制御することによって画像を表示する液晶表示装置に比べて、画像の視認性が高く、しかも液晶表示装置には必須なバックライト等の照明部材を必要としないために軽量化および薄型化が容易である。さらに、有機EL素子の応答速度が数μsec程度と非常に高速であるために動画表示時の残像が発生しない。
有機EL表示装置では、液晶表示装置と同様、その駆動方式として単純(パッシブ)マトリクス方式とアクティブマトリクス方式を採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、電気光学素子の発光期間が走査線(即ち、画素数)の増加によって減少するために、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。
そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素回路内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ(一般には、TFT(Thin Film Transistor;薄膜トランジスタ))によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。アクティブマトリクス方式の表示装置は、電気光学素子が1フレームの期間に亘って発光を持続するために、大型でかつ高精細な表示装置の実現が容易である。
ところで、一般的に、有機EL素子のI−V特性(電流−電圧特性)は、時間が経過すると劣化(いわゆる、経時劣化)することが知られている。有機EL素子を電流駆動するトランジスタ(以下、「駆動トランジスタ」と記述する)としてNチャネル型のTFTを用いた画素回路では、駆動トランジスタのソース側に有機EL素子が接続されることになるために、有機EL素子のI−V特性が経時劣化すると、駆動トランジスタのゲート−ソース間電圧Vgsが変化し、その結果、有機EL素子の発光輝度も変化する。
このことについてより具体的に説明する。駆動トランジスタのソース電位は、当該駆動トランジスタと有機EL素子の動作点で決まる。そして、有機EL素子のI−V特性が劣化すると、駆動トランジスタと有機EL素子の動作点が変動してしまうために、駆動トランジスタのゲートに同じ電圧を印加したとしても駆動トランジスタのソース電位が変化する。これにより、駆動トランジスタのソース−ゲート間電圧Vgsが変化するために、当該駆動トランジスタに流れる電流値が変化する。その結果、有機EL素子に流れる電流値も変化するために、有機EL素子の発光輝度が変化することになる。
また、ポリシリコンTFTを用いた画素回路では、有機EL素子のI−V特性の経時劣化に加えて、駆動トランジスタの閾値電圧Vthが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Vthが画素ごとに異なったりする(個々のトランジスタ特性にばらつきがある)。
駆動トランジスタの閾値電圧Vthが画素ごとに異なると、画素ごとに駆動トランジスタに流れる電流値にばらつきが生じるために、駆動トランジスタのゲートに画素間で同じ電圧を印加しても、有機EL素子の発光輝度に画素間でばらつきが生じ、その結果、画面の一様性(ユニフォーミティ)が損なわれる。
そこで、有機EL素子のI−V特性が経時劣化したり、駆動トランジスタの閾値電圧Vthが経時変化したりしても、それらの影響を受けることなく、有機EL素子の発光輝度を一定に保つようにするために、有機EL素子の特性変動に対する補償機能と、駆動トランジスタの閾値電圧Vthの変動に対する補正機能を画素回路の各々に持たせる構成を採っている(例えば、特許文献1参照)。
より具体的には、特許文献1記載の従来技術においては、映像信号を書き込む書き込みトランジスタ、当該書き込みトランジスタによって書き込まれた映像信号に応じて有機EL素子を駆動する駆動トランジスタおよび有機EL素子の発光期間/非発光期間を制御するスイッチングトランジスタに加えて、特性変動に対する補償と閾値電圧Vthの変動に対する補正の各機能を実現するための2個のスイッチングトランジスタの計5個のトランジスタを用いて画素回路の各々を構成している。
このように、画素回路の各々に、有機EL素子の特性変動に対する補償機能および駆動トランジスタの閾値電圧Vthの変動に対する補正機能を持たせることにより、有機EL素子のI−V特性が経時劣化したり、駆動トランジスタの閾値電圧Vthが経時変化したりしたとしても、それらの影響を受けることなく、有機EL素子の発光輝度を一定に保つことができる。
特許文献1記載の従来技術においては、駆動トランジスタ以外の4個のトランジスタについては、画素行ごとに走査しつつ所定のタイミングで駆動する必要があるために、基本的に、4個のトランジスタの駆動に対応して4系統の走査回路が必要になる。これら4系統の走査回路は、画素が行列状に2次元配置されてなる画素アレイ部の周辺部に配置されることになる。
しかしながら、画素アレイ部の周辺部に4系統もの走査回路を配置するとなると、画素アレイ部の周辺回路の回路規模が膨大なものになるため、画素アレイ部の周辺部、即ち表示パネルの額縁の面積を大きく取らざるを得なくなる。これは、表示パネルの狭額縁化が求められている昨今の流れに逆行することになる。
一方、近年、あらゆるフラットパネル型表示装置において、より高精細な表示パネルの需要が高まっている。そして、高精細化に伴って多画素化が進むと、垂直方向の画素数の増加に対応して走査回路の段数も増え、それに応じて走査回路個々の回路規模も大きくなるため、表示パネルの額縁の面積がさらに大きくなってしまう。
そこで、本発明は、走査回路を含む画素アレイ部の周辺回路の回路規模の縮小化を図ることにより、表示パネルの狭額縁化に寄与できるようにした表示装置および電子機器を提供することを目的とする。
本発明による表示装置は、電気光学素子と、映像信号を書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた前記映像信号を保持する保持容量と、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタと、前記駆動トランジスタのソース電位を所定電位に初期化する第一スイッチングトランジスタと、前記駆動トランジスタのゲート電位を所定電位に初期化する第二スイッチングトランジスタとを含む画素が行列状に配置された画素アレイ部と、1つのシフトレジスタとロジック回路の組み合わせからなり、前記画素アレイ部の各画素を行単位で走査しつつ、前記書き込みトランジスタを駆動する書き込み走査信号および前記第一,第二スイッチングトランジスタを駆動する第一,第二補正用走査信号を出力する走査回路とを備えた構成となっている。
上記構成の表示装置および当該表示装置を有する電子機器において、書き込みトランジスタおよび第一,第二スイッチングトランジスタを駆動する3系統の走査信号、即ち書き込み走査信号および第一,第二補正用走査信号の生成に1つのシフトレジスタを兼用し、当該1つのシフトレジスタとロジック回路の組み合わせによって走査回路を構成し、当該走査回路で3系統の走査信号を生成することで、3系統の走査信号個々に対して走査回路を用意しなくて済むため、画素アレイ部の周辺回路の回路規模をその機能を変えることなく縮小できる。
本発明によれば、3系統の走査信号の生成に1つのシフトレジスタを兼用し、当該1つのシフトレジスタとロジック回路の組み合わせによって走査回路を構成し、当該走査回路で3系統の走査信号を生成することにより、画素アレイ部の周辺回路の回路規模を縮小でき、その結果、表示パネルの狭額縁化を図ることができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
[システム構成]
図1は、本発明の一実施形態に係るアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機EL素子(有機電界発光素子)を画素(画素回路)の発光素子として用いたアクティブマトリクス型有機EL表示装置の場合を例に挙げて説明する。
図1は、本発明の一実施形態に係るアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機EL素子(有機電界発光素子)を画素(画素回路)の発光素子として用いたアクティブマトリクス型有機EL表示装置の場合を例に挙げて説明する。
図1に示すように、本実施形態に係る有機EL表示装置10は、画素20が行列状(マトリクス状)に2次元配置されてなる画素アレイ部30と、当該画素アレイ部30の周辺に配置され、各画素20を駆動する駆動部とを有する構成となっている。画素20を駆動する駆動部としては、例えば、第一走査回路40、第二走査回路50および水平駆動回路60が設けられている。
画素アレイ部30は、通常、ガラス基板などの透明絶縁基板上に形成され、平面型(フラット型)のパネル構造となっている。画素アレイ部30には、m行n列の画素配列に対して、画素行ごとに走査線31−1〜31−mと駆動線32−1〜32−mと第一,第二補正用走査線33−1〜33−m,34−1〜34−mがそれぞれ配線され、また画素列ごとに信号線(データ線)35−1〜35−nが配線されている。
画素アレイ部30の各画素20については、アモルファスシリコンTFT(Thin Film Transistor;薄膜トランジスタ)または低温ポリシリコンTFTを用いて形成することができる。低温ポリシリコンTFTを用いる場合は、第一走査回路40、第二走査回路50および水平駆動回路60についても、画素アレイ部30を形成する表示パネル(基板)上に実装することができる。
第一走査回路40は、シフトレジスタ等によって構成され、画素アレイ部30の各画素20に映像信号を書き込むときに、走査線31−1〜31−mに対して順次書き込み走査信号WS1〜WSmを供給して画素20を行単位で順番に走査(線順次走査)する。
第一走査回路40はさらに、後述する補正動作を実行するときに、第一,第二補正用走査線33−1〜33−m,34−1〜34−mに対して第一,第二補正用走査信号AZ11〜AZ1m,AZ21〜AZ2mを適宜供給する。この第一走査回路40の具体的な回路構成が本実施形態の特徴とする部分であり、その詳細については後述する。
第二走査回路50は、シフトレジスタ等によって構成され、画素20を発光駆動するときに、駆動線32−1〜32−mに対して順次発光駆動信号DS1〜DSmを供給する。
水平駆動回路60は、輝度情報に応じた映像信号の信号電圧Vsig(以下、単に「信号電圧Vsig」と記述する場合もある)を、第一走査回路40による走査に同期して信号線35−1〜35−nに供給する。この水平駆動回路60は、例えば、信号電圧Vsigを行(ライン)単位で書き込む線順次書き込みの駆動形態を採っている。
[画素回路]
図2は、画素(画素回路)20の具体的な構成例を示す回路図である。
図2は、画素(画素回路)20の具体的な構成例を示す回路図である。
図2に示すように、画素20は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機EL素子21を発光素子として有し、当該有機EL素子21に加えて、駆動トランジスタ22、書き込み(サンプリング)トランジスタ23、スイッチングトランジスタ24〜26および保持容量27を構成素子として有する画素構成、即ち5つのトランジスタ(Tr)と1つの容量素子(C)からなる5Tr/1Cの画素構成となっている。
かかる構成の画素20においては、駆動トランジスタ22、書き込みトランジスタ23およびスイッチングトランジスタ25,26としてNチャネル型のTFTが用いられ、スイッチングトランジスタ24としてPチャネル型のTFTが用いられている。ただし、ここでの駆動トランジスタ22、書き込みトランジスタ23およびスイッチングトランジスタ24〜26の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
有機EL素子21は、カソード電極が第1の電源電位Vcat(ここでは、接地電位GND)に接続されている。駆動トランジスタ22は、有機EL素子21を電流駆動するための能動素子であり、ソース電極が有機EL素子21のアノード電極に接続されてソースフォロア回路を形成している。
書き込みトランジスタ23は、一方の電極(ソース電極/ドレイン電極)が信号線35(35−1〜35−n)に接続され、他方の電極(ドレイン電極/ソース電極)が駆動トランジスタ22のゲート電極に接続され、ゲート電極が走査線31(31−1〜31−m)に接続されている。
スイッチングトランジスタ24は、ソース電極が第2の電源電位Vccp(ここでは、正の電源電位)に接続され、ドレイン電極が駆動トランジスタ22のドレイン電極に接続され、ゲート電極が駆動線32(32−1〜32−m)に接続されている。
スイッチングトランジスタ25は、ドレイン電極が駆動トランジスタ22のソース電極と有機EL素子21のアノード電極との接続ノードN11に接続され、ソース電極が第3の電源電位Vini(ここでは、負の電源電位)に接続され、ゲート電極が第一補正用走査線33(33−1〜33−m)に接続されている。
スイッチングトランジスタ26は、ドレイン電極が書き込みトランジスタ23の他方の電極(駆動トランジスタ22のゲート電極)に接続され、ソース電極が第4の電源電位Vofsに接続され、ゲート電極が第二補正用走査線34(34−1〜34−m)に接続されている。
保持容量27は、一方の電極が駆動トランジスタ22のゲート電極と書き込みトランジスタ23のドレイン電極との接続ノードN12に接続され、他方の電極が駆動トランジスタ22のソース電極と有機EL素子21のアノード電極との接続ノードN11に接続されている。
上述した接続関係にて各構成素子が接続されてなる画素20において、各構成素子は次のような作用をなす。
書き込みトランジスタ23は、第一走査回路40から走査線31を介して与えられる書き込み走査信号WSに応答して導通状態となることにより、信号線35を通して供給される映像信号の信号電圧Vsigをサンプリングして画素20内に書き込む。書き込みトランジスタ23によって書き込まれた信号電圧Vsigは、駆動トランジスタ22のゲート電極に印加されるとともに保持容量27に保持される。
駆動トランジスタ22は、スイッチングトランジスタ24が導通状態にあるときに、第2の電源電位Vccpから電流の供給を受けて、保持容量27に保持された信号電圧Vsigの電圧値に応じた電流値の駆動電流を有機EL素子21に供給することによって当該有機EL素子21を駆動する(電流駆動)。
駆動トランジスタ22は、飽和領域で動作するように設計されているために定電流源として動作する。その結果、有機EL素子21には、駆動トランジスタ22から次式(1)で与えられる一定のドレイン−ソース間電流Idsが供給される。
Ids=(1/2)・μ(W/L)Cox(Vgs−Vth)2 ……(1)
Ids=(1/2)・μ(W/L)Cox(Vgs−Vth)2 ……(1)
ここに、Vthは駆動トランジスタ22の閾値電圧、μは駆動トランジスタ22のチャネルを構成する半導体薄膜の移動度(以下、単に「駆動トランジスタ22の移動度」と記述する)、Wはチャネル幅、Lはチャネル長、Coxは単位面積当たりのゲート容量、Vgsはソース電位を基準としてゲートに印加されるゲート−ソース間電圧である。
スイッチングトランジスタ24は、第二走査回路50から駆動線32を介して与えられる発光駆動信号DSに応答して導通状態になることにより、電源電位Vccpから駆動トランジスタ22に電流を供給する。すなわち、スイッチングトランジスタ24は、駆動トランジスタ22への電流の供給/停止の制御を行なうことにより、有機EL素子21の発光期間/非発光期間を制御し、デューティ(Duty)駆動を行う。
スイッチングトランジスタ25は、第一走査回路40から第一補正用走査線33を介して与えられる第一補正用走査信号AZ1に応答して導通状態になることにより、書き込みトランジスタ23による映像信号の信号電圧Vsigの書き込みに先立って、駆動トランジスタ22のソース電位Vsを第3の電源電位Viniに初期化する。
スイッチングトランジスタ26は、第一走査回路40から第二補正用走査線34を介して与えられる第二補正用走査信号AZ2に応答して導通状態になることにより、書き込みトランジスタ23による映像信号の信号電圧Vsigの書き込みに先立って、駆動トランジスタ22のゲート電位Vgを第4の電源電位Vofsに初期化する。ここで、第4の電源電位Vofsは、映像信号の基準となる電位(オフセット電位/基準電位)に設定されている。
ここで、画素20の正常な動作を保証するための条件として、第3の電源電位Viniは、第4の電源電位Vofsから駆動トランジスタ22の閾値電圧Vthを差し引いた電位よりも低くなるように設定されている。すなわち、Vini<Vofs−Vthのレベル関係となっている。
また、有機EL素子21のカソード電位Vcat(ここでは、接地電位GND)に有機EL素子21の閾値電圧Vthelを加えたレベルは、第4の電源電位Vofsから駆動トランジスタ22の閾値電圧Vthを差し引いたレベルよりも高くなるように設定されている。すなわち、Vcat+Vthel>Vofs−Vth(>Vini)のレベル関係となっている。
保持容量27は、書き込みトランジスタ23によって書き込まれた映像信号の信号電圧Vsigを保持するとともに、表示期間に亘って駆動トランジスタ22のゲート−ソース間の電位差を保持する。
[画素構造]
図3は、画素20の断面構造の一例を示す断面図である。図3に示すように、画素20は、駆動トランジスタ22、書き込みトランジスタ23等の画素回路が形成されたガラス基板201上に絶縁膜202、絶縁平坦化膜203およびウインド絶縁膜204が順に形成され、当該ウインド絶縁膜204の凹部204Aに有機EL素子21が設けられた構成となっている。
図3は、画素20の断面構造の一例を示す断面図である。図3に示すように、画素20は、駆動トランジスタ22、書き込みトランジスタ23等の画素回路が形成されたガラス基板201上に絶縁膜202、絶縁平坦化膜203およびウインド絶縁膜204が順に形成され、当該ウインド絶縁膜204の凹部204Aに有機EL素子21が設けられた構成となっている。
有機EL素子21は、上記ウインド絶縁膜204の凹部204Aの底部に形成された金属等からなるアノード電極205と、当該アノード電極205上に形成された有機層(電子輸送層、発光層、ホール輸送層/ホール注入層)206と、当該有機層206上に全画素共通に形成された透明導電膜等からなるカソード電極207とから構成されている。
この有機EL素子21において、有機層206は、アノード電極205上にホール輸送層/ホール注入層2061、発光層2062、電子輸送層2063および電子注入層(図示せず)が順次堆積されることによって形成される。そして、図2の駆動トランジスタ22による電流駆動の下に、駆動トランジスタ22からアノード電極205を通して有機層206に電流が流れることで、当該有機層206内の発光層2062において電子と正孔が再結合する際に発光するようになっている。
図3に示すように、画素回路が形成されたガラス基板201上に、絶縁膜202、絶縁平坦化膜203およびウインド絶縁膜204を介して有機EL素子21が画素単位で形成された後は、パッシベーション膜208を介して封止基板209が接着剤210によって接合され、当該封止基板209によって有機EL素子21が封止されることにより、表示パネルが形成される。
[第一走査回路]
続いて、本実施形態の特徴部分である第一走査回路40の具体的な実施例について説明する。本実施形態に係る第一走査回路40は、単一のスタート信号を基にして3系統の書き込み走査信号WS(WS1〜SWm)および第一,第二補正用走査信号AZ1(AZ11〜AZ1m),AZ2(AZ21〜AZ2m)を生成することを特徴としている。
続いて、本実施形態の特徴部分である第一走査回路40の具体的な実施例について説明する。本実施形態に係る第一走査回路40は、単一のスタート信号を基にして3系統の書き込み走査信号WS(WS1〜SWm)および第一,第二補正用走査信号AZ1(AZ11〜AZ1m),AZ2(AZ21〜AZ2m)を生成することを特徴としている。
(実施例1)
図4は、実施例1に係る第一走査回路40Aの回路構成を示すブロック図である。図4に示すように、本実施例1に係る第一走査回路40Aは、シフトレジスタ41とロジック回路42とによって構成されている。
図4は、実施例1に係る第一走査回路40Aの回路構成を示すブロック図である。図4に示すように、本実施例1に係る第一走査回路40Aは、シフトレジスタ41とロジック回路42とによって構成されている。
<シフトレジスタ>
シフトレジスタ41は、x段縦続接続された単位回路(シフト段/転送段)411−1〜411−xによって構成されている。ここで、シフトレジスタ回路41の段数xについては、画素アレイ部30の垂直方向の画素数をmとするとき、x=m+2に設定されている。一例として、m=240の場合はx=242となる。
シフトレジスタ41は、x段縦続接続された単位回路(シフト段/転送段)411−1〜411−xによって構成されている。ここで、シフトレジスタ回路41の段数xについては、画素アレイ部30の垂直方向の画素数をmとするとき、x=m+2に設定されている。一例として、m=240の場合はx=242となる。
シフトレジスタ41は、初段の単位回路411−1にスタートパルス(スタート信号)AZSTが入力されると、クロックWSCK/AZCK(図5参照)に同期してシフト動作を行うことにより、各段の単位回路411−1〜411−xからシフトパルスを出力するとともに、当該シフトレジスタパルスを次段の単位回路411−2〜411−xに与える。
ここで、シフトレジスタ41の各段の単位回路411−1〜411−xにおいて、各段の入力パルスをAZA、各段の出力パルスをAZBとする。これにより、ある段iの単位回路411−iにおいては、前段i−1の出力パルスAZBi−1が自段iの入力パルスAZAiになり、自段iの出力パルスAZBiが後段i+1の入力パルスAZAi+1になる。
<ロジック回路>
ロジック回路42は、シフトレジスタ41の段数xに対応したx個の2入力AND回路421−1〜421−x、x個のインバータ422−1〜422−xおよびx個の2入力AND回路423−1〜423−xによって構成されている。
ロジック回路42は、シフトレジスタ41の段数xに対応したx個の2入力AND回路421−1〜421−x、x個のインバータ422−1〜422−xおよびx個の2入力AND回路423−1〜423−xによって構成されている。
AND回路421−1〜421−xは各々、自段の単位回路411−1〜411−xの入力パルスAZAを一方の入力とし、インバータ422−1〜422−xで極性反転された自段の単位回路411−1〜411−xの出力パルスAZBを他方の入力として、これら2入力の論理積をとることによって第一補正用走査信号AZ1として出力する。
ここで、画素アレイ部30の行数(垂直方向の画素数)mに対して、シフトレジスタ41の単位回路411−1〜411−xは(m+2)個設けられている。そして、単位回路411−1〜411−x−2に対応するAND回路421−1〜421−x−2の各出力パルスが1行目〜m行目(本例では、m=240)の各画素行の第一補正用走査信号AZ1(1)〜AZ1(240)として用いられる。
また、シフトレジスタ41の単位回路411−1〜411−x−2の各入力パルス(AND回路421−1〜421−x−2の各一方の入力パルス)AZAはそのまま、1行目〜m行目の各画素行の第二補正用走査信号AZ2(1)〜AZ2(240)として用いられる。
AND回路423−1〜423−xは各々、自段のAND回路421−1〜421−xの各出力パルス(第一補正用走査信号AZ1)を一方の入力とし、書き込みイネーブルパルスWSENを他方の入力として、これら2入力の論理積をとることによって第二補正用走査信号AZ2として出力する。
ここで、AND回路423−1〜423−xも画素アレイ部30の行数mに対して(m+2)個設けられていることから、AND回路423−1〜423−xについては、AND回路423−3〜423−xの各出力パルスが1行目〜240行目の各画素行の書き込み走査信号WS(1)〜WS(240)として用いられる。
図5に、シフトレジスタ41のシフト動作の基準となるクロックWSCK/AZCK、書き込みイネーブルパルスWSEN、各段の入力パルスAZAと出力パルスAZB、第一補正用走査信号AZ1および書き込み走査信号WSのタイミング関係を示す。
上述したように、画素アレイ部30の行数mに対して2段多いx(=m+2)段のシフトレジスタ41と、当該シフトレジスタ41の段数xに対応した数のAND回路421−1〜421−x、インバータ422−1〜422−xおよびAND回路423−1〜423−xからなるロジック回路42によって第一走査回路40Aを構成し、当該第一走査回路40Aによって3系統の走査信号WS,AZ1,AZ2を生成することにより、3系統の走査信号WS,AZ1,AZ2個々に対して走査回路を用意しなくて済む。
これにより、3系統の走査信号WS,AZ1,AZ2に対して3系統の走査回路を用意する場合に比べて、第一走査回路40Aを含む画素アレイ部30の周辺回路の回路規模をその機能を変えることなく大幅に縮小できるために、画素アレイ部30と共に、その駆動部として第一,第二走査回路40,50や水平駆動回路60を搭載してなる表示パネルの周縁部(額縁)の面積の縮小化(表示パネルの狭額縁化)を図ることができる。
特に、近年、あらゆるフラットパネル型表示装置において、より高精細な表示パネルの需要が高まっており、それに伴って多画素化が進み、垂直方向の画素数の増加に対応して走査回路の段数が増えたとしても、3系統の走査信号WS,AZ1,AZ2を生成する走査回路個々の回路規模が増大するのに比べて、回路規模の増大が走査回路1分で済むために、表示パネルの狭額縁化を図る上で有利である。
(実施例2)
図6は、実施例2に係る第一走査回路40Bの回路構成を示すブロック図である。図6に示すように、本実施例2に係る第一走査回路40Bは、シフトレジスタ43とロジック回路44とによって構成されている。
図6は、実施例2に係る第一走査回路40Bの回路構成を示すブロック図である。図6に示すように、本実施例2に係る第一走査回路40Bは、シフトレジスタ43とロジック回路44とによって構成されている。
<シフトレジスタ>
シフトレジスタ43は、m段縦続接続された単位回路(シフト段/転送段)431−1〜431−mによって構成されている。ここで、シフトレジスタ回路43の段数mについては、画素アレイ部30の垂直方向の画素数(行数)mに対応して設定されている。ここでは、一例として、m=240としている。
シフトレジスタ43は、m段縦続接続された単位回路(シフト段/転送段)431−1〜431−mによって構成されている。ここで、シフトレジスタ回路43の段数mについては、画素アレイ部30の垂直方向の画素数(行数)mに対応して設定されている。ここでは、一例として、m=240としている。
シフトレジスタ43は、初段の単位回路431−1にスタートパルス(スタート信号)AZSTが入力されると、クロックWSCK/AZCK(図7参照)に同期してシフト動作を行うことにより、各段の単位回路431−1〜431−mからシフトパルスを出力するとともに、当該シフトレジスタパルスを次段の単位回路431−2〜431−mに与える。
ここで、シフトレジスタ43の各段の単位回路431−1〜431−mにおいて、各段の入力パルスをAZA、各段の出力パルスをAZBとする。これにより、ある段iの単位回路431−iにおいては、前段i−1の出力パルスAZBi−1が自段iの入力パルスAZAiになり、自段iの出力パルスAZBiが後段i+1の入力パルスAZAi+1になる。
<ロジック回路>
ロジック回路44は、シフトレジスタ43の段数mに対して、2個多い(m+2)個の2入力AND回路441−1〜441−m+2、1個多い(m+1)個のインバータ442−1〜442−m+1および2個多い(m+2)個の2入力AND回路443−1〜443−m+2によって構成されている。
ロジック回路44は、シフトレジスタ43の段数mに対して、2個多い(m+2)個の2入力AND回路441−1〜441−m+2、1個多い(m+1)個のインバータ442−1〜442−m+1および2個多い(m+2)個の2入力AND回路443−1〜443−m+2によって構成されている。
AND回路441−1〜441−mは各々、自段の単位回路431−1〜431−mの入力パルスAZAを一方の入力とし、インバータ442−1〜442−mで極性反転された自段の単位回路431−1〜431−mの出力パルスAZBを他方の入力として、これら2入力の論理積をとる。そして、AND回路441−1〜441−mの各出力パルスが1行目〜m行目(本例では、m=240)の各画素行の第一補正用走査信号AZ1(1)〜AZ1(240)として用いられる。
また、シフトレジスタ43の単位回路431−1〜431−mの各出力パルスAZBはそのまま、1行目〜m行目の各画素行の第二補正用走査信号AZ2(1)〜AZ2(240)として用いられる。
残りの2つのAND回路441−m+1,441−m+2のうち、AND回路441−m+1は、シフトレジスタ43の最終段mの単位回路431−mの入力パルスAZAと出力パルスAZBを2入力とし、これら2入力の論理積をとる。AND回路441−m+2は、シフトレジスタ43の最終段mの単位回路431−mの入力パルスAZAのインバータ442−m+1による反転パルスと出力パルスAZBを2入力とし、これら2入力の論理積をとる。
AND回路443−1〜443−m+2は各々、自段のAND回路441−1〜441−m+2の各出力パルスを一方の入力とし、書き込みイネーブルパルスWSENを他方の入力として、これら2入力の論理積をとる。そして、AND回路443−1〜443−m+2のうち、AND回路443−3〜443−m+2の各出力パルスが1行目〜240行目の各画素行の書き込み走査信号WS(1)〜WS(240)として用いられる。
図7に、シフトレジスタ43のシフト動作の基準となるクロックWSCK/AZCK、書き込みイネーブルパルスWSEN、各段の入力パルスAZAと出力パルスAZB、第一補正用走査信号AZ1および書き込み走査信号WSのタイミング関係を示す。
上述したように、シフトレジスタ43とロジック回路44によって第一走査回路40Bを構成し、当該第一走査回路40Bによって3系統の走査信号WS,AZ1,AZ2を生成することにより、3系統の走査信号WS,AZ1,AZ2個々に対して走査回路を用意しなくて済むために、実施例1の場合と同様に、第一走査回路40Bを含む画素アレイ部30の周辺回路の回路規模をその機能を変えることなく縮小できることによって表示パネルの狭額縁化を図ることができる。
特に、本実施例2に係る第一走査回路40Bでは、シフトレジスタ43を画素アレイ部30の垂直方向の画素数(行数)mと同じ段数で構成するとともに、実施例1のロジック回路42に対してロジック回路44の一部論理を変更し、シフトレジスタ43の最終段mの単位回路431−mの入出力パルスAZA,AZBに基づいて3行分の書き込み走査信号WS(238)〜WS(240)を生成するようにしたことで、実施例1に係る第一走査回路40Aに比べてシフトレジスタ43の段数を2段削減し、その分だけ回路規模の小さくできるために、表示パネルの狭額縁化を図る上で実施例1に係る第一走査回路40Aよりも有利である。
[基本的な回路動作の説明]
続いて、第一走査回路40として例えば実施例1に係る第一走査回路40Aを用いた場合のアクティブマトリックス型有機EL表示装置10の基本的な回路動作について、図8のタイミング波形図を用いて説明する。
続いて、第一走査回路40として例えば実施例1に係る第一走査回路40Aを用いた場合のアクティブマトリックス型有機EL表示装置10の基本的な回路動作について、図8のタイミング波形図を用いて説明する。
図8には、ある画素行の各画素20を駆動する際に、第一走査回路40Aから画素20に与えられる第一,第二補正用走査信号AZ1(AZ11〜AZ1m),AZ2(AZ21〜AZ2m)および書き込み走査信号WS(WS1〜WSm)、第二走査回路50から画素20に与えられる発光駆動信号DS(DS1〜DSm)のタイミング関係、ならびに駆動トランジスタ22のゲート電位Vgおよびソース電位Vsの変化をそれぞれ示している。
ここで、書き込みトランジスタ23およびスイッチングトランジスタ25,26がNチャネル型であるため、書き込み走査信号WSおよび第一,第二補正用走査信号AZ1,AZ2については、高レベル(本例では、電源電位Vccp;以下、「“H”レベル」と記述する)の状態がアクティブ状態となり、低レベル(本例では、電源電位Vcat(GND);以下、「“L”レベル」と記述する)の状態が非アクティブ状態となる。また、スイッチングトランジスタ24がPチャネル型であるため、発光駆動信号DSについては、“L”レベルの状態がアクティブ状態となり、“H”レベルの状態が非アクティブ状態となる。
(閾値補正準備期間)
発光駆動信号DSが“H”レベルとなる非アクティブ状態において、時刻t1で第一,第二補正用走査信号AZ1,AZ2が“L”レベルから“H”レベルに遷移し、スイッチングトランジスタ25,26が導通状態になることにより、ソース電極にはスイッチングトランジスタ26を介して電源電位Viniが印加され、駆動トランジスタ22のゲート電極にはスイッチングトランジスタ25を介して電源電位(オフセット電位)Vofsが印加される。
発光駆動信号DSが“H”レベルとなる非アクティブ状態において、時刻t1で第一,第二補正用走査信号AZ1,AZ2が“L”レベルから“H”レベルに遷移し、スイッチングトランジスタ25,26が導通状態になることにより、ソース電極にはスイッチングトランジスタ26を介して電源電位Viniが印加され、駆動トランジスタ22のゲート電極にはスイッチングトランジスタ25を介して電源電位(オフセット電位)Vofsが印加される。
これにより、駆動トランジスタ22のソース電位Vsが電源電位Viniに、ゲート電位Vgが電源電位Vofsにそれぞれ初期化される。このとき、先述したように、Vini<Vcat+Vthelのレベル関係にあるために、有機EL素子21は逆バイアス状態となる。したがって、有機EL素子21には電流が流れず、非発光状態にある。また、このとき、駆動トランジスタ22のゲート−ソース間電圧Vgsは、Vofs−Viniという値をとり、Vofs−Vini>Vthのレベル関係を満たしている。
(閾値補正期間)
次に、時刻t2で第一補正用走査信号AZ1が“H”レベルから“L”レベルに遷移し、スイッチングトランジスタ25が非導通状態になり、次いで、時刻t3で発光駆動信号DSが“H”レベルから“L”レベルに遷移し、スイッチングトランジスタ24が導通状態になることにより、駆動トランジスタ22にはそのゲート−ソース間電圧Vgsに応じた電流が流れる。
次に、時刻t2で第一補正用走査信号AZ1が“H”レベルから“L”レベルに遷移し、スイッチングトランジスタ25が非導通状態になり、次いで、時刻t3で発光駆動信号DSが“H”レベルから“L”レベルに遷移し、スイッチングトランジスタ24が導通状態になることにより、駆動トランジスタ22にはそのゲート−ソース間電圧Vgsに応じた電流が流れる。
このとき、駆動トランジスタ22のソース電位Vsよりも有機EL素子21のカソード電位Vcatが高く、有機EL素子21が逆バイアス状態にある。したがって、駆動トランジスタ22から流れる電流は、ノードN11→保持容量27→ノードN12→スイッチングトランジスタ26→電源電位Vofsの経路で流れる。その結果、当該電流に応じた電荷が保持容量27に充電される。また、保持容量27の充電に伴って駆動トランジスタ22のソース電位Vsが電源電位Viniから時間の経過とともに徐々に上昇する。
そして、一定時間が経過し、駆動トランジスタ22のゲート−ソース間電圧Vgsが当該駆動トランジスタ22の閾値電圧Vthと等しくなったところで、駆動トランジスタ22がカットオフする。これにより、駆動トランジスタ22に電流が流れなくなるために、駆動トランジスタ22のゲート−ソース間電圧Vgs、即ち閾値電圧Vthに相当する電圧が保持容量27に保持される。
その後、時刻t4で発光駆動信号DSが“L”レベルから“H”レベルに遷移し、スイッチングトランジスタ24が非導通状態になる。この時刻t3から時刻t4までの期間が駆動トランジスタ22の閾値電圧Vthを検出して保持容量27に保持する期間である。ここでは、便宜上、この期間t3−t4を閾値補正期間と呼ぶこととする。その後、時刻t5で第二補正用走査信号AZ2が“H”レベルから“L”レベルに遷移し、スイッチングトランジスタ26が非導通状態になる。
(信号書込期間)
続いて、時刻t6で書き込み走査信号WSが“L”レベルから“H”レベルに遷移し、書き込みトランジスタ23が導通状態になることで、当該書き込みトランジスタ23によって映像信号の信号電圧Vsigがサンプリングされ、画素内に書き込まれる。これにより、駆動トランジスタ22のゲート電位Vgが信号電圧Vsigになる。この信号電圧Vsigは保持容量27に保持される。
続いて、時刻t6で書き込み走査信号WSが“L”レベルから“H”レベルに遷移し、書き込みトランジスタ23が導通状態になることで、当該書き込みトランジスタ23によって映像信号の信号電圧Vsigがサンプリングされ、画素内に書き込まれる。これにより、駆動トランジスタ22のゲート電位Vgが信号電圧Vsigになる。この信号電圧Vsigは保持容量27に保持される。
このとき、駆動トランジスタ22のソース電位Vsは、書き込みトランジスタ23によるサンプリング時の駆動トランジスタ22のゲート電位Vgの振幅に対して、保持容量27と有機EL素子21の容量成分との容量カップリングによって上昇する。
ここで、保持容量27の容量値をCcs、有機EL素子21の容量成分分の容量値をColed、駆動トランジスタ22のゲート電位Vgの上昇分をΔVgとすると、駆動トランジスタ22のソース電位Vsの上昇分ΔVsは、次式(2)で与えられる。
ΔVs=ΔVg×{Ccs/(Coled+Ccs)} ……(2)
ΔVs=ΔVg×{Ccs/(Coled+Ccs)} ……(2)
また、書き込みトランジスタ23によるサンプリングによって書き込まれた信号電圧Vsigは、保持容量27に保持されている閾値電圧Vthに相当する電圧に足し込まれる形で当該保持容量27に保持される。このとき、保持容量27の保持電圧は、Vsig−Vofs+Vthとなる。ここで、理解を容易にするために、Vofs=0Vとすると、ゲート−ソース間電圧Vgsは、Vsig+Vthとなる。
このように、保持容量27にあらかじめ閾値電圧Vthに相当する電圧を保持しておくことで、駆動トランジスタ22の閾値電圧Vthの画素ごとのばらつきや経時変化を補正することが可能になる。すなわち、信号電圧Vsigによる駆動トランジスタ22の駆動の際に、当該駆動トランジスタ22の閾値電圧Vthが保持容量27に保持した閾値電圧Vthに相当する電圧と相殺される、換言すれば、閾値電圧Vthの画素ごとのばらつきや経時変化の補正(閾値補正)が行われる。
この閾値電圧Vthの補正動作により、画素ごとに閾値電圧Vthにばらつきや経時変化があったとしても、駆動トランジスタ22による有機EL素子21の駆動に対する閾値電圧Vthの影響をキャンセルすることができる。その結果、閾値電圧Vthの画素ごとのばらつきや経時変化の影響を受けることなく、有機EL素子21の発光輝度を一定に保つことができる。
(移動度補正期間)
その後、書き込みトランジスタ23が導通状態のまま、時刻t7で発光駆動信号DSが“H”レベルから“L”レベルに遷移し、スイッチングトランジスタ24が導通状態になることで、電源電位Vccpから駆動トランジスタ22への電流供給が開始される。ここで、Vofs−Vth<Vthelと設定しておくことにより、有機EL素子21が逆バイアス状態におかれる。
その後、書き込みトランジスタ23が導通状態のまま、時刻t7で発光駆動信号DSが“H”レベルから“L”レベルに遷移し、スイッチングトランジスタ24が導通状態になることで、電源電位Vccpから駆動トランジスタ22への電流供給が開始される。ここで、Vofs−Vth<Vthelと設定しておくことにより、有機EL素子21が逆バイアス状態におかれる。
有機EL素子21が逆バイアス状態にあることで、当該有機EL素子21はダイオード特性ではなく単純な容量特性を示すようになる。したがって、駆動トランジスタ22に流れるドレイン−ソース間電流Idsは、保持容量27の容量値Ccsと有機EL素子21の容量成分の容量値Coledとを合成した容量C(=Ccs+Coled)に書き込まれていく。この書き込みにより、駆動トランジスタ22のソース電位Vsが上昇する。
駆動トランジスタ22のソース電位Vsの上昇分ΔVsは、保持容量27に保持されたゲート−ソース間電圧Vgsから差し引かれるように、換言すれば、保持容量27の充電電荷を放電するように作用することになるので、負帰還をかけられたことになる。すなわち、駆動トランジスタ22のソース電位Vsの上昇分ΔVsは負帰還の帰還量となる。このとき、駆動トランジスタ22のゲート−ソース間電圧Vgsは、Vsig−ΔVs+Vthとなる。
このように、駆動トランジスタ22に流れる電流(ドレイン−ソース間電流Ids)を当該駆動トランジスタ22のゲート入力(ゲート−ソース間の電位差)に負帰還することで、各画素20における駆動トランジスタ22のドレイン−ソース間電流Idsの移動度μに対する依存性を打ち消す、即ち駆動トランジスタ22の移動度μの画素ごとのばらつきを補正(移動度補正)することが可能になる。
図8において、書き込み走査信号WSのアクティブ期間(“H”レベル期間)と発光駆動信号DSのアクティブ期間(“L”レベル期間)とがオーバーラップする期間(t7−t8の期間)、即ち書き込みトランジスタ23とスイッチングトランジスタ24とが共に導通状態となるオーバーラップ期間が移動度補正期間となる。
ここで、移動度μが相対的に高い駆動トランジスタと移動度μが相対的に低い駆動トランジスタとを考えた場合、この移動度補正期間に移動度μが高い駆動トランジスタは、移動度μが低い駆動トランジスタに対してソース電位Vsが大きく上昇する。また、ソース電位Vsが大きく上昇するほど、駆動トランジスタ22のゲート−ソース間電圧Vgsが小さくなり、電流が流れにくくなる。
つまり、移動度補正期間を調整することで、移動度μの違う駆動トランジスタ22で同じドレイン・ソース間電流Idsを流すことができる。この移動度補正期間で決めた駆動トランジスタ22のゲート−ソース間電圧Vgsを保持容量27で維持して、当該ゲート−ソース間電圧Vgsに応じた電流(ドレイン−ソース間電流Ids)を駆動トランジスタ22が有機EL素子21に流すことによって当該有機EL素子21が発光する。
(発光期間)
時刻t8で書き込み走査信号WSが“L”レベルになり、書き込みトランジスタ23が非導通状態になることにより、移動度補正期間が終了し、発光期間に入る。この発光期間では、駆動トランジスタ22のソース電位Vsは、有機EL素子21の駆動電圧まで上昇する。また、駆動トランジスタ22のゲート電極が信号線35(35−1〜35−n)から切り離されてフローティング状態にあるために、保持容量27によるブートストラップ動作により、ソース電位Vsの上昇によってゲート電位Vgもソース電位Vsに連動して上昇する。
時刻t8で書き込み走査信号WSが“L”レベルになり、書き込みトランジスタ23が非導通状態になることにより、移動度補正期間が終了し、発光期間に入る。この発光期間では、駆動トランジスタ22のソース電位Vsは、有機EL素子21の駆動電圧まで上昇する。また、駆動トランジスタ22のゲート電極が信号線35(35−1〜35−n)から切り離されてフローティング状態にあるために、保持容量27によるブートストラップ動作により、ソース電位Vsの上昇によってゲート電位Vgもソース電位Vsに連動して上昇する。
このとき、駆動トランジスタ22のゲート電極の寄生容量をCgとすると、ゲート電位Vgの上昇分ΔVgは次式(3)で表される。
ΔVg=ΔVs×{Ccs/(Ccs+Cg)} ……(3)
その間、保持容量27に保持されたゲート−ソース間電圧Vgsは、Vsig−ΔVs+Vthの値を維持する。
ΔVg=ΔVs×{Ccs/(Ccs+Cg)} ……(3)
その間、保持容量27に保持されたゲート−ソース間電圧Vgsは、Vsig−ΔVs+Vthの値を維持する。
そして、駆動トランジスタ22のソース電位Vsの上昇に伴って、有機EL素子21の逆バイアス状態が解消され、順バイアス状態になると、駆動トランジスタ22から有機EL素子21に対して先述した式(1)で与えられる一定のドレイン−ソース間電流Idsが供給されるために、有機EL素子21は実際に発光を開始する。
このときのドレイン−ソース間電流Ids対ゲート−ソース間電圧Vgsの関係は、先述した式(1)のVgsにVsig−ΔVs+Vthを代入することで、次式(4)で与えられる。
Ids=kμ(Vgs−Vth)2
=kμ(Vsig−ΔVs)2 ……(4)
上記の式(4)において、k=(1/2)(W/L)Coxである。
Ids=kμ(Vgs−Vth)2
=kμ(Vsig−ΔVs)2 ……(4)
上記の式(4)において、k=(1/2)(W/L)Coxである。
この式(4)から明らかなように、駆動トランジスタ22の閾値電圧Vthの項がキャンセルされており、駆動トランジスタ22から有機EL素子21に供給されるドレイン−ソース間電流Idsは、駆動トランジスタ22の閾値電圧Vthに依存しないことが分かる。基本的に、駆動トランジスタ22のドレイン−ソース間電流Idsは、映像信号の信号電圧Vsigによって決まる。換言すると、有機EL素子21は、駆動トランジスタ22の閾値電圧Vthの画素ごとのばらつきや経時変化の影響を受けることなく、映像信号の信号電圧Vsigに応じた輝度で発光する。
このように、映像信号の信号電圧Vsigが書き込まれる前に駆動トランジスタ22の閾値電圧Vthをあらかじめ保持容量27に保持しておくことで、駆動トランジスタ22の閾値電圧Vthをキャンセル(補正)し、当該閾値電圧Vthの画素ごとのばらつきや経時変化の影響を受けない一定のドレイン−ソース間電流Idsを有機EL素子21に流すことができるために、高画質の表示画像を得ることができる(駆動トランジスタ22のVth変動に対する補償機能)。
また、上記の式(4)から明らかなように、映像信号の信号電圧Vsigは、ドレイン−ソース間電流Idsの駆動トランジスタ22のゲート入力への負帰還によって帰還量ΔVsで補正されている。この帰還量ΔVsは、式(4)の係数部に位置する移動度μの効果を打ち消すように作用する。
したがって、ドレイン−ソース間電流Idsは、実質的に、映像信号の信号電圧Vsigのみに依存することになる。すなわち、有機EL素子21は、駆動トランジスタ22の閾値電圧Vthのみならず、駆動トランジスタ22の移動度μの画素ごとのばらつきや経時変化の影響を受けることなく、信号電圧Vsigに応じた輝度で発光する。その結果、スジや輝度ムラのない均一な画質を得ることができる。
このように、移動度補正期間(t7−t8)において、ドレイン−ソース間電流Idsを駆動トランジスタ22のゲート入力へ負帰還し、その帰還量ΔVsによって信号電圧Vsigを補正することで、駆動トランジスタ22のドレイン−ソース間電流Idsの移動度μに対する依存性を打ち消し、信号電圧Vsigのみに依存するドレイン−ソース間電流Idsを有機EL素子21に流すことができるため、駆動トランジスタ22の移動度μの画素ごとのばらつきや経時変化に起因するスジや輝度ムラのない均一な画質の表示画像を得ることができる(駆動トランジスタ22の移動度μに対する補償機能)。
ここで、電流駆動型の電気光学素子である有機EL素子21を含む画素20が行列状に配置されてなる有機EL表示装置10においては、有機EL素子21の発光時間が長くなると、当該有機EL素子21のI−V特性が変化してしまう。それがために、有機EL素子21のアノード電極と駆動トランジスタ22のソース電極との接続ノードN11の電位も変化する。
これに対して、上記構成のアクティブマトリクス型有機EL表示装置10では、駆動トランジスタ22のゲート−ソース間電圧Vgsが一定値に保たれているために、有機EL素子21に流れる電流は変化しない。したがって、有機EL素子21のI−V特性が劣化したとしても、一定のドレイン−ソース間電流Idsが有機EL素子21に流れ続けるために、有機EL素子21の発光輝度の変化を抑制することができる(有機EL素子21の特性変動に対する補償機能)。
上述した一連の回路動作は、第一走査回路40として実施例1に係る第一走査回路40Aを用いた場合の回路動作であるが、第一走査回路40として実施例2に係る第一走査回路40Bを用いた場合にも、基本的に同様の回路動作が行われる。
図9に、第一走査回路40として実施例2に係る第一走査回路40Bを用いた場合の有機EL表示装置10の回路動作時の第一,第二補正用走査信号AZ1,AZ2、書き込み走査信号WSおよび発光駆動信号DSのタイミング関係、ならびに駆動トランジスタ22のゲート電位Vgおよびソース電位Vsの変化をそれぞれ示す。
実施例1に係る第一走査回路40Aの場合は、図5のタイミング波形図から明らかなように、第一,第二補正用走査信号AZ1,AZ2(AZA)が同じタイミングでアクティブ状態になり、第一補正用走査信号AZ1が1H(Hは水平期間)期間アクティブ状態になり、第二補正用走査信号AZ2が2H期間アクティブ状態になる。
これに対して、実施例2に係る第一走査回路40Bの場合は、図7のタイミング波形図から明らかなように、第一補正用走査信号AZ1が先に1H期間アクティブ状態になり、第一補正用走査信号AZ1が非アクティブ状態になるタイミングから2H期間第二補正用走査信号AZ2(AZB)がアクティブ状態になる。
すなわち、実施例1に係る第一走査回路40Aの場合には、駆動トランジスタ22のソース電位Vsおよびゲート電位Vgの初期化動作が同時に行われるのに対して、実施例2に係る第一走査回路40Bの場合には、図9のタイミング波形図から明らかなように、先ず時刻t0で駆動トランジスタ22のソース電位Vsの初期化動作が行われ、引き続いて時刻t1で駆動トランジスタ22のゲート電位Vgの初期化動作が行われることになる。
したがって、第一走査回路40として実施例2に係る第一走査回路40Bを用いた場合には、駆動トランジスタ22のソース電位Vsおよびゲート電位Vgの初期化動作のタイミングが、実施例1に係る第一走査回路40Aを用いた場合のタイミングと若干異なるものの、閾値補正期間以降の回路動作については同じように行われることになる。
[変形例]
上記実施形態では、駆動トランジスタ22および書き込みトランジスタ23以外に、3つのスイッチングトランジスタ24〜26を有する5Tr構成の画素20を有する有機EL表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、スイッチングトランジスタ24を持たない4Tr構成の画素を有する有機EL表示装置にも同様に適用可能である。
上記実施形態では、駆動トランジスタ22および書き込みトランジスタ23以外に、3つのスイッチングトランジスタ24〜26を有する5Tr構成の画素20を有する有機EL表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、スイッチングトランジスタ24を持たない4Tr構成の画素を有する有機EL表示装置にも同様に適用可能である。
上記実施形態では、画素20の電気光学素子として、有機EL素子を用いた有機EL表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子(発光素子)を用いた表示装置全般に対して適用可能である。
[適用例]
以上説明した本発明による表示装置は、一例として、図10〜図14に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
以上説明した本発明による表示装置は、一例として、図10〜図14に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
このように、あらゆる分野の電子機器の表示装置として本発明による表示装置を用いることにより、先述した実施形態の説明から明らかなように、本発明による表示装置は、表示パネルの狭額縁化を図ることができるために、各種の電子機器において、機器本体の小型化に寄与できる。
なお、本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部30に透明なガラス等の対向部に貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やFPC(フレキシブルプリントサーキット)等が設けられていてもよい。
以下に、本発明が適用される電子機器の具体例について説明する。
図10は、本発明が適用されるテレビジョンセットの概観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル102やフィルターガラス103等から構成される映像表示画面部101を含み、その映像表示画面部101として本発明による表示装置を用いることにより作成される。
図11は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、(A)は表側から見た斜視図、(B)は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部111、表示部112、メニュースイッチ113、シャッターボタン114等を含み、その表示部112として本発明による表示装置を用いることにより作製される。
図12は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体121に、文字等を入力するとき操作されるキーボード122、画像を表示する表示部123等を含み、その表示部123として本発明による表示装置を用いることにより作製される。
図13は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部131、前方を向いた側面に被写体撮影用のレンズ132、撮影時のスタート/ストップスイッチ133、表示部134等を含み、その表示部134として本発明による表示装置を用いることにより作製される。
図14は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、(A)は開いた状態での正面図、(B)はその側面図、(C)は閉じた状態での正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。本適用例に係る携帯電話機は、上側筐体141、下側筐体142、連結部(ここではヒンジ部)143、ディスプレイ144、サブディスプレイ145、ピクチャーライト146、カメラ147等を含み、そのディスプレイ144やサブディスプレイ145として本発明による表示装置を用いることにより作製される。
10…有機EL表示装置、20…画素(画素回路)、21…有機EL素子、22…駆動トランジスタ、23…書き込みトランジスタ、24〜26…スイッチングトランジスタ、27…保持容量、30…画素アレイ部、31(31−1〜31−m)…走査線、32(32−1〜32−m)…駆動線、33(33−1〜33−m)…第一補正用走査線、34(34−1〜34−m)…第二補正用走査線、35(35−1〜35−n)…信号線(データ線)、40,40A,40B…第一走査回路、41,43…シフトレジスタ、42,44…ロジック回路、50…第二走査回路、60…水平駆動回路、WS(SW1〜SWm)…書き込み走査信号、DS(DS1〜DSm)…発光駆動信号、AZ1(AZ11〜AZ1m)…第一補正用走査信号、AZ2(AZ21〜AZ2m)…第二補正用走査信号
Claims (4)
- 電気光学素子と、映像信号を書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた前記映像信号を保持する保持容量と、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタと、前記駆動トランジスタのソース電位を所定電位に初期化する第一スイッチングトランジスタと、前記駆動トランジスタのゲート電位を所定電位に初期化する第二スイッチングトランジスタとを含む画素が行列状に配置された画素アレイ部と、
1つのシフトレジスタとロジック回路の組み合わせからなり、前記画素アレイ部の各画素を行単位で走査しつつ、前記書き込みトランジスタを駆動する書き込み走査信号および前記第一,第二スイッチングトランジスタを駆動する第一,第二補正用走査信号を出力する走査回路と
を備えたことを特徴とする表示装置。 - 前記シフトレジスタは、前記画素アレイ部の行数mよりも2つ多い段数だけ縦続接続された(m+2)個の単位回路からなり、
前記ロジック回路は、
前記シフトレジスタの各段の前記単位回路の入力パルスと出力パルスの反転パルスを2入力とする(m+2)個の第一AND回路と、
前記(m+2)個の第一AND回路の各出力パルスとイネーブルパルスを2入力とする(m+2)個の第二AND回路とを有し、
前記シフトレジスタの1段目からm段目に対応する前記第一AND回路の各出力パルスを前記第一補正用走査信号とし、前記シフトレジスタの1段目からm段目の前記単位回路の各入力パルスを前記第二補正用走査信号とし、前記シフトレジスタの3段目から(m+2)段目に対応する前記第二AND回路の各出力パルスを前記書き込み走査信号とする
ことを特徴とする請求項1記載の表示装置。 - 前記シフトレジスタは、前記画素アレイ部の行数mと同じ多い段数だけ縦続接続されたm個の単位回路からなり、
前記ロジック回路は、
前記シフトレジスタの各段の前記単位回路の入力パルスと出力パルスの反転パルスを2入力とするm個の第一AND回路と、
前記シフトレジスタの最終段の前記単位回路の入力パルスと出力パルスを2入力とする第二AND回路と、
前記シフトレジスタの最終段の前記単位回路の入力パルスの反転パルスと出力パルスを2入力とする第三AND回路と、
前記(m+2)個の第一AND回路および前記第二,第三AND回路の各出力パルスとイネーブルパルスを2入力とする(m+2)個の第四AND回路とを有し、
前記シフトレジスタの各段に対応する前記m個の第一AND回路の各出力パルスを前記第一補正用走査信号とし、前記シフトレジスタの各段の前記単位回路の各出力パルスを前記第二補正用走査信号とし、前記シフトレジスタの3段目からm段目および前記第二,第三AND回路に対応する前記第四AND回路の各出力パルスを前記書き込み走査信号とする
ことを特徴とする請求項1記載の表示装置。 - 電気光学素子と、映像信号を書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた前記映像信号を保持する保持容量と、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタと、前記駆動トランジスタのソース電位を所定電位に初期化する第一スイッチングトランジスタと、前記駆動トランジスタのゲート電位を所定電位に初期化する第二スイッチングトランジスタとを含む画素が行列状に配置された画素アレイ部と、
1つのシフトレジスタとロジック回路の組み合わせからなり、前記画素アレイ部の各画素を行単位で走査しつつ、前記書き込みトランジスタを駆動する書き込み走査信号および前記第一,第二スイッチングトランジスタを駆動する第一,第二補正用走査信号を出力する走査回路と
を備えた表示装置を有することを特徴とする電子機器。
Priority Applications (1)
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- 2007-08-14 JP JP2007211222A patent/JP2009047746A/ja active Pending
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