WO2013075536A1 - 移位寄存器、栅极驱动器及显示装置 - Google Patents

移位寄存器、栅极驱动器及显示装置 Download PDF

Info

Publication number
WO2013075536A1
WO2013075536A1 PCT/CN2012/081356 CN2012081356W WO2013075536A1 WO 2013075536 A1 WO2013075536 A1 WO 2013075536A1 CN 2012081356 W CN2012081356 W CN 2012081356W WO 2013075536 A1 WO2013075536 A1 WO 2013075536A1
Authority
WO
WIPO (PCT)
Prior art keywords
output
thin film
film transistor
terminal
latch unit
Prior art date
Application number
PCT/CN2012/081356
Other languages
English (en)
French (fr)
Inventor
青海刚
祁小敬
Original Assignee
京东方科技集团股份有限公司
成都京东方光电科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司, 成都京东方光电科技有限公司 filed Critical 京东方科技集团股份有限公司
Priority to US13/704,295 priority Critical patent/US9136013B2/en
Publication of WO2013075536A1 publication Critical patent/WO2013075536A1/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • each pixel unit has a thin film transistor corresponding to the array substrate, and the gate of the thin film transistor is connected to the horizontal scanning.
  • the line also known as the row scan line
  • the drain (Drain) is connected to the vertical data line
  • the source (Source) is connected to the pixel electrode.
  • the control of the gate of the thin film transistor causes all the thin film transistors of the row to be turned on, and the pixel electrode corresponding to the thin film transistor of the row will be Connected with the data line in the vertical direction, thereby writing the display signal voltage transmitted on the data line into the pixel electrode, thereby controlling the liquid crystal on the corresponding pixel unit region of the pixel electrode to achieve different transmittance, thereby realizing gray display on the pixel unit Degree and / or color control.
  • the driving circuit of the TFT-LCD panel is mainly completed by bonding an IC (Integrated Circuit) on the outer edge of the panel, and the IC fabrication generally uses a silicon chip made of CMOS. Because the bonded IC needs to occupy a certain area, and the circuit design of the IC connection also occupies a certain area, the panel integration obtained by this method is not high, and the occupied area is large, which is disadvantageous for the display device to achieve high resolution and narrow border. Chemical.
  • the GOA gate driver on Array
  • the technology can directly drive the driving circuit on the array substrate, there is no need to bond the IC and the wiring around the panel, which reduces the manufacturing process of the panel, reduces the product cost, and improves the integration degree of the TFT-LCD panel, so that the panel can Narrower bordering and higher resolution.
  • a conventional a-Si (amorphous silicon) GOA circuit is generally implemented by a precharge and boost circuit mechanism, and a typical shift register circuit (Thomason circuit) is shown in FIG.
  • pre-charging point P in the figure
  • STV signal start signal
  • a typical shift register circuit Thomason circuit
  • the input signal is input (n-1), the two clock signals CLK1 and CLK2, the reset signal Reset(n+1) of the next stage, and the voltage Voff Under the control of this line, the output signal Row(X) of the line is formed.
  • the conventional LTPS (Low Temperature Poly-silicon) G0A circuit generally uses an inverter to form a latch and is controlled by a transfer gate.
  • a typical shift register circuit is shown in FIG. 2, and the circuit includes 2 Latches (in the prior art, the output of two serial inverters as the input of the register constitutes a latch, so the circuit includes four inverters), one of which is used for programming Another latch is used to latch the output signal.
  • the GOA circuit is in operation, under the control of the two clock signals elk and elk, and the reset signal reset, the programming of the transfer gate control latch is performed on the input signal D. Signal output Q.
  • the present invention provides a shift register, a gate driver and a display device in order to solve the problem that the structure of the shift register of the GOA circuit in the prior art is complicated, and realizes the signal shift output by using a single latch unit. Function simplifies the structure of shift registers and related devices.
  • the present invention provides a shift register, the shift register comprising: an input programming unit, a latch unit, an output programming unit, and an inverting output unit; wherein the input programming unit is coupled to the latch unit An input terminal for programming an input end of the latch unit; the latch unit is configured to latch an output signal, and a positive phase and an inverting output end of the latch unit are connected by the output programming unit; a programming unit connection is coupled to an output of the latch unit to program an output of the latch unit; the inverting output unit is coupled to an inverting output of the latch unit for generating the shift The inverted output signal of the register.
  • the latch unit includes a first inverter and a second inverter connected end to end.
  • the first inverter in the latch unit comprises:
  • a thirteenth thin film transistor having a gate as an input terminal of the latch unit, a drain as a positive phase output terminal of the latch unit, and a source connected to the digital ground voltage terminal;
  • the second inverter includes:
  • a tenth thin film transistor having a gate connected to a positive phase output terminal of the latch unit, a drain as an inverting output terminal of the latch unit, and a source connected to the digital ground voltage terminal.
  • the first inverter in the latch unit further includes:
  • a twelfth thin film transistor having a gate and a drain connected to the working voltage terminal at the same time, and a source connected to the positive phase output terminal of the latch unit;
  • the second inverter further includes:
  • the ninth thin film transistor has a gate and a drain connected to the working voltage terminal at the same time, and a source connected to the input terminal and the inverting output terminal of the latch unit.
  • the first inverter in the latch unit further includes:
  • a twelfth thin film transistor having a drain connected to the operating voltage terminal and a source connected to the positive phase output terminal of the latch unit;
  • the eleventh thin film transistor has a gate and a drain connected to the working voltage terminal and a source connected to the gate of the twelfth thin film transistor; the second inverter further comprises:
  • a ninth thin film transistor having a drain connected to the operating voltage terminal, and a source connected to the input terminal and the inverted output terminal of the latch unit;
  • the eighth thin film transistor has a gate and a drain connected to the working voltage terminal and a source connected to the gate of the ninth thin film transistor.
  • the input programming unit comprises a first thin film transistor having a gate connected to the first clock signal terminal, a source connected to the second input signal terminal, and a drain connected to the input terminal of the latch unit.
  • the output programming unit comprises: second, third, and fourth thin film transistors, wherein a gate of the second thin film transistor is connected to the second clock signal end, a source and a drain are respectively connected to the positive phase output end of the latch unit, and a gate of the third thin film transistor, a source and a drain of the third thin film transistor are respectively connected to the first output signal end and the working voltage end, and a gate of the fourth thin film transistor is connected to the inverting output end, the source and the drain of the latch unit The digital ground voltage terminal and the first output signal terminal are respectively connected.
  • the output programming unit further includes: a fifth thin film transistor having a gate connected to the first input signal end, a source and a drain respectively connected to the digital ground voltage terminal and the first output signal terminal.
  • the inverting output unit comprises: a sixth thin film transistor having a gate connected to the second input signal end, a source and a drain respectively connected to the inverting output end and the second output signal end of the latch unit.
  • the inverting output unit further includes: a seventh thin film transistor having a gate connected to the first input signal terminal, a source and a drain connected to the working voltage terminal and the second output signal terminal, respectively.
  • the thin film transistor is an N-type thin film transistor and/or a P-type thin film transistor.
  • the invention also provides a gate driver comprising: a plurality of cascaded shift registers as described above.
  • the first input signal end of the first stage shift register is connected to the initial start signal, and the second input signal end is connected to the inverted signal of the start signal;
  • the first input signal end of the remaining stage shift registers is connected to the first output signal end of the upper stage shift register, and the second input signal end is connected to the second stage of the upper stage shift register. Output signal terminal.
  • the present invention also provides a display device including a color film substrate, an array substrate, and a liquid crystal cell, wherein the array substrate has a gate driver as described above integrated therein.
  • the circuit structure is simple and the signal wiring is small, and the GOA circuit formed by the cascade structure has a small occupied area. The occupation of the display area of the display panel is further reduced, thereby achieving high resolution and narrow frame of the display device.
  • FIG. 1 is a basic circuit structure diagram of a shift register in an a-Si GOA circuit in the prior art
  • FIG. 2 is a basic circuit structure diagram of a shift register in a LTPS GOA circuit in the prior art
  • the basic module structure diagram of the register
  • FIG. 4 is a view showing a basic circuit configuration of a shift register formed of an N-type thin film transistor in Embodiment 1 of the present invention
  • FIG. 5 is a schematic structural diagram of a basic circuit of a shift register cascade according to the present invention.
  • FIG. 7 is a specific circuit configuration diagram of a latch unit in a shift register in Embodiment 1 of the present invention
  • FIG. 8 is another specific circuit of a latch unit in a shift register according to Embodiment 1 of the present invention.
  • Fig. 9 is a circuit configuration diagram of a shift register constructed of a P-type thin film transistor in Embodiment 2 of the present invention. detailed description
  • the programming of the signals in the shift register and the latching output signals are realized by only one latch unit.
  • the input terminal of the latch unit 1 is programmed by the input programming unit 2, and the output programming unit 3 is programmed for the output end of the latch unit 1.
  • the latch unit 1 performs the flipping and maintaining of the output signal Output_Q to realize the shift output of the signal.
  • the inverting output unit 4 is further connected to the inverting output terminal of the latch unit 1 for generating an inverted output signal Output_QB of the register to implement cascade control.
  • the shift register mainly includes a latch unit 1, an input program unit 2, an output program unit 3, and an inverting output unit 4.
  • the latch unit 1 includes a first inverter and a second inverter connected end to end, and the remaining units are thin film transistors, which are supplied with a working voltage VDD and a digital ground voltage VSS, and receive two mutual The control of the inverted clock signals CK and CKB simultaneously receives two mutually inverted input signals Input1 and Input2, and outputs two mutually inverted output signals Output_Q and Output_QB.
  • the thin film transistor is entirely exemplified in the form of an N-type thin film transistor.
  • the input programming unit 2 includes a first thin film transistor T1
  • the output programming unit 3 includes second to fifth thin film transistors T2-T5
  • the inverted output unit 4 includes sixth and seventh thin film transistors T6, ⁇ 7.
  • the gate of the first thin film transistor T1 is connected to the first clock signal CK
  • the source and the drain are respectively connected to the input terminal of the second input signal terminal Input2 and the latch unit, and are controlled by the first clock signal CK as the input of the latch unit.
  • the gate of the second thin film transistor T2 is connected to the second clock signal CKB, the source and the drain are respectively connected to the positive phase output terminal of the latch unit and the third thin film transistor T3
  • the gate of the third thin film transistor T3 is respectively connected to the first output signal terminal Output_Q and the operating voltage VDD
  • the gate of the fourth thin film transistor T4 is connected to the inverting output terminal of the latch unit, the source and the drain respectively Connecting the digital ground voltage VSS and the first output signal terminal Output_Q
  • the gate of the fifth thin film transistor T5 is connected to the first input signal terminal Input1, the source and the drain are respectively connected to the digital ground voltage VSS and the first output signal terminal Output_Q
  • the second to fifth thin film transistors T2-T5 are programmed for the output of the latch unit (T2 is controlled by CKB to control the output of the latch unit; T3 is controlled by the positive phase output of the latch unit, and the output of the shift register) — Q performs a potential pull-up; T4 is controlled
  • the gate of the sixth thin film transistor T6 is connected to the second input signal terminal Input2, the source and the drain are respectively connected to the inverting output terminal of the latch unit and the second output signal terminal Output_QB, and the output is output under the control of Input2.
  • the gate of the seventh thin film transistor T7 is connected to the first input signal terminal Input1, the source and the drain are respectively connected to the working voltage VDD and the second output signal terminal Output_QB, and the output of the shift register is performed on the output of the shift register by the input of the inputl QB. Pull.
  • the cascaded gate drivers may be formed by the above-described shift register N-level connection.
  • the first output signal Output_Q(n) is the output signal of the nth stage shift register (ie, the shift register of the present stage).
  • the second output signal Output_QB(n) is an inverted output signal of the nth stage shift register
  • the second input signal Input2 is an inverted output signal of the upper shift register Output_QB(nl)
  • the first input signal Inputl is the output signal Output_Q(n-1) of the upper shift register.
  • the first input signal Input1 is the initialized line scan start signal STV
  • the second input signal Input2 is the inverted signal STVB of the line scan start signal.
  • each stage of the shift register of the present invention is as follows (hereinafter, the nth stage shift register in the cascade structure is taken as an example):
  • Phase 1 First input signal terminal The first output signal of the upper shift register received by Input1
  • Output Q(nl) is low, and Output QB(nl) received by the second input signal terminal Input2 is high. Therefore, Input1 inputs a low level to turn off T5 and T7, Input2 inputs a high level to enable T6 to turn on; and CK is high level, T1 is turned on, and the latch unit latches the high level of Input2 to make the positive phase output low. At the same time, the inverting output of the latch unit is high, and T4 is turned on, so that the positive phase output Output_Q(n) of the shift register of this stage is pulled low to low level; at the same time, CKB is low level, and T2 is turned off.
  • T1 is high level
  • CKB is low level
  • T1 is on
  • T2 is off
  • the upper shift register output Output_Q(nl) jumps to high level
  • Output_QB(nl) jumps to low Level
  • T5 ⁇ 7 are on
  • ⁇ 6 is off
  • the positive phase output of this stage shift register Output_Q(n) is pulled low
  • Output_QB(n) is pulled high by T7.
  • the opening of T1 causes the latch unit to be inverted by Input2, and the positive phase output of the latch unit is high, but T2 is turned off, so that the positive phase output is disconnected from T3, and the latch unit inverting output is low, and T4 is turned off. .
  • Stage 5 CK is high, CKB is low, T1 is on, and T2 is off.
  • the upper shift register output Output_Q(n-1) is low level
  • Output_QB(n-1) is high level
  • T5 is off
  • ⁇ 6 is turned on
  • the input latch unit is turned on again due to the input of Input2 Flip
  • the positive phase output of the latch unit is low
  • the inverted output of the latch unit is high
  • T4 is turned on
  • the positive phase output Output_Q(n) of the shift register of this stage is pulled down to low level.
  • T6 is turned on, and the inverting output Output_QB(n) of the shift register of this stage is high.
  • the shift register of the present invention realizes the shift output of the output signal of the upper stage, and the gate drive circuit formed by the shift register of the cascade structure can sequentially turn on the pixel units of each row of the array substrate. Thin film transistors to achieve progressive scan of the display.
  • the shift register circuit of the present invention since the shift register circuit of the present invention has a simple structure and a small signal wiring, the GOA circuit formed by the cascade structure of the shift register has a small occupied area, and the area occupation of the panel can be further reduced, thereby realizing high resolution of the panel. And narrow borders.
  • the latch unit in the shift register is also composed of two equivalent inverters, which can be obtained by a conventional CMOS process (such as each inverter).
  • a P-type thin film transistor and an N-type thin film transistor may be formed by only the NMOS or PMOS process (that is, all of the N-type thin film transistors or all of the P-type thin film transistors).
  • one inverter can be formed for every three thin film transistors, and two inverter circuits can be connected to form a latch unit.
  • a circuit configuration of a latch unit composed of an N-type thin film transistor is as shown in FIG.
  • the N-type thin film transistor is not the only way in which the latch unit circuit can be used.
  • the P-type thin film transistor is used, only the thin film transistor is controlled by the gate level-controlled turn-off.
  • the specific connection structure is realized with respect to the form of the N-type thin film transistor of FIG. 7 without any inventive labor, and is not limited to the description of the present invention.
  • the latch unit in Fig. 4 is equivalently formed by the eighth to thirteenth thin film transistors T8-T13.
  • the three thin film transistors of the eleventh, twelfth, and thirteenth thin film transistors T11-T13 constitute a first inverter for forming a positive phase output signal of the latch unit; eighth, ninth, tenth
  • the three thin film transistors of the thin film transistors T8-T10 constitute a second inverter for forming an inverted output signal of the latch unit.
  • the gate of the thirteenth thin film transistor T13 is connected to the input end of the latch unit, and the source and the drain are respectively connected to the digital ground voltage VSS and the positive phase output terminal of the latch unit; the gate connection of the tenth thin film transistor T10 is latched.
  • the positive phase output terminal of the cell ie, the drain of T13
  • the source and drain are respectively connected to the digital ground voltage VSS and the inverted output terminal of the latch unit (according to the general structure of the latch, the input end of the latch unit is opposite thereto The phase outputs are directly connected).
  • the drain of the ninth thin film transistor T9 is connected to the operating voltage VDD, and the gate is connected to the operating voltage VDD through the eighth transistor T8 (the eighth transistor T8 can also be omitted, that is, the T9 gate is directly connected to VDD, as shown in FIG. 8), and the source is connected.
  • the inverting output terminal of the latch unit; the source and drain of the twelfth thin film transistor T12 are respectively connected to the positive phase output terminal of the latch unit and the operating voltage VDD, and the gate is connected to the operating voltage VDD through the eleventh transistor T11 (again, The eleventh transistor T11 can also be omitted, that is, the T12 gate is directly connected to VDD, as shown in FIG. 8).
  • the gate and the drain of the eleventh thin film transistor T11 that controls the gate connection of the T12 are simultaneously connected to the operating voltage VDD, the source is connected to the gate of the twelfth thin film transistor T12; and the gate of the eighth thin film transistor T8 that controls the gate of the T9 is connected.
  • the pole and the drain are simultaneously connected to the operating voltage VDD, and the source is connected to the gate of the ninth thin film transistor T9.
  • the first inverter and the second inverter of the present invention may be constructed by using two thin film transistors, respectively.
  • the fifth thin film transistor of the output programming unit is further omitted in FIG. 8; the sixth and seventh thin film transistors of the inverted output unit are omitted, and the T1 drain signal is directly used as the inverted output signal Output- QB), except the first thin input programming unit
  • the thin film transistor T12' and T13' form a first inverter 2011, and the thin film transistors T9' and T10' form a second inverter, in addition to the second to fourth thin film transistors T2-T4 of the output programming unit.
  • the gate of the thin film transistor T13' in the first inverter serves as the input terminal of the latch unit (point P in the figure), and the drain serves as the positive phase output terminal of the latch unit (Q point in the figure), the source and The digital ground voltage terminal is connected
  • the gate of the thin film transistor T10' in the second inverter is connected to the positive phase output terminal of the latch unit, and the drain is used as the inverting output terminal of the latch unit (point P in the figure), the source and The digital ground voltage terminal is connected.
  • the gate and the drain of the thin film transistor T12' are simultaneously connected to the operating voltage VDD, and the source is connected to the positive phase output terminal; in the second inverter, the thin film transistor T9' The gate and the drain are simultaneously connected to the operating voltage VDD, and the source is connected to the inverting output of the latch unit.
  • the circuit configuration of the shift register is as shown in FIG. 9.
  • the thin film transistors T1-T7 other than the latch unit 1 in the shift register are used with a P-type film.
  • the transistor is composed.
  • the connection structure of the latch unit 1 and the input programming unit 2, the output programming unit 3, and the inverting output unit 4 in the second embodiment is substantially the same, and in the second embodiment, only two The clock signals CK and CKB are exchanged, and the two input signals Input1 and Input2 are also exchanged.
  • the cascade structure of the gate driver composed of the shift register of Embodiment 2 is the same as that of FIG. 5, and the circuit structure is unchanged; the timing chart shown in FIG.
  • the driving circuit is an LTPS (Low Temperature Poly-silicon) or a-Si (Amorphous Silicon) array substrate row driving circuit (GOA), or may be an OLED (Organic Light Emitting Diode). Diode display panel) drive circuit.
  • LTPS Low Temperature Poly-silicon
  • Si Amorphous Silicon
  • OLED Organic Light Emitting Diode
  • an embodiment of the present invention further provides a display device including the above driving circuit.
  • the display device may be: a product or a component having any display function such as a liquid crystal panel, an electronic paper, an OLED panel, a liquid crystal television, a liquid crystal display, a digital photo frame, a mobile phone, a tablet computer, or the like.
  • the shift register of the present invention can be fabricated by using various processes, in addition to being compatible with existing CMOS processes (ie, forming a structure having both an N-type thin film transistor and a P-type thin film transistor), and only using an NMOS process. Or a PMOS process to form a circuit structure for all N-type thin film transistors or all P-type thin film transistors, thus providing a variety of flexible implementations.
  • the present invention can realize the circuit structure by using all of the N-type thin film transistors or all of the P-type thin film transistors, so that only one NOMS process or one PMOS process can be realized, which can be significantly reduced. Process complexity and production costs.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

一种移位寄存器、栅极驱动器及显示装置。该移位寄存器包括输入编程单元（2）、锁存单元（1）、输出编程单元（3）和反相输出单元（4）；输入编程单元（2）连接锁存单元（1）的输入端，为锁存单元（1）的输入端编程；锁存单元（1）用于锁存输出信号，锁存单元（1）的正相和反相输出端通过输出编程单元（3）连接；输出编程单元（3）与锁存单元（1）的输出端连接，为锁存单元（1）的输出端编程；反相输出单元（4）连接锁存单元（1）的反相输出端，用于生成移位寄存器的反相输出信号。本发明的电路结构简单、信号布线少，级联形成的GOA电路占用面积少，可进一步减少对显示面板的显示面积的占用，从而实现显示器件的高解析度和窄边框化。

Description

移位寄存器、 栅极驱动器及显示装置 技术领域
本发明涉及显示器件技术领域， 特别涉及一种移位寄存器、 栅极驱动器 及显示装置。 背景技术
在 TFT-LCD ( Thin Film Transistor-Liquid Crystal Display, 薄膜晶体管液 晶显示器） 中， 每一像素单元在阵列基板上有一薄膜晶体管与之对应， 该薄 膜晶体管的栅极（Gate )连接至水平方向的扫描线 （又称行扫描线）， 漏极 ( Drain )连接至垂直方向的数据线， 而源级（Source )则连接至像素电极。 在显示器进行显示时，如果在水平方向的某一行扫描线上施加足够的正电压， 通过薄膜晶体管栅极的控制会使得该行所有的薄膜晶体管打开， 此时该行薄 膜晶体管对应的像素电极会与垂直方向的数据线连通， 从而将数据线上传输 的显示信号电压写入像素电极中， 进而控制该像素电极对应像素单元区域上 的液晶达到不同的透光度， 实现对像素单元显示的灰度和 /或色彩的控制。
目前， TFT-LCD 面板的驱动电路主要是通过在面板外沿粘接 IC ( Integrated Circuit, 集成电路）来完成， 其 IC制作一般使用的是 CMOS制 成的硅芯片。 因为粘接的 IC需要占用一定面积， 同时 IC连接时的线路设计 也要占用一定面积， 这种方式得到的面板集成度不高、 占用面积较大， 不利 于显示设备实现高解析度和窄边框化。
针对这一问题， 出现了 GOA ( Gate Driver on Array, 阵列基板行驱动， 又称集成栅极驱动）技术，直接将 TFT-LCD的栅极驱动电路（ Gate driver ICs ) 集成制作在阵列基板上， 由此来代替在面板外沿粘接的、 由硅芯片制作的驱 动芯片。 由于该技术可以将驱动电路直接做在阵列基板上， 面板周围无需再 粘接 IC 和布线， 减少了面板的制作程序， 降低了产品成本， 同时提高了 TFT-LCD面板的集成度， 使面板能更窄边框化和实现高的解析度。
现有技术中， 传统的 a-Si ( amorphous Silicon, 非晶硅） GOA电路一般 利用预充电和升压（boost )电路机制实现，其典型移位寄存器电路（Thomason 电路）如图 1所示， 该电路工作时， 利用 STV信号（起始信号）阶段进行预 充电（图中 P点）， 从而实现移位输出的高电平方波。 该电路中， 包括 4个晶 体管 T1-T4 , 两个电容 Cl、 C2, 在上一级信号作为输入 Input(n-1)、 两个时 钟信号 CLK1与 CLK2、下一级的复位信号 Reset(n+1)以及电压 Voff的控制下 形成本行的输出信号 Row(X)。
传统的 LTPS ( Low Temperature Poly-silicon, 低温多晶硅） G0A电路一 般釆用反相器组成锁存器， 同时利用传输门进行控制， 其典型的移位寄存器 电路如图 2所示， 该电路包括 2个锁存器（现有技术中， 将两个串行反相器 的输出作为寄存器的输入就构成了锁存器， 因而该电路中包括 4个反相器）， 其中一个锁存器用于编程、另一个锁存器用于锁存输出信号，该 GOA电路在 工作时， 在两个时钟信号 elk和 elk―、 复位信号 reset的控制下， 对输入信号 D使用传输门控制锁存器的编程和信号输出 Q。
由图 1和图 2的电路结构图可以看出， 现有技术中的 GOA电路结构较 为复杂， 图 1所示的电路中需要两个电容， 导致电路占用了较大的空间， 不 利于实现面板窄边化的实现， 同时电路中存在 floating (电位不确定的悬空状 态）， 使得输出电平中存在很多噪音； 图 2所示的传统的移位寄存电路中， 需 要 4个传输门和两个锁存器， 电路结构复杂， 而且必须使用复杂的 CMOS工 艺才能实现， 工艺成本上需要很大的投入。 发明内容
(一）要解决的技术问题
针对上述缺点， 本发明为了解决现有技术中 GOA 电路移位寄存器结构 复杂的问题， 提供了一种移位寄存器、 栅极驱动器及显示装置， 利用单个锁 存单元即实现了信号移位输出的功能，简化了移位寄存器及相关器件的结构。
(二）技术方案
为了解决上述技术问题， 本发明具体釆用如下方案进行：
一方面， 本发明提供一种移位寄存器， 所述移位寄存器包括： 输入编程 单元、 锁存单元、 输出编程单元和反相输出单元； 其中， 所述输入编程单元 连接所述锁存单元的输入端， 为所述锁存单元的输入端编程； 所述锁存单元 用于锁存输出信号， 所述锁存单元的正相和反相输出端通过所述输出编程单 元连接； 所述输出编程单元连接与所述锁存单元的输出端连接， 为所述锁存 单元的输出端编程； 所述反相输出单元连接所述锁存单元的反相输出端， 用 于生成所述移位寄存器的反相输出信号。 优选地， 所述锁存单元包括首尾相连的第一反相器和第二反相器。 优选地， 所述锁存单元中的第一反相器包括：
第十三薄膜晶体管， 其栅极作为所述锁存单元的输入端， 漏极作为所述 锁存单元的正相输出端， 源极与数字地电压端连接；
第二反相器包括：
第十薄膜晶体管， 其栅极连接所述锁存单元的正相输出端， 漏极作为所 述锁存单元的反相输出端， 源极与数字地电压端连接。
优选地， 所述锁存单元中的第一反相器还包括：
第十二薄膜晶体管， 其栅极与漏极同时连接工作电压端， 源极与所述锁 存单元的正相输出端连接；
第二反相器还包括：
第九薄膜晶体管， 其栅极与漏极同时连接工作电压端， 源极与所述锁存 单元的输入端和反相输出端连接。
优选地， 所述锁存单元中的第一反相器还包括：
第十二薄膜晶体管， 其漏极连接工作电压端， 源极与所述锁存单元的正 相输出端连接；
第十一薄膜晶体管， 其栅极和漏极同时接工作电压端、 源极与第十二薄 膜晶体管的栅极连接； 第二反相器还包括：
第九薄膜晶体管， 其漏极连接工作电压端， 源极与所述锁存单元的输入 端和反相输出端连接；
第八薄膜晶体管， 其栅极和漏极同时接工作电压端、 源极与第九薄膜晶 体管的栅极连接。 优选地， 所述输入编程单元包括第一薄膜晶体管， 其栅极 连接第一时钟信号端， 源极连接第二输入信号端， 漏极连接所述锁存单元的 输入端。
优选地， 所述输出编程单元包括： 第二、 三、 四薄膜晶体管， 其中第二 薄膜晶体管的栅极连接第二时钟信号端、 源漏极分别连接所述锁存单元的正 相输出端和第三薄膜晶体管的栅极， 第三薄膜晶体管的源漏极分别连接第一 输出信号端和工作电压端， 第四薄膜晶体管的栅极连接所述锁存单元的反相 输出端、 源漏极分别连接数字地电压端和第一输出信号端。
优选地， 所述输出编程单元还包括： 第五薄膜晶体管， 其栅极连接第一 输入信号端、 源漏极分别连接数字地电压端和第一输出信号端。 优选地， 所述反相输出单元包括： 第六薄膜晶体管， 其栅极连接第二输 入信号端、 源漏极分别连接所述锁存单元的反相输出端和第二输出信号端。
优选地， 所述反相输出单元还包括： 第七薄膜晶体管， 其栅极连接第一 输入信号端、 源漏极分别连接工作电压端和第二输出信号端。
优选地， 其中的薄膜晶体管为 N型薄膜晶体管和 /或 P型薄膜晶体管。 另一方面， 本发明同时提供一种栅极驱动器， 所述栅极驱动器包括： 多 个级联的如上所述的移位寄存器。
优选地， 第一级移位寄存器的第一输入信号端连接初始化的起始信号、 第二输入信号端连接起始信号的反相信号；
除第一级移位寄存器外， 其余各级移位寄存器的第一输入信号端连接上 一级移位寄存器的第一输出信号端， 第二输入信号端连接上一级移位寄存器 的第二输出信号端。
再一方面， 本发明还同时提供一种显示装置， 所述显示装置包括彩膜基 板、 阵列基板和液晶盒， 其中， 所述阵列基板中集成有如上所述的栅极驱动 器。
(三）有益效果
本发明的移位寄存器及相关器件中， 由于只釆用一个锁存单元即实现了 信号移位输出的功能， 电路结构简单、 信号布线少， 其级联结构形成的 GOA 电路占用面积少， 可进一步减少对显示面板的显示面积的占用， 从而实现显 示器件的高解析度和窄边框化。 附图说明
图 1为现有技术中 a-Si GOA电路中移位寄存器的基本电路结构图； 图 2为现有技术中 LTPS GOA电路中移位寄存器的基本电路结构图； 图 3为本发明中移位寄存器的基本模块结构图；
图 4为本发明的实施例 1中由 N型薄膜晶体管构成移位寄存器的基本电 路结构图；
图 5为本发明中移位寄存器级联的基本电路结构示意图；
图 6为本发明的移位寄存器工作时的电平时序图；
图 7为本发明的实施例 1中移位寄存器中的锁存单元的具体电路结构图； 图 8为本发明的实施例 1中移位寄存器中的锁存单元的另一种具体电路 结构图；
图 9为本发明的实施例 2中由 P型薄膜晶体管构成移位寄存器中的电路 结构图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例是本发明的一部分实施例， 而不 是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出 创造性劳动的前提下所获得的所有其他实施例， 都属于本发明保护的范围。
在本发明的移位寄存器中， 仅通过一个锁存单元实现了移位寄存器中信 号的编程和锁存输出信号。 其中， 如图 3所示， 在时钟 CK和输入 Input的电 平信号的控制下， 由输入编程单元 2为锁存单元 1的输入端编程， 输出编程 单元 3为锁存单元 1的输出端编程，从而对锁存单元 1进行输出信号 Output— Q 的翻转和维持， 实现信号的移位输出。 此外， 反相输出单元 4还进一步连接 锁存单元 1的反相输出端， 用于生成所述寄存器的反相输出信号 Output— QB 以实现级联控制。
实施例 1
具体地， 本发明的实施例 1中的移位寄存器的电路结构如图 4所示， 该 移位寄存器主要包括锁存单元 1、 输入编程单元 2、 输出编程单元 3和反相输 出单元 4。 图 4中， 锁存单元 1包括首尾相连的第一反相器和第二反相器， 其余单元为薄膜晶体管， 由工作电压 VDD和数字地电压 VSS提供工作时的 电压， 接收两个互为反相的时钟信号 CK和 CKB的控制， 同时接收两个互为 反相的输入信号 Inputl和 Input2,输出两个互为反相的输出信号 Output— Q和 Output— QB。
在图 4所示的实施例 1中， 以薄膜晶体管全部釆用 N型薄膜晶体管的形 式做示例性说明。 输入编程单元 2包括第一薄膜晶体管 T1 , 输出编程单元 3 包括第二至第五薄膜晶体管 T2-T5 , 反相输出单元 4包括第六和第七薄膜晶 体管 T6、 Τ7。 其中， 第一薄膜晶体管 T1的栅极连接第一时钟信号 CK、 源 漏极分别连接第二输入信号端 Input2和锁存单元的输入端， 受第一时钟信号 CK的控制为锁存单元的输入端编程； 第二薄膜晶体管 T2的栅极连接第二时 钟信号 CKB、 源漏极分别连接锁存单元的正相输出端和第三薄膜晶体管 T3 的栅极， 第三薄膜晶体管 T3的源漏极分别连接第一输出信号端 Output— Q和 工作电压 VDD, 第四薄膜晶体管 T4的栅极连接锁存单元的反相输出端、 源 漏极分别连接数字地电压 VSS和第一输出信号端 Output— Q,第五薄膜晶体管 T5的栅极连接第一输入信号端 Inputl、源漏极分别连接数字地电压 VSS和第 一输出信号端 Output— Q; 第二至第五薄膜晶体管 T2-T5为锁存单元的输出端 编程（ T2受控于 CKB来控制锁存单元的输出； T3受控于锁存单元的正相输 出， 对移位寄存器的 Output— Q进行电位上拉； T4受控于锁存单元的反相输 出对移位寄存器的 Output— Q进行电位下拉； T5受控于 Inputl , 对移位寄存 器的 Output— Q进行电位下拉； 具体工作过程详见下文的时序描述 )。
此外， 第六薄膜晶体管 T6的栅极连接第二输入信号端 Input2、 源漏极分 别连接锁存单元的反相输出端和第二输出信号端 Output— QB, 在 Input2的控 制下输出 Output— QB;第七薄膜晶体管 T7的栅极连接第一输入信号端 Inputl、 源漏极分别连接工作电压 VDD和第二输出信号端 Output— QB,受 Inputl的控 制对移位寄存器的 Output— QB进行电位上拉。
更进一步地， 可以由上述移位寄存器 N级连接构成级联的栅极驱动器。 如图 5所示的级联结构中， 对于第 n级移位寄存器来说， 其第一输出信号 Output— Q(n)为第 n级移位寄存器 （即本级移位寄存器） 的输出信号， 第二输 出信号 Output— QB(n)为第 n级移位寄存器的反相输出信号， 第二输入信号 Input2为上级移位寄存器的反相输出信号 Output— QB(n-l), 第一输入信号 Inputl为上级移位寄存器的输出信号 Output— Q(n-1)。 特别地， 对于第一级移 位寄存器， 其第一输入信号 Inputl为初始化的行扫描起始信号 STV, 第二输 入信号 Input2为行扫描起始信号的反相信号 STVB。
再参见图 6的工作电平时序图， 本发明的移位寄存器各阶段的工作情况 如下 （以下以级联结构中的第 n级移位寄存器为例进行说明）：
①阶段： 第一输入信号端 Inputl接收的上级移位寄存器的第一输出信号
Output Q(n-l)为低电平， 第二输入信号端 Input2接收的 Output QB(n-l)为高 电平。 因此 Inputl输入低电平使 T5、 T7关闭， Input2输入高电平使 T6开启； 而 CK为高电平， T1开启， 锁存单元锁存 Input2的高电平使正相输出为低电 平， 同时锁存单元的反相输出为高电平将 T4打开，使得本级移位寄存器的正 相输出 Output— Q(n)拉低为低电平； 同时 CKB为低电平， 将 T2关闭， 又由于 T6开启， 本级移位寄存器的反相输出 Output— QB(n)为高电平。 ②阶段： CK为低电平， T1关闭， CKB为高电平 T2开启， 由于锁存单 元的保持功能正相输出仍为低电平， 因此 T3被关闭， 而锁存单元的反相输出 为高电平， T4开启， Output— Q(n)被下拉为低电平， 同时上级移位寄存器输出 Output— Q(n- 1 )为低电平， T5、 T7关闭， Input2为高电平 T6开启， 本级移位 寄存器的反相输出 Output— QB(n)为高电平。
③阶段： CK为高电平， CKB为低电平， T1打开， T2关闭， 同时上级移 位寄存器输出 Output— Q(n-l)跳变为高电平， Output— QB(n-l)跳变为低电平， 因此 T5、 Τ7开启， Τ6关闭， 本级移位寄存器的正相输出 Output— Q(n)被下拉 为低电平， Output— QB(n)被 T7上拉为高电平， 而 T1的开启使得锁存单元被 Input2翻转， 锁存单元正相输出为高电平， 但 T2关闭， 使得正相输出与 T3 断开， 而锁存单元反相输出为低电平， 将 T4关闭。
④阶段： CK为低电平， CKB为高电平， T1关闭， T2打开。 由于锁存单 元的保持功能， 因此锁存单元的正相输出仍然为高电平， T3开启。 上级移 位寄存器输出 Output— Q(n-l)跳变为低电平， Output— QB(n-l)跳变为高电平， T5、 Τ7关闭， Τ6开启， 而锁存单元的反相输出为低电平使 Τ4关闭。 由此， 本级的正相输出 Output— Q(n)由于 T3的开启被上拉为高电平， 而 T6开启，本 级移位寄存器的反相输出 Output— QB(n)为低电平。
⑤阶段： CK为高电平， CKB为低电平， T1打开， T2关闭。 上级移位寄 存器输出 Output— Q(n- 1 )为低电平， Output— QB(n- 1)为高电平， T5、 Τ7关闭， Τ6开启， 由于 Input2的输入使得本级锁存单元再次翻转， 锁存单元正相输出 为低电平， 锁存单元反相输出为高电平， 因此 T4被开启， 本级移位寄存器的 正相输出 Output— Q(n)被下拉为低电平， 而 T6开启， 本级移位寄存器的反相 输出 Output— QB(n)为高电平。
釆用上述方式， 本发明的移位寄存器实现了对上一级输出信号的移位输 出， 釆用这种级联结构的移位寄存器构成栅极驱动电路可以依次打开阵列基 板各行像素单元上的薄膜晶体管， 从而实现显示器的逐行扫描。 此外， 由于 本发明的移位寄存器电路结构简单、 信号布线少， 由上述移位寄存器的级联 结构形成的 GOA电路占用面积少，可进一步减少对面板的面积占用，从而实 现面板的高解析度和窄边框化。
在本发明的实施例 1中， 移位寄存器中的锁存单元同样由两个等效的反 相器组成， 这两个反相器可以釆用传统的 CMOS工艺得到 （如每个反相器由 一个 P型薄膜晶体管和一个 N型薄膜晶体管构成）， 也可以仅由 NM0S或 PM0S工艺得到 (即全部由 N型薄膜晶体管或全部由 P型薄膜晶体管构成）。 当仅由 NMOS或 PMOS工艺得到时，可以每 3个薄膜晶体管构成一个反相器， 再将两个反相器电路相连以形成锁存单元。 具体地， 釆用 N型薄膜晶体管构 成的锁存单元的一种电路结构如图 7所示。本领域的相关技术人员能够理解， N型薄膜晶体管并非锁存单元电路唯一可以釆用的方式， 釆用 P型薄膜晶体 管时只是薄膜晶体管受栅极受电平控制导通关断情况相反而已， 其具体连接 结构相对于图 7的 N型薄膜晶体管的形式无需任何创造性的劳动即可实现， 只是限于篇幅本发明中未对其进行重复说明。
在图 7中，通过第八至第十三薄膜晶体管 T8-T13来等效形成图 4中的锁 存单元。 其中， 第十一、 第十二、 第十三薄膜晶体管 T11-T13这 3个薄膜晶 体管组成第一反相器， 用以形成锁存单元的正相输出信号； 第八、 第九、 第 十薄膜晶体管 T8-T10这 3个薄膜晶体管组成第二反相器，用以形成锁存单元 的反相输出信号。 具体地， 第十三薄膜晶体管 T13的栅极连接锁存单元的输 入端， 源漏极分别连接数字地电压 VSS和锁存单元的正相输出端； 第十薄膜 晶体管 T10的栅极连接锁存单元的正相输出端 （即 T13的漏极）， 源漏极分 别连接数字地电压 VSS和锁存单元的反相输出端 （依照锁存器的通用结构， 锁存单元的输入端还与其反相输出端直接相连）。 第九薄膜晶体管 T9的漏极 连接工作电压 VDD、 栅极通过第八晶体管 T8连接工作电压 VDD (该第八晶 体管 T8也可省略， 即 T9栅极直接连接 VDD, 如图 8 )、 源极连接锁存单元 的反相输出端； 第十二薄膜晶体管 T12的源漏极分别连接锁存单元的正相输 出端和工作电压 VDD, 栅极通过第十一晶体管 T11连接工作电压 VDD (同 样地， 该第十一晶体管 T11也可省略， 即 T12栅极直接连接 VDD, 如图 8 )。 控制 T12栅极连通的第十一薄膜晶体管 T11的栅极和漏极同时接工作电压 VDD、 源极连接第十二薄膜晶体管 T12的栅极； 控制 T9栅极连通的第八薄 膜晶体管 T8的栅极和漏极同时连接工作电压 VDD、 源极连接第九薄膜晶体 管 T9的栅极。
为了减少薄膜晶体管的个数， 本发明的第一反相器和第二反相器也可以 分别釆用两个薄膜晶体管构成。 如图 8所示 （图 8中还进一步省略了输出编 程单元的第五薄膜晶体管； 同时省略了反相输出单元的第六、 七薄膜晶体管， 直接以 T1漏极信号为反相输出信号 Output— QB ), 除输入编程单元的第一薄 膜晶体管 Tl , 输出编程单元的第二至第四薄膜晶体管 T2-T4之外， 由薄膜晶 体管 T12'和 T13'形成第一反相器 2011 , 薄膜晶体管 T9'和 T10'形成第二反相 器 2012, 第一反相器中薄膜晶体管 T13'的栅极作为锁存单元的输入端（图中 P点）， 漏极作为锁存单元的正相输出端 （图中 Q点）， 源极与数字地电压端 连接， 第二反相器中薄膜晶体管 T10'的栅极连接锁存单元的正相输出端， 漏 极作为锁存单元的反相输出端（图中 P点），源极与数字地电压端连接。另夕卜， 第一反相器中， 薄膜晶体管 T12'的栅极和漏极同时接工作电压 VDD、 源极连 接锁存单元的正相输出端； 第二反相器中， 薄膜晶体管 T9'的栅极和漏极同时 接工作电压 VDD、 源极连接锁存单元的反相输出端。
实施例 2
在本发明的实施例 2中， 移位寄存器的电路结构如图 9所示， 在该实施 例 2中， 移位寄存器中除锁存单元 1之外的薄膜晶体管 T1-T7釆用 P型薄膜 晶体管构成。 相对于图 4所示的实施例 1 , 本实施例 2中锁存单元 1及输入 编程单元 2、 输出编程单元 3、 反相输出单元 4的连接结构基本相同， 在实施 例 2中只是将两个时钟信号 CK和 CKB进行了交换，两个输入信号 Inputl和 Input2也进行了交换。 由实施例 2的移位寄存器组成栅极驱动器的级联结构 与图 5相同， 电路结构不变； 图 6给出的时序图仍适用， 只是各阶段的操作 细节根据晶体管类型有相应的调整（本领域众所周知， P型晶体管在栅极电 平的控制下导通关闭的方式与 N型晶体管存在区别 ), 但实际达到的开关效 果和最终信号处理效果相同。
除图 4所示的实施例 1和图 9所示的实施例 2这两种实施方式之外， 本 领域的相关技术人员能够理解， 釆用 N型薄膜晶体管与 P型薄膜晶体管结合 的方式同样可应用于本发明中， 其结构相对于图 4或图 9无需任何创造性的 劳动即可实现， 限于篇幅说明书中未对其进行重复说明。
本发明实施例中驱动电路为 LTPS ( Low Temperature Poly-silicon ,低温多 晶硅）或 a-Si (非晶硅） 的阵列基板行驱动电路（GOA ), 也可以为 OLED ( Organic Light Emitting Diode, 有机发光二极体显示面板 )驱动电路。
最后， 本发明实施例还提供了一种显示装置， 其包括有上述驱动电路。 所述显示装置可以为： 液晶面板、 电子纸、 OLED面板、 液晶电视、 液晶显 示器、 数码相框、 手机、 平板电脑等具有任何显示功能的产品或部件。
在本发明中，由于只釆用一个锁存单元即实现了信号的移位输出的功能， 电路结构简单、信号布线少， 其级联结构形成的 GOA电路占用面积少， 可进 一步减少对显示面板的面积占用，从而实现显示器件的高解析度和窄边框化。 此外， 本发明的移位寄存器可以釆用多种工艺制备， 除了兼容现有的 CMOS 工艺 （即形成既有 N型薄膜晶体管也有 P型薄膜晶体管的结构）夕卜， 还可仅 釆用 NMOS工艺或 PMOS工艺制备， 形成全部釆用 N型薄膜晶体管或全部 釆用 P型薄膜晶体管的电路结构， 因而提供了多种灵活的实现方式。 相对于 现有技术中复杂的 CMOS工艺，本发明可以全部釆用 N型薄膜晶体管或全部 釆用 P型薄膜晶体管实现电路结构， 因而只需一次 NOMS工艺或一次 PMOS 工艺即可实现， 可明显降低工艺复杂度和生产成本。
以上实施方式仅用于说明本发明， 而并非对本发明的限制， 有关技术领 域的普通技术人员， 在不脱离本发明的精神和范围的情况下， 还可以做出各 种变化和变型， 因此所有等同的技术方案也属于本发明的范畴， 本发明的实 际保护范围应由权利要求限定。

Claims

权 利 要 求 书
1、 一种移位寄存器， 其中， 所述移位寄存器包括：
输入编程单元、 锁存单元、 输出编程单元和反相输出单元； 其中， 所述 输入编程单元连接所述锁存单元的输入端， 为所述锁存单元的输入端编程； 所述锁存单元用于锁存输出信号， 所述锁存单元的正相和反相输出端通 过所述输出编程单元连接；
所述输出编程单元连接与所述锁存单元的输出端连接， 为所述锁存单元 的输出端编程；
所述反相输出单元连接所述锁存单元的反相输出端， 用于生成所述移位 寄存器的反相输出信号。
2、根据权利要求 1所述的移位寄存器， 其中， 所述锁存单元包括首尾相 连的第一反相器和第二反相器。
3、根据权利要求 2所述的移位寄存器， 其中， 所述锁存单元中的第一反 相器包括：
第十三薄膜晶体管， 其栅极作为所述锁存单元的输入端， 漏极作为所述 锁存单元的正相输出端， 源极与数字地电压端连接；
第二反相器包括：
第十薄膜晶体管， 其栅极连接所述锁存单元的正相输出端， 漏极作为所 述锁存单元的反相输出端， 源极与数字地电压端连接。
4、根据权利要求 3所述的移位寄存器， 其中， 所述锁存单元中的第一反 相器还包括：
第十二薄膜晶体管， 其栅极与漏极同时连接工作电压端， 源极与所述锁 存单元的正相输出端连接；
第二反相器还包括：
第九薄膜晶体管， 其栅极与漏极同时连接工作电压端， 源极与所述锁存 单元的输入端和反相输出端连接。
5、根据权利要求 3所述的移位寄存器， 其中， 所述锁存单元中的第一反 相器还包括：
第十二薄膜晶体管， 其漏极连接工作电压端， 源极与所述锁存单元的正 相输出端连接； 第十一薄膜晶体管， 其栅极和漏极同时接工作电压端、 源极与所述第十 二薄膜晶体管的栅极连接；
第二反相器还包括：
第九薄膜晶体管， 其漏极连接工作电压端， 源极与所述锁存单元的输入 端和反相输出端连接；
第八薄膜晶体管， 其栅极和漏极同时接工作电压端、 源极与所述第九薄 膜晶体管的栅极连接。
6、根据权利要求 2所述的移位寄存器， 其中， 所述输入编程单元包括第 一薄膜晶体管， 其栅极连接第一时钟信号端， 源极连接第二输入信号端， 漏 极连接所述锁存单元的输入端。
7、 根据权利要求 6所述的移位寄存器， 其中， 所述输出编程单元包括： 第二、 三、 四薄膜晶体管， 其中第二薄膜晶体管的栅极连接第二时钟信号端、 源漏极分别连接所述锁存单元的正相输出端和第三薄膜晶体管的栅极， 第三 薄膜晶体管的源漏极分别连接第一输出信号端和工作电压端 , 第四薄膜晶体 管的栅极连接所述锁存单元的反相输出端、 源漏极分别连接数字地电压端和 第一输出信号端。
8、根据权利要求 7所述的移位寄存器，其中，所述输出编程单元还包括： 第五薄膜晶体管， 其栅极连接第一输入信号端、 源漏极分别连接数字地电压 端和第一输出信号端。
9、 根据权利要求 8所述的移位寄存器， 其中， 所述反相输出单元包括： 第六薄膜晶体管， 其栅极连接第二输入信号端、 源漏极分别连接所述锁存单 元的反相输出端和第二输出信号端。
10、 根据权利要求 9所述的移位寄存器， 其中， 所述反相输出单元还包 括： 第七薄膜晶体管， 其栅极连接第一输入信号端、 源漏极分别连接工作电 压端和第二输出信号端。
11、 根据权利要求 3至 10任一项所述的移位寄存器， 其中， 其中的薄膜 晶体管为 N型薄膜晶体管和 /或 P型薄膜晶体管。
12、 根据权利要求 7所述的移位寄存器， 其中， 所述第二时钟信号是所 述第一时钟信号的反相信号。
13、 一种栅极驱动器， 其中， 所述栅极驱动器包括：
多个级联的如权利要求 1至 12任一项所述的移位寄存器。
14、 根据权利要求 13所述的栅极驱动器， 其中， 所述栅极驱动器中： 第一级移位寄存器的第一输入信号端连接初始化的起始信号、 第二输入 信号端连接起始信号的反相信号；
除第一级移位寄存器外， 其余各级移位寄存器的第一输入信号端连接上 一级移位寄存器的第一输出信号端， 第二输入信号端连接上一级移位寄存器 的第二输出信号端。
15、 一种显示装置， 其中， 所述显示装置包括彩膜基板、 阵列基板和液 晶盒， 其中， 所述阵列基板中集成有如权利要求 13或 14所述的栅极驱动器。
PCT/CN2012/081356 2011-11-25 2012-09-13 移位寄存器、栅极驱动器及显示装置 WO2013075536A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/704,295 US9136013B2 (en) 2011-11-25 2012-09-13 Shift register, gate driver, and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201110382100.1 2011-11-25
CN201110382100.1A CN102654968B (zh) 2011-11-25 2011-11-25 移位寄存器、栅极驱动器及显示装置

Publications (1)

Publication Number Publication Date
WO2013075536A1 true WO2013075536A1 (zh) 2013-05-30

Family

ID=46730589

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2012/081356 WO2013075536A1 (zh) 2011-11-25 2012-09-13 移位寄存器、栅极驱动器及显示装置

Country Status (2)

Country Link
CN (1) CN102654968B (zh)
WO (1) WO2013075536A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3174038A1 (en) * 2015-11-25 2017-05-31 LG Display Co., Ltd. Gate driving circuit and display device using the same
CN108399887A (zh) * 2018-03-28 2018-08-14 上海天马有机发光显示技术有限公司 移位寄存器及其驱动方法、发射驱动电路和显示装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136013B2 (en) 2011-11-25 2015-09-15 Boe Technology Group Co., Ltd. Shift register, gate driver, and display device
CN102654968B (zh) * 2011-11-25 2014-12-10 京东方科技集团股份有限公司 移位寄存器、栅极驱动器及显示装置
TWI488163B (zh) * 2013-01-23 2015-06-11 Au Optronics Corp 移位暫存器、使用該移位暫存器之閘極驅動電路與顯示裝置
CN103236272B (zh) 2013-03-29 2016-03-16 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动装置与显示装置
CN103532539B (zh) * 2013-10-15 2016-08-17 京东方科技集团股份有限公司 一种电平转移电路、栅极驱动电路及显示装置
CN105047119B (zh) * 2014-05-02 2018-01-30 乐金显示有限公司 移位寄存器及使用该移位寄存器的显示装置
CN104282269B (zh) * 2014-10-17 2016-11-09 京东方科技集团股份有限公司 一种显示电路及其驱动方法和显示装置
CN104282270B (zh) 2014-10-17 2017-01-18 京东方科技集团股份有限公司 栅极驱动电路、显示电路及驱动方法和显示装置
CN104409054B (zh) * 2014-11-03 2017-02-15 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管goa电路
CN104409045B (zh) * 2014-12-10 2016-05-11 京东方科技集团股份有限公司 移位寄存器及其驱动方法、移位扫描电路和显示装置
CN104537995A (zh) 2014-12-30 2015-04-22 深圳市华星光电技术有限公司 栅极驱动电路以及移位寄存器
CN104537996A (zh) * 2014-12-30 2015-04-22 深圳市华星光电技术有限公司 与非门锁存的驱动电路以及与非门锁存的移位寄存器
CN104700806B (zh) 2015-03-26 2017-01-25 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路、显示面板及显示装置
KR102394856B1 (ko) * 2015-06-12 2022-05-04 주식회사 엘엑스세미콘 레벨 쉬프터, 소스 드라이버 집적회로 및 게이트 드라이버 집적회로
CN104900210B (zh) * 2015-06-30 2017-09-26 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN104933982B (zh) * 2015-07-15 2017-06-30 京东方科技集团股份有限公司 移位寄存单元、移位寄存器、栅极驱动电路和显示装置
CN105448267B (zh) * 2016-01-07 2018-03-13 武汉华星光电技术有限公司 阵列基板上栅极驱动电路及使用所述电路的液晶显示器
CN106169280B (zh) * 2016-06-28 2019-02-15 厦门天马微电子有限公司 移位寄存单元、驱动电路以及显示装置
KR101882435B1 (ko) * 2016-10-05 2018-08-24 실리콘 디스플레이 (주) 시프트 레지스터
CN106652949B (zh) * 2016-12-28 2019-03-26 深圳市华星光电技术有限公司 栅极驱动电路及液晶显示装置
CN106527823A (zh) * 2017-01-03 2017-03-22 京东方科技集团股份有限公司 一种触控基板和触控显示装置
CN106601190B (zh) 2017-03-06 2018-12-21 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
US11250800B2 (en) * 2019-04-02 2022-02-15 Chengdu Boe Optoelectronics Technology Co., Ltd. Shift register unit and driving method thereof, and gate driving circuit, display apparatus
WO2021022437A1 (zh) * 2019-08-05 2021-02-11 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示面板、显示装置以及驱动方法
CN110675803B (zh) * 2019-11-14 2023-06-23 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN111179803A (zh) * 2020-01-08 2020-05-19 京东方科技集团股份有限公司 移位寄存器及其控制方法、栅极驱动电路和显示面板
CN114023264B (zh) * 2021-11-29 2023-08-11 京东方科技集团股份有限公司 驱动电路、驱动模组、驱动方法和显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1648972A (zh) * 2004-01-28 2005-08-03 夏普株式会社 触发器、移位寄存器、及有源矩型显示装置
CN1716778A (zh) * 2004-06-30 2006-01-04 统宝光电股份有限公司 移位暂存器与使用其的移位暂存器组
CN1892783A (zh) * 2005-06-30 2007-01-10 Lg.菲利浦Lcd株式会社 移位寄存器和使用移位寄存器的液晶显示器件
JP2010049768A (ja) * 2008-08-25 2010-03-04 Seiko Epson Corp シフトレジスタ及び表示装置
CN102654968A (zh) * 2011-11-25 2012-09-05 京东方科技集团股份有限公司 移位寄存器、栅极驱动器及显示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4393812B2 (ja) * 2003-07-18 2010-01-06 株式会社半導体エネルギー研究所 表示装置及び電子機器
CN101241247B (zh) * 2007-02-09 2010-05-26 群康科技(深圳)有限公司 移位寄存器及液晶显示装置
CN100583295C (zh) * 2007-02-09 2010-01-20 群康科技(深圳)有限公司 移位寄存器及液晶显示装置
CN101393775B (zh) * 2008-10-30 2011-07-20 友达光电股份有限公司 一种移位寄存器
WO2010146753A1 (ja) * 2009-06-17 2010-12-23 シャープ株式会社 シフトレジスタ、表示駆動回路、表示パネル、表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1648972A (zh) * 2004-01-28 2005-08-03 夏普株式会社 触发器、移位寄存器、及有源矩型显示装置
CN1716778A (zh) * 2004-06-30 2006-01-04 统宝光电股份有限公司 移位暂存器与使用其的移位暂存器组
CN1892783A (zh) * 2005-06-30 2007-01-10 Lg.菲利浦Lcd株式会社 移位寄存器和使用移位寄存器的液晶显示器件
JP2010049768A (ja) * 2008-08-25 2010-03-04 Seiko Epson Corp シフトレジスタ及び表示装置
CN102654968A (zh) * 2011-11-25 2012-09-05 京东方科技集团股份有限公司 移位寄存器、栅极驱动器及显示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3174038A1 (en) * 2015-11-25 2017-05-31 LG Display Co., Ltd. Gate driving circuit and display device using the same
CN108399887A (zh) * 2018-03-28 2018-08-14 上海天马有机发光显示技术有限公司 移位寄存器及其驱动方法、发射驱动电路和显示装置

Also Published As

Publication number Publication date
CN102654968B (zh) 2014-12-10
CN102654968A (zh) 2012-09-05

Similar Documents

Publication Publication Date Title
WO2013075536A1 (zh) 移位寄存器、栅极驱动器及显示装置
US9136013B2 (en) Shift register, gate driver, and display device
US10235958B2 (en) Gate driving circuits and liquid crystal devices
JP2022019785A (ja) 半導体装置
WO2018028008A1 (zh) Goa电路
WO2017036121A1 (zh) 移位寄存器、栅极驱动电路及显示装置
WO2017020549A1 (zh) 移位寄存器、栅极驱动电路、显示面板的驱动方法、显示装置
JP6328153B2 (ja) シフトレジスタ、表示装置、ゲート駆動回路及び駆動方法
TWI491175B (zh) 移位暫存器
WO2016107096A1 (zh) 移位寄存器单元及驱动方法、栅极驱动电路及显示器件
WO2018161528A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN110660362B (zh) 移位寄存器及栅极驱动电路
WO2016155205A1 (zh) 移位寄存器、栅极驱动电路、显示装置及栅极驱动方法
WO2017121133A1 (zh) 移位寄存器单元、栅极驱动电路、显示面板及显示装置
WO2017045346A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动装置以及显示装置
JP2018507433A (ja) 液晶表示装置に用いられるｇｏａ回路
WO2014205897A1 (zh) 移位寄存器单元、栅极驱动电路及显示装置
WO2015090019A1 (zh) 移位寄存器单元、栅极驱动电路及显示装置
US20210183326A1 (en) Shift register element, method for driving the same, gate driver circuit, and display device
CN202650488U (zh) 移位寄存器、栅极驱动装置和显示装置
WO2013131381A1 (zh) 移位寄存器单元、移位寄存器电路、阵列基板及显示器件
WO2015000271A1 (zh) 移位寄存器单元及驱动方法、移位寄存器电路及显示装置
WO2013177918A1 (zh) 移位寄存器单元、移位寄存器电路、阵列基板及显示器件
WO2015010364A1 (zh) 移位寄存器单元、栅极驱动电路及显示器件
WO2014161229A1 (zh) 移位寄存器单元、移位寄存器和显示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 13704295

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12851143

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12851143

Country of ref document: EP

Kind code of ref document: A1